JPH0922387A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 システムのフォルト・トレラントを向上さ
せ、信頼性を向上させたメモリ装置を提供すること。 【構成】 ｍ個のメモリ素子から成るメモリ部と、メモ
リ部の制御装置とを備えて構成されるメモリ装置におい
て、上記メモリ部は、全てのメモリアドレスについて、
上記ｍ個のメモリ素子に加えて、ｘ個（ｘは１以上の整
数）の冗長ビット用のメモリ素子を備え、さらに、上記
制御装置は、外部装置に接続されているデータバスと上
記メモリ部のメモリデータ信号ラインとの間に設けら
れ、かつ上記データバスと上記メモリ部のメモリデータ
信号ラインとの接続を変更可能な手段を備えたメモリ装
置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ装置にかかり、特
に、あらゆるコンピュータシステムのメモリに関するフ
ォルト・トレランス（ｆａｕｌｔ ｔｏｌｅｒａｎｃ
ｅ；障害の許容性）及び信頼性を向上させるのに好適な
メモリ装置に関する。

【０００２】

【従来の技術】従来技術としては、特開平６−２５９９
８９号公報に記載されているように、ヒューズを用いて
２系列設けられたメモリ素子を切り替える技術が存在す
る。しかし、この技術では、２系列設けられた全てのメ
モリ素子を切り換えなければならず、メモリ素子の利用
効率が悪く、しかもメモリ素子の切り換えが一度しかで
きないという問題点があった。また、上記従来技術で
は、エラーチェック方法について特に言及されていな
い。

【０００３】

【発明が解決しようとする課題】いま、メモリへの書き
込み又はメモリからの読み出しを２ビットエラー検出、
１ビットエラー訂正可能なＥＣＣエラーチェックコード
を用いて行うシステムを想定する。このシステムのメモ
リにおいて、あるメモリ素子（１ビット）が破壊された
場合、そのメモリ素子をアクセスする時、常にＥＣＣ１
ビットエラーとなり、これを訂正するための時間がアク
セス毎に必要になり、システムの性能低下に直結すると
いう問題点がある。

【０００４】また、すでに破壊されているメモリ素子
（１ビット）が存在するアドレスのデータエリアにおい
て、もう１つのメモリ素子（１ビット）が破壊された場
合、ＥＣＣ２ビットエラーとなり、システムダウンとな
る問題点がある。

【０００５】本発明は、上記した従来技術の問題点に鑑
み成されたもので、メモリ部においてあるメモリ素子が
破壊されてもシステムの性能低下に至らず、かつメモリ
部内の同一アドレスにおいて２ビットの破壊が生じても
システムダウンに至らないように、システムのフォルト
・トレラントを向上させ、信頼性を向上させたメモリ装
置を提供することを目的としている。

【０００６】

【課題を解決するための手段】本発明のメモリ装置は、
ｍ個のメモリ素子から成るメモリ部と、メモリ部の制御
装置とを備えて構成されるメモリ装置に適用されるもの
であり、上記メモリ部は、全てのメモリアドレスについ
て、上記ｍ個のメモリ素子に加えて、ｘ個（ｘは１以上
の整数）の冗長ビット用のメモリ素子を備え、さらに、
上記制御装置は、外部装置に接続されている入出力デー
タバスと上記メモリ部のメモリデータ信号ラインとの間
に設けられ、かつ上記入出力データバスと上記メモリ部
のメモリデータ信号ラインとの接続を変更可能な手段を
備えたことを特徴としている。

【０００７】

【作用】本発明によれば、上記メモリ部に不良のあるメ
モリ素子が存在する場合、上記外部装置に接続されてい
る入出力データバスと不良のあるメモリ素子のメモリデ
ータ信号ラインとを切離し、代わりに冗長ビット用のメ
モリ素子のメモリデータ信号ラインと接続し、新たに接
続されたメモリデータ信号ラインを介して冗長ビット用
のメモリ素子にデータを転送することにより、システム
のフォールト・トレラントを向上させることができる。

【０００８】

【実施例】以下、添付の図面に示す実施例について説明
する。

【０００９】図１は、本発明の一実施例を示すブロック
図である。図１において、１はメモリ装置である。ま
た、ｂ（０）〜ｂ（ｎ）はメモリ装置１以外の例えばＣ
ＰＵ等と接続される入出力データバスであり、（ｎ＋
１）本の信号線から成り、ＥＣＣコードを含んでも良い
し含まなくても良い。２はメモリコントローラであり、
ＥＣＣコード用の回路であるチェッカー・訂正回路・コ
ード生成回路、後述するメモリライン入替え等に使用す
るレジスタ等を含んでいる。３はカウンタ部であり、
（ｍ＋１）個のＥＣＣ１ビットエラーカウンタｄ（０）
〜ｄ（ｍ）から構成されている。ｅ（０）〜ｅ（ｍ）は
（ｍ＋１）本のデータバス、ｇ（０）〜ｇ（ｍ＋ｘ）は
（ｍ＋１＋ｘ）本のメモリデータ信号ライン（但し、ｘ
≧１）、４はデータバスｅ（０）〜ｅ（ｍ）とメモリデ
ータ信号ラインｇ（０）〜ｇ（ｍ＋ｘ）を一対一に接続
するプログラマブルデバイスである。５はプログラマブ
ルデバイス４を制御するプログラマブルデバイス制御回
路である。６はメモリ部であり、（ｍ＋１＋ｘ）本のデ
ータ幅のあるメモリ素子ｉ（０）〜ｉ（ｍ＋ｘ）から構
成され、メモリ素子ｉ（０）〜ｉ（ｍ＋ｘ）には、図示
するように、アドレス０〜ｈが付されている。また、メ
モリ素子ｉ（０）〜ｉ（ｍ＋ｘ）のデータ幅は、上記し
たように（ｍ＋１＋ｘ）本であるが、有効な信号は（ｍ
＋１）本であり、残りのｘ本は冗長ビットラインであ
る。

【００１０】現時点において、メモリ素子ｉ（０）〜ｉ
（ｍ）及びメモリデータ信号ラインｇ（０）〜ｇ（ｍ）
が有効であり、メモリ素子ｉ（ｍ＋１）〜ｉ（ｍ＋ｘ）
及びメモリデータ信号ラインｇ（ｍ＋１）〜ｇ（ｍ＋
ｘ）が無効であるとする。つまり、メモリデータ信号ラ
インｇ（０）〜ｇ（ｍ）は、プログラマブルデバイス４
を通してそれぞれデータバスｅ（０）〜ｅ（ｍ）と接続
されているが、メモリデータ信号ラインｇ（ｍ＋１）〜
ｇ（ｍ＋ｘ）は、プログラマブルデバイス４内において
データバスｅ（０）〜ｅ（ｍ）に接続されていない。

【００１１】次に、上記したプログラマブルデバイス４
の接続状態を前提として、図１に示す実施例の動作につ
いて説明する。図１に示すＥＣＣ１ビットエラーカウン
タｄ（０）〜ｄ（ｍ）は、単位時間ｚごとにリセットさ
れる。メモリ素子ｉ（０）〜ｉ（ｍ）が異常であるかど
うかは、エラーの総量で決めるべきではなく、単位時間
あたりのエラー回数で決まるべきだからである。そこ
で、まずメモリコントローラ２内に存在するタイマーの
上限となるエラーカウント時間ｚを設定する。そして、
次にメモリが不良であると判断するための基準となるＥ
ＣＣ１ビットエラーカウンタｄ（０）〜ｄ（ｍ）のカウ
ント数の最大値ｙを設定する。そして、タイマーが規定
時間ｚに達したとき、ＥＣＣ１ビットエラーカウンタｄ
（０）〜ｄ（ｍ）とタイマーはリセットされる。

【００１２】図１のメモリ装置１にデータを書き込む場
合には、入出力データバスｂ（０）〜ｂ（ｎ）ｂから入
ったデータは、メモリコントローラ２でＥＣＣエラー訂
正コードを用いて訂正され、データバスｅ（０）〜ｅ
（ｍ）へ送られる。この時点で、データにエラーは無い
はずである。そして、プログラマブルデバイス４とメモ
リデータ信号ラインｇ（０）〜ｇ（ｍ）を通ってメモリ
素子ｉ（０）〜ｉ（ｍ）へ格納される。この時、有効な
信号幅は（ｍ＋１）本であって、残りのｘ本は冗長ビッ
トラインであり、データバスｅ（０）〜ｅ（ｍ）とは接
続されていない。

【００１３】次に、図１のメモリ装置１からデータを読
み出す場合を考える。メモリ素子ｉ（０）〜ｉ（ｍ＋
ｘ）から読みだされた（ｍ＋１＋ｘ）個のデータのう
ち、有効なビットラインｇ（０）〜ｇ（ｍ）のデータだ
けがプログラマブルデバイス４によってデータバスｅ
（１）〜ｅ（ｍ）に出力される。そして、メモリコント
ローラ２のＥＣＣチェッカーでチェックされる。もし、
このとき、１ビットエラーがあれば、該当ビットに対応
するＥＣＣ１ビットエラーカウンターｄを１だけ増加さ
せる。そして、この処理を繰り返し、ＥＣＣ１ビットエ
ラーカウンターｄが決められた回数ｙに到達したら、メ
モリ素子ｉ内の該当不良メモリアドレスラインに異常が
あるとして、例えばメモリ素子ｉ（３）に不良があり、
メモリ素子ｉ（ｍ＋１）が不良の無い冗長メモリライン
であるとすると、ｉ（３）からｉ（ｍ＋１）へのデータ
入替え作業を実行する。

【００１４】図２は上記したメモリ装置１の動作を示す
フローチャートである。図２のステップ１００におい
て、メモリコントローラ２内に存在するタイマーの上限
となるエラーカウント時間ｚが設定される。次に、ステ
ップ１０１において、メモリが不良であると判断するた
めの基準となるＥＣＣ１ビットエラーカウンタｄ（０）
〜ｄ（ｍ）のカウント数の最大値ｙが設定される。次
に、ステップ１０２において、ＥＣＣ１ビットエラーカ
ウンタｄ（０）〜ｄ（ｍ）がリセットされる。次に、ス
テップ１０３において、メモリコントローラ２内のタイ
マーがリセットされる。

【００１５】次に、ステップ１０４において、タイマー
のカウント値がエラーカウント時間ｚに到達したか否か
が判定され、到達していると判定された場合にはステッ
プ１０２へ戻る。到達していないと判定された場合に
は、ステップ１０５において、実行される処理がメモリ
リード処理か否かが判定される。メモリリード処理では
ないと判定された場合には、ステップ１１１において、
前記したメモリライト処理やメモリリフレシュ処理等の
一般処理が行われた後、ステップ１０４に戻る。ステッ
プ１０５においてメモリリード処理と判定された場合に
は、ステップ１０６において、前記したメモリリード処
理が実行される。その後、ステップ１０８において、Ｅ
ＣＣ１ビットエラーが生じているか否かが判定され、生
じていないと判定された場合にはステップ１０４に戻
り、生じていると判定された場合にはステップ１０８に
おいて該当ビットに対応するＥＣＣ１ビットエラーカウ
ンターｄを１だけ増加させる。次に、ステップ１０９に
おいて、ＥＣＣ１ビットエラーカウンターｄの計数値が
決められた回数ｙに到達したか否かを判定し、到達して
いない場合にはステップ１０４に戻り、到達している場
合にはステップ１１０において当該ビットに対応するメ
モリデータ信号ラインｇの入替え処理を行う。例えば、
メモリ素子ｉ（３）のメモリデータ信号ラインｇ（３）
からメモリ素子ｉ（ｍ＋１）のメモリデータ信号ライン
ｇ（ｍ＋１）への入替え作業を実行する。この作業につ
いて、以下に２つの例を示す。

【００１６】図３は、第１の入替え処理を示すフローチ
ャートである。なお、以下の説明では、メモリ素子ｉ
（３）のメモリデータ信号ラインｇ（３）からメモリ素
子ｉ（ｍ＋１）のメモリデータ信号ラインｇ（ｍ＋１）
への入替え作業を例にして説明する。ステップ１２０に
おいて、アドレスをメモリ素子ｉ（０）〜ｉ（ｍ＋ｘ）
の最低値とする。図１に示す実施例では、アドレスが最
低アドレスである“０”に設定される。そして、ステッ
プ１２１においてメモリ素子ｉ（０）〜ｉ（ｍ）からメ
モリコントローラ２のレジスタへデータを読み込み、ス
テップ１２３においてＥＣＣ１ビットエラーがあれば訂
正を行う。次に、ステップ１２３において、プログラマ
ブルデバイス制御回路５を用いて、プログラマブルデバ
イス４の内容を書き換え、その接続をｅ（３）〜ｇ
（３）からｅ（３）〜ｇ（ｍ＋１）へ変更する。次に、
ステップ１２４において、ステップ１２１でメモリコン
トローラ２のレジスタへ読み込んだメモリデータをメモ
リ素子ｉに書き込む。この時メモリ素子ｉ（０）〜ｉ
（２），ｉ（４）〜ｉ（ｍ＋１）の全ビットへデータを
書いてもよいし、メモリ素子ｉ（ｍ＋１）にだけメモリ
データを書き込んでもよい。そして、ステップ１２５に
おいて、アドレスが最大値か否かを判定し、最大値では
ないと判定された場合には、ステップ１２６においてア
ドレスを１だけ増加する。続いて、ステップ１２７にお
いて、プログラマブルデバイス制御回路５を用いて、プ
ログラマブルデバイス４の内容を書き換えて、その接続
をｅ（３）〜ｇ（ｍ＋１）からｅ（３）〜ｇ（３）へ戻
し、ステップ１２１に戻る。アドレスが最大値になるま
で、ステップ１２１〜１２７のサイクルを繰り返し実行
する。ステップ１２５において、アドレスがメモリ素子
ｉの最大値に達したときは、プログラマブルデバイス４
の接続をｅ（３）〜ｇ（３）からｅ（３）〜ｇ（ｍ＋
１）へ変更した状態で処理を終了し、プログラマブルデ
バイス制御回路５にｉ（３）に不良があるという情報を
蓄えておく。これらの作業によりメモリ素子ｉ（３）は
無効となり、メモリ素子ｉ（ｍ＋１）が有効となった。

【００１７】図４は、第２の入替え処理を示すフローチ
ャートである。なお、以下の説明では、メモリ素子ｉ
（３）のメモリデータ信号ラインｇ（３）からメモリ素
子ｉ（ｍ＋１）のメモリデータ信号ラインｇ（ｍ＋１）
への入替え作業を例にして説明する。ステップ１３０に
おいて、アドレスをメモリ素子ｉの最低値とする。図１
に示す実施例では、アドレスが最低アドレスである
“０”に設定される。次に、ステップ１３１において、
プログラマブルデバイス制御回路５を用いて、プログラ
マブルデバイス４の内容を書き換えて、その接続をｅ
（３）〜ｇ（３）からｅ（３）〜ｇ（ｍ＋１）へ変更す
る。このとき、不良のあるデータのビット３、つまりメ
モリのｉ（３）に相当する部分のデータが完全に欠落し
たことになる。次に、ステップ１３２において、メモリ
素子ｉからメモリコントローラ２のレジスタへデータを
読み込み、ＥＣＣコードを用いてデータのビット３を作
成し、メモリ素子ｉに書き込む。この時メモリ素子ｉ
（０）〜ｉ（２），ｉ（４）〜ｉ（ｍ＋１）の全ビット
へデータを書いてもよいし、メモリ素子ｉ（ｍ＋１）に
だけ書いてもよい。次に、ステップ１３５において、ア
ドレスが最大値か否かを判定し、最大値ではないと判定
された場合には、ステップ１３６において、アドレスを
１だけ増加して、ステップ１３２へ戻る。ステップ１３
５において、アドレスがメモリ素子ｉの最大値に達した
ときは処理を終了し、プログラマブルデバイス制御回路
５内にメモリ素子ｉ（３）に不良があるという情報を蓄
えておく。これらの作業によりメモリ素子ｉ（３）は無
効となり、メモリ素子ｉ（ｍ＋１）が有効となった。

【００１８】なお、上記の例では、プログラマブルデバ
イス制御回路５内にメモリ素子ｉ（３）が不良であると
いう情報を蓄えておくとしたが、この不良メモリ記憶処
理を効率よく行うために以下のようにする。まず、シス
テムの最初の稼働時には、メモリ素子ｉは、番号の低い
もの（ｉ（０）〜ｉ（ｍ））が使用されていることと
し、その使用されている番号の最大値ｐ（この場合に
は、ｐ＝ｍ）をプログラマブルデバイス制御回路５内の
有効データナンバーレジスタ（図示せず）へ格納してお
く。そして、不良発生時には、メモリ素子ｉ（ｐ＋１）
を新たに有効とするため、プログラマブルデバイス４を
用いてメモリ素子ｉ（ｐ＋１）をシステムに接続し、有
効データナンバーレジスタの値ｐを１増加させることに
する。この場合、メモリ素子ｉ（１）〜ｉ（ｐ）は有効
であるか不良があるかどちらかであり、ｉ（ｐ＋１）〜
ｉ（ｍａｘ）は、全て無効（冗長）であるが、不良では
ないことになる。

【００１９】図１に示す実施例では、メモリ部６のメモ
リ素子ｉ（０）〜ｉ（ｍ）全体を一つのブロックとして
冗長ビット（メモリ素子ｉ（ｍ＋１）〜ｉ（ｍ＋ｘ））
を加え、メモリデータラインの入替えを行った。しか
し、これでは１つのメモリセルの不良に対し、場合によ
っては全アドレスエリアを無効とし、データの入替えを
行わなければならない。このため、データ入替え時の転
送時間が非常にかかり、またメモリ資源の有効活用とい
う意味で効率が悪い。そこで、メモリ部６を複数のブロ
ックに分割し、それぞれの分割されたメモリのブロック
ごとに、前記図１に示す回路を全部あるいは一部共用で
持たせることにより、不良メモリセルが検出された場合
メモリのアドレス領域を部分的に、前記した実施例と同
様に、不良データビットライン（不良メモリ）の入替え
を行うようにしても良い。

【００２０】なお、不良データビット（不良メモリ）が
発見された場合には、上記手順によりメモリデータライ
ンの入替えが行われる。この入替えには、通常かなりの
処理時間を要するため、ＣＰＵの処理を止めなければな
らない。このため、図１のプログラマブルデバイス制御
回路５にＣＰＵへの割込み信号発行論理を持たせ、不良
データビット（不良メモリ）が発見され、メモリデータ
ラインの入替えを行う場合には、この割込み信号を発行
して一時通常のＣＰＵの処理を停止させ、メモリデータ
ラインの入替えを行う機能を持たせても良い。

【００２１】以上の説明から明らかなように、入力デー
タのＥＣＣチェクと１ビットエラー訂正が可能であり、
出力データのＥＣＣチェックが可能な制御装置とメモリ
部とからなるメモリ装置において、メモリ装置の入出力
データバス幅と同数のカウンタを設け、該入出力データ
バスと該カウンタを各ビット（各メモリ素子）毎に対応
させ、メモリ部からのデータ出力に際して該メモリ装置
がＥＣＣ１ビットエラーを検出した時、対応するカウン
タを１だけ加算し、ＥＣＣ１ビットエラーの発生回数を
各メモリデータの入出力ビット毎に記録できるようにし
たことにより、メモリ部のどのメモリ素子がアクセス毎
にＥＣＣコードで訂正されて処理時間の増加による性能
低下の原因となっているか、またはどのビット（メモリ
素子）が異常であるかを知ることができる。

【００２２】そして、上記カウンタがある決められた一
定時間内に一定値に達した場合、対応したメモリ素子に
異常があると認識し、プログラマブルデバイスを書き替
えて、異常があるメモリのメモリデータ信号ラインと該
メモリ装置の入出力データバスとの接続を切離し、代わ
りにメモリの冗長ビットと該メモリ制御装置の入出力デ
ータバスを接続する。この時切り離されるメモリ素子の
記憶内容をＥＣＣコードを用いて訂正した上、新しく接
続されたメモリ素子に格納するという作業を行うコント
ローラ又はソフトウエアを設けることにより、メモリ部
のエラーに対するフォールトトレラントを向上させるこ
とができる。

【００２３】以上の説明から明らかなように、上記実施
例によれば、次の効果が得られる。すなわち、従来技術
では、メモリへの書き込み又はメモリからの読み出しを
２ビットエラー検出、１ビットエラー訂正可能なＥＣＣ
エラーチェックコードを用いて行うシステムにおいて、
このメモリのあるビットが破壊された場合、そのビット
をアクセスする時常にＥＣＣ１ビットエラーとなり、こ
れを訂正するための時間が毎アクセスごとに必要にな
り、システムの性能低下になっていた。また、さらにも
う一ビット同じアドレスのデータエリアで破壊された場
合、ＥＣＣ２ビットエラーとなりシステムダウンになっ
ていた。これに対して、上記実施例では、ＥＣＣ１ビッ
トエラーが頻発するデータビットラインを発見し、該エ
ラー頻発メモリデータラインを無効とし、新たに別のメ
モリデータラインを代わりに使用することにより、シス
テムのフォルトトレラントを向上させる事に有効であ
り、性能低下やシステムダウンを防ぐことができ、信頼
性向上に役立つ。

【００２４】

【発明の効果】本発明によれば、メモリ部においてある
メモリ素子が破壊されてもシステムの性能低下に至ら
ず、かつメモリ部内の同一アドレスにおいて２ビットの
破壊が生じてもシステムダウンに至らないように、シス
テムのフォルトトレラントを向上させる事ができ、性能
低下やシステムダウンを防ぐことができ、信頼性向上に
役立つという効果を有する。

【図面の簡単な説明】

【図１】図１は、本発明の一実施例を示すブロック図。

【図２】図２は、図１に示す実施例の動作を示すフロー
チャート。

【図３】図３は、図２に示すデータの入替え処理の一例
を示すフローチャート。

【図４】図４は、図２に示すデータの入替え処理の一例
を示すフローチャート。

【符号の説明】

１…メモリ装置、２…メモリコントローラ、３…カウン
タ部、４…プログラマブルデバイス、５…プログラマブ
ルデバイス制御回路、６…メモリ部、ｂ（０）〜ｂ
（ｎ）…入出力データバス、ｄ（０）〜ｄ（ｍ）…ＥＣ
Ｃ１ビットエラーカウンタ、ｅ（０）〜ｅ（ｍ）…デー
タバス、ｇ（０）〜ｇ（ｍ＋ｘ）…メモリデータ信号ラ
イン、ｉ（０）〜ｉ（ｍ＋ｘ）…メモリ素子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ｍ個のメモリ素子から成るメモリ部と、
   メモリ部の制御装置とを備えて構成されるメモリ装置に
   おいて、 上記メモリ部は、全てのメモリアドレスについて、上記
   ｍ個のメモリ素子に加えて、ｘ個（ｘは１以上の整数）
   の冗長ビット用のメモリ素子を備え、 さらに、上記制御装置は、外部装置に接続されている入
   出力データバスと上記メモリ部のメモリデータ信号ライ
   ンとの間に設けられ、かつ上記入出力データバスと上記
   メモリ部のメモリデータ信号ラインとの接続を変更可能
   な手段を備えたことを特徴とするメモリ装置。