JPH1084392A - シリアルデータ交換装置 - Google Patents

Abstract

(57)【要約】 【課題】 シリアルデータのビット位置を入れ替えるこ
とができるシリアルデータ交換装置を提供する。 【解決手段】 入力側に設けたシリパラ変換器と、ビッ
ト位置を入れ替えしたいアドレスの到来を検出するアド
レス照合器と、ビット位置の入れ替えを希望するアドレ
スのデータを記憶するメモリと、このメモリに記憶した
データのビットデータを入れ替えるデータ交換手段と、
このデータ交換手段で変換したデータと入れ替えを希望
しないデータをアドレス順に記憶する出力バッファメモ
リと、この出力バッファメモリから読み出したデータを
アドレス順にシリアルデータとして出力するパラシリ変
換器とによって構成する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】この発明は例えばＩＣ試験用
のハンドラのような各種の制御装置に適用して好適なシ
リアルデータ交換装置に関する。

【０００２】

【従来の技術】例えばＩＣ（半導体集積回路素子）を試
験するＩＣ試験装置では、被試験ＩＣは自動搬送通路を
自動的に送られてテスト部に装着され、テスト部で所定
の電気的な動作試験を行い、試験終了後も自動搬送通路
を通って試験装置の外部に搬出され、試験の結果に従っ
て仕分けされてマガジン或いはトレイ等に収納される。

【０００３】これらの一連の動作を実行する装置を一般
にハンドラと称し、広く利用されている。ハンドラの各
ＩＣ搬送通路には例えば光学センサが各所に装着され、
ＩＣが個々に通過する様子、或いは所定の位置に送り込
まれた様子等を検出し、その検出信号によってＩＣ搬送
手段を駆動するモータ或いはエアシリンダ等のアクチュ
エータを制御している。

【０００４】ハンドラの最近の傾向として規模が増大し
ており、その規模の増大に伴ってセンサ及びアクチュエ
ータの数が多くなってきている。センサの数としては５
００〜１０００個程度が使われる。これらの各センサの
検出信号をそれぞれ２本のリード線を使って制御器に送
り込む構成とした場合には、リード線の本数が多くな
り、装置内部の構造が複雑になる不都合がある。

【０００５】更に、モータ或いはエアシリンダ等のアク
チュエータが作動しているか否かを見るためのアクチュ
エータ側の検出信号も制御器に取り込むものとすると、
リード線の本数は益々多くなり、配線に手間が掛かるだ
けでなく、誤配線の発生も起き易くなり、種々の不都合
か生じる。このため、センサと制御器との間をシリアル
データバスで接続し、データをシリアル信号で伝送する
方法が考えられている。このシリアル伝送方法を用いる
ことにより、センサ側と制御器との間は２本のリード線
から成るシリアルデータバスで接続すればよいから、リ
ード線の本数は激減し、内部の構成は簡素化され保守、
点検を容易に行うことができる等の利点が得られる。

【０００６】図６にセンサ群の各センサの信号をシリア
ル信号に変換して伝送する一つの方法を示す。図中１０
はセンサ群を示す。センサ群１０の各センサ１０Ａ，１
０Ｂ，…１０Ｎはパラレル−シリアル変換器（以下パラ
シリ変換器と称す）２０のパラレル入力端子２１に接続
され、例えば制御器３０からクロック供給バス２３を通
じて送られてくるクロック信号ＰＣに同期して各センサ
１０Ａ、１０Ｂ、…１０Ｎの検出信号をシリアル信号と
してシリアルデータバス２２に送りだす。

【０００７】制御器３０側には受信用としてシリアル−
パラレル変換器（以下シリパラ変換器と称す）３１が設
けられ、このシリパラ変換器３１によってパラレル信号
に変換し、制御器３０に取り込まれる。なおシリパラ変
換器３１は例えば８ビットの受信容量を持つものとする
と、センサ群１０のセンサ１０Ａ〜１０Ｎの数が１０２
４個の場合、８ビットずつ１２８回に分けて受信するこ
とになる。従ってこの場合、８ビットを一群とし、各デ
ータ群にアドレスが付与される。

【０００８】制御器３０は例えばコンピュータシステム
によって構成することができる。コンピュータシステム
は一般によく知られているように中央演算処理装置３２
と、この中央演算処理装置３２を所定の順序で動作させ
るプログラムを収納したＲＯＭ３３と、取り込んだデー
タを一時記憶する等に利用されるＲＡＭ３４と、シリパ
ラ変換器３１のパラレル出力信号を取り込むための入力
ポート３５、出力ポート３６等によって構成される。

【０００９】出力ポート３６には各センサ１０Ａ〜１０
Ｎと対応して設けたパルスモータ、サーボモータ、エア
シリンダ等のアクチュエータ群４０が接続され、各セン
サ１０Ａ〜１０Ｎの出力の変化に対応して各アクチュエ
ータが起動、停止、逆転等の制御が実行され、ＩＣの搬
送を行う。また、出力ポートの一つの出力端子を利用し
てクロックパルスＰＣを送出させ、このクロックパルス
ＰＣによってセンサ群１０の出力の状態をシリアル信号
に変換して、例えば８ビットずつ送りだす動作と、入力
ポート３５からシリパラ変換器３１の変換出力を取り込
む動作を実行する。

【００１０】

【発明が解決しようとする課題】図６に示したような制
御系において、例えばハンドラの設計・変更或いは制御
順序の変更等のためにセンサ１０Ａ〜１０Ｎの一部の順
序を入れ替えたい場合が生じる。この入れ替えを行うた
めにはセンサ１０Ａ〜１０Ｎのパラシリ変換器２０のパ
ラレル入力端子２１に対する接続位置を変更する必要が
ある。多数のセンサ群１０とパラシリ変換器２０との接
続関係を目的に従って接続変更する作業は、変更したい
センサの配線位置を特定する作業、接続変更先の端子を
特定する作業を行わなくてはならないため、面倒な作業
となる。

【００１１】この発明の目的はセンサとパラシリ変換器
との間の接続関係を変更することなくセンサの受信順序
を自由に入れ替えることができるシリアルデータ交換装
置を提供しようとするものである。

【００１２】

【課題を解決するための手段】この発明の請求項１で提
案するシリアルデータ交換装置は所定ビットずつ分割し
て伝送するシリアルデータのそれぞれにアドレスを付加
するアドレスカウンタと、ビット位置の入れ替えを希望
するアドレスを記憶しビット位置の入れ替えを希望する
アドレスの到来を検出するアドレス照合器と、ビット位
置の入れ替えを希望するアドレスが到来するごとに、そ
のアドレスのデータを記憶するデータ記憶手段と、デー
タ記憶手段に記憶したデータの中のビット位置を入れ替
えるデータ交換手段と、ビット位置の入替えを希望しな
いデータとビット位置の入れ替えを施したデータを順次
アドレス順に記憶する出力バッファメモリと、この出力
バッファメモリに記憶したデータをアドレス順に順次シ
リアル信号に変換して送り出すパラシリ変換器とによっ
てシリアルデータ交換装置を構成する。

【００１３】この出願の請求項２で提案するシリアルデ
ータ交換装置は、シリアルデータバスラインを通じて時
系列方向に付与されたアドレスに従って送られて来るシ
リアルデータを、アドレスごとにパラレル信号に変換す
るシリパラ変換器と、このシリパラ変換器でパラレル信
号に変換されたパラレルデータをアドレスの順序に従っ
て記憶するメモリと、このシリパラ変換器でパラレル信
号に変換したパラレルデータを再びシリアル信号として
送り出すべき各ビットのタイミングにおいて、送り出す
べきビットのデータを含むデータ群が格納されているメ
モリのアドレスを発生し、メモリから送り出すべきビッ
トのデータを含むパラレルデータを読み出す変換アドレ
ス発生器と、メモリから読み出されたパラレルデータの
中から、送り出すべきデータのビット位置を記憶したビ
ット位置データ記憶器と、このビット位置データ記憶器
に記憶されたビット位置データに従ってデータメモリか
ら読み出されるパラレルデータの中から所望のビット位
置のデータを選択して出力するデータセレクタと、によ
ってシリアルデータ交換装置を構成したものである。

【００１４】この発明による何れの構成によっても、セ
ンサのデータを入れ替えたいアドレスと、そのアドレス
が付与されたデータの中のどのビット位置を入れ替える
かを設定すれば、シリアル信号の中の任意のビット位置
を自由に入れ替えることができる。従ってセンサの接続
位置を変更しなくても、実質的にセンサの接続位置を変
更したのと等価に着信順序を入れ替えることができる。

【００１５】

【発明の実施の形態】図１にこの発明の請求項１で提案
するシリアルデータ交換装置の実施例を示す。図６と対
応する部分には同一符号を付して示す。図中１００はこ
の発明により提案するシリアルデータ交換装置の全体を
示す。この発明によるシリアルデータ交換装置１００は
入力側にシリパラ変換器１０１を有し、このシリパラ変
換器１０１によってシリアルデータバス２２を通じて送
られてくるシリアルデータをパラレルデータに変換し、
データバス１０２に送りだす。

【００１６】データバス１０２にはデータの入れ替えを
希望するアドレスのデータを抽出して記憶するメモリ１
０３のデータ入力端子Ｄと、マルチプレクサ１１１とが
接続される。マルチプレクサ１１１はデータビットの入
替えを希望しないデータと、入れ替えを完了したデータ
とを選択して出力バッファメモリ１０５に書き込む動作
を行う。

【００１７】このために、アドレスカウンタ１０８を設
け、このアドレスカウンタ１０８によってシリアルデー
タバス２２を通じて送られてくるシリアルデータにアド
レスを付与する。この実施例では図６で説明したように
センサ群１０のデータを８ビットずつに分割して送られ
て来るものとして説明する。従ってクロック供給バス２
３を通じて送られてくるクロックＰＣの周波数を分周器
１０７で１／８に分周し、その分周出力をアドレスカウ
ンタ１０８で計数させる。従ってアドレスカウンタ１０
８の計数出力は各８ビットのデータ群のそれぞれに対し
てアドレスを付与する。センサ群１０のセンサの数が１
０２４個とした場合は各８ビットのデータを１組のデー
タとし、その各組のデータに対して１〜１２８番地のア
ドレスを付与する。

【００１８】アドレスカウンタ１０８で生成したアドレ
ス信号はアドレスバス１１５を通じてメモリ１０３と出
力バッファメモリ１０５に供給し、これらのメモリ１０
３と１０５をアクセスする。更にアドレスバス１１５は
アドレス照合器１０９にも接続される。このアドレス照
合器１０９ではデータの入れ替えを希望するアドレスが
到来したか否かを監視する動作を行う。データの入れ替
えを希望するアドレスをキーボードのような入力手段１
１２からデータ交換制御手段１１３に入力し、データ交
換制御手段１１３を介してアドレス照合器１０９に与え
る。

【００１９】アドレス照合器１０９は登録されたアドレ
スがアドレスカウンタ１０８から与えられると、制御信
号を発生し、マルチプレクサ１１１を切替え制御する。
つまり、マルチプレクサ１１１は通常の状態ではシリパ
ラ変換器１０１から供給されるデータを出力バッファメ
モリ１０５に与える状態に切り替えられ、送られてくる
データを８ビットずつ出力バッファメモリ１０５に書き
込む。

【００２０】これに対し、ビットの入れ替えを希望した
アドレスが到来すると、マルチプレクサ１１１はデータ
交換手段１０４からビットの入れ替えを完了したデータ
（１周期前にメモリ１０３に取り込まれていたデータ）
を読みだして出力バッファ１０５に書き込む動作を実行
する。従って出力バッファメモリ１０５にはビットの入
れ替えを希望しないデータとビットの入れ替えを完了し
たデータがアドレス順に書き込まれる。出力バッファメ
モリ１０５に書き込まれたデータは順次アドレス順にパ
ラシリ変換器１１４に読み出され、シリアル信号に変換
されてシリアルデータバス２２に再び送出される。

【００２１】ここで、メモリ１０３とデータ交換手段１
０４の構成及び動作について説明する。メモリ１０３の
書込読出制御信号の入力端子Ｃにはアドレス照合器１０
９から書込読出制御信号が与えられる。アドレス照合器
１０９はビットの入れ替えを希望するアドレスが到来す
ると、メモリ１０３に対して書き込み制御信号を与えシ
リパラ変換された８ビットのデータをメモリ１０３に書
き込む。このとき書き込みを行うアドレスはビットの入
れ替えを希望するアドレスである。図１の例ではアドレ
スＡ２とＡＮにデータの書き込みを実行した場合を示
す。

【００２２】メモリ１０３に取り込まれたデータはデー
タ交換手段１０４に送り込まれる。データ交換手段１０
４では相互に入れ替えを行いたいデータを用意し、その
ビットの入れ替えを実行する。入れ替えを実行するには
入力手段１１２から例えばアドレスＡ２の第２ビット目
のデータＸ₁ をアドレスＡＮの第７ビットに入れ替え、
アドレスＡＮの第７ビットのデータＹ₆ をアドレスＡ２
の第２ビットに入れ替える指示をデータ交換制御手段１
１３に入力しておく、この指示としては例えばＣＯＰＹ
コマンド或いはＳＷＰコマンド等によって実行すること
が出来る。ビット位置の入れ替えは、入れ替えを希望す
るアドレスが次の周期に到来するまでに実行され、次の
周期でビットの入れ替えを完了したデータを出力バッフ
ァメモリ１０５に書き込むことになる。出力バッファメ
モリ１０５への転送はビット位置の入れ替えを希望する
アドレスのその一つ手前のアドレスのデータをパラシリ
変換している間に、データ交換手段１０４から出力バッ
ファメモリ１０５に転送し、自己のアドレスが到来する
タイミングで入れ替えを完了したデータをパラシリ変換
器１１４に読み出してパラシリ変換してシリアルデータ
バス２２に送りだす。ビット位置の入れ替えを希望しな
いデータの送り出しのタイミングは先ずパラシリ変換器
１１４への読み出しが先行し、読み出しが完了した時点
で今シリパラ変換器１０１でシリパラ変換したデータを
出力バッファメモリ１０５に書き込む。従ってビット位
置の入れ替えを希望しないデータに関しても、送り出し
は１周期遅れとなり、ビット位置の入れ替えを行うデー
タとビット位置の入れ替えを希望しないデータのタイミ
ングは揃えられる。

【００２３】なお、上述した実施例では、ビット位置の
入れ替えを行うアドレスを一対とした例を説明したが、
複数対のアドレスを指定し、複数対のアドレスの相互に
おいてビット位置の入れ替えを実行させるように構成す
ることができる。図２はこの発明の請求項２で提案する
シリアルデータ交換装置の実施例を示す。この実施例で
はセンサ群１０側に複数のパラシリ変換器２０Ａ，２０
Ｂ，…を設け、この複数のパラシリ変換器２０Ａ，２０
Ｂ，…に制御器３０からアドレス信号を与え、各パラシ
リ変換器２０Ａ，２０Ｂ，…に割り当てたアドレスに合
致したアドレス信号を与えることにより、そのパラシリ
変換器がシリアル信号をシリアルデータバス２２に出力
するように構成した場合を示す。

【００２４】また、この実施例に示すシリアルデータ交
換装置１００はシリアルデータバス２２を通じて送られ
て来るシリアルデータをパラレルデータに変換するシリ
パラ変換器１２１と、このシリパラ変換器１２１が出力
するパラレルデータを制御器３０から出力するアドレス
に従って記憶するデータメモリ１２２と、このデータメ
モリ１２２に与えるアドレスをラッチするアドレスラッ
チ回路１２３と、このアドレスラッチ回路１２３にラッ
チしたアドレスと変換アドレス発生器１２６が出力する
変換アドレスを選択してデータメモリ１２２のアドレス
入力端子に与えるマルチプレクサ１２４と、データメモ
リ１２２から読み出したパラレルデータの中から各アド
レスのタイミングで出力すべきデータのビット位置を記
憶したビット位置データ記憶器１２７と、このビット位
置データ記憶器１２７から読み出したビット位置データ
によってデータメモリ１２２から読み出したパラレルデ
ータの中から、そのタイミングで出力すべきビットのデ
ータを選択して出力させるデータセレクタ１２８と、変
換アドレス発生器１２６及びビット位置データ記憶器１
２７にビット位置を表すアドレス信号を与えるビット数
カウンタ１２５とによって構成した場合を示す。

【００２５】ラッチ回路１２３は制御器３０がアドレス
信号（図３Ａ）を出力するごとに、そのアドレス信号を
ラッチして取り込む動作を行う。図３Ｂにそのラッチ出
力を示す。マルチプレクサ１２４はデータメモリ１２２
に与える読出、書込み制御を行うリードライト信号Ｒ／
Ｗによって切換制御が行われる。つまり、この例ではリ
ードライト信号Ｒ／Ｗが書込みモードＷに反転した時点
で、アドレスラッチ回路１２３にラッチしたラッチ出力
をデータメモタ１２２のアドレス入力端子に与える。リ
ードライト信号Ｒ／Ｗが読出モードＲの状態ではマルチ
プレクサ１２４は変換アドレス発生器１２６から出力さ
れる変換アドレスを選択しデータメモリ１２２のアドレ
ス入力端子に与える。

【００２６】従って、データメモリ１２２には制御器３
０がパラシリ変換器２０Ａ，２０Ｂ…にアドレス信号を
与えるごとに、そのアドレス信号がデータメモリ１２２
にも与えられる。よって、この状態で書込みモードＷに
切替えられることによりデータメモリ１２２には、その
アドレス信号でアクセスしたパラシリ変換器２０Ａ，２
０Ｂ…の何れから出力したデータを、そのときアクセス
されたデータメモリ１２２のアドレスに記憶する。従っ
て、全てのパラシリ変換器２０Ａ，２０Ｂ…がアクセス
されると、その全てのパラシリ変換器２０Ａ，２０Ｂ…
が出力したデータがデータメモリ１２２に取り込まれ
る。

【００２７】図３に示す例では、パラシリ変換器が２０
Ａと２０Ｂの２台だけの場合を例示して示す。図３Ｃに
示すシリアルデータ入力Ａ，Ｂ，Ｃ，Ｄはパラシリ変換
器２０Ａが出力したシリアルデータを示す。このシリア
ルデータＡ，Ｂ，Ｃ，Ｄはパラシリ変換器１２１でパラ
レルデータに変換され、データメモリ１２２のアドレス
〔１〕の１ビット目にデータＡ，２ビット目にデータ
Ｂ，３ビット目にデータＣ，４ビット目にデータＤが書
き込まれる。シリアルデータＥ，Ｆ，Ｇ，Ｈはパラシリ
変換器２０Ｂが出力したシルアルデータを示す。このシ
ルアルデータＥ，Ｆ，Ｇ，Ｈはシリパラ変換器１２１で
パラレルデータに変換され、データメモリ１２２のアド
レス〔２〕の１〜４ビットの位置にＥ，Ｆ，Ｇ，Ｈの順
に書き込まれる。

【００２８】ここで変換アドレス発生器１２６とビット
位置データ記憶器１２７に記憶する変換アドレスと、ビ
ット位置データについて説明する。図４に変換アドレス
発生器１２６に記憶した変換アドレスと、ビット位置デ
ータ記憶器１２７に記憶したビット位置データの一例を
示す。これら変換アドレス発生器１２６とビット位置デ
ータ記憶器１２７にはラッチ回路１２３にラッチしたラ
ッチアドレスにビット数カウンタ１２５のカウント数を
アドレス信号として入力する。ラッチアドレスを上位ア
ドレスとして与え、ビット数カウンタ１２５のカウント
数を下位アドレスとして与えることにより、ラッチアド
レスが〔１〕の場合と〔２〕の場合で同一の下位アドレ
スに異なる内容を記憶させることができる。

【００２９】図４に示した例では、変換アドレス発生器
１２６のアドレス〔１〕の領域の下位アドレス（ビット
数カウントと同じ）に変換アドレスとして〔１〕，
〔１〕，〔１〕，〔１〕を記憶させ、アドレス〔２〕の
領域の下位アドレスに変換アドレスとして〔２〕，
〔２〕，〔２〕，〔２〕を記憶させる。更にビット位置
データ記憶器１２７のアドレス〔１〕の領域の下位アド
レスにビット位置データとして〔１〕，〔２〕，
〔３〕，〔４〕を、またアドレス〔２〕の領域の下位ア
ドレスに〔１〕，〔２〕，〔３〕，〔４〕を記憶させた
場合を示す。

【００３０】この記憶内容によれば、リードライト信号
Ｒ／ＷがリードＲの状態で、ラッチアドレスが〔１〕を
出力している場合は、変換アドレス発生器１２６は下位
アドレスに関係なく、変換アドレスとして全てアドレス
〔１〕を出力する。これと同時にビット位置データ記憶
器１２７からはビット位置データ〔１〕，〔２〕，
〔３〕，〔４〕が読み出され、このビット位置データ
〔１〕，〔２〕，〔３〕，〔４〕がデータセレクタ１２
８に供給される。

【００３１】データセレクタ１２８はビット位置データ
として〔１〕が与えられると、データメモリ１２２から
読み出されるパラレルデータの１ビット目のデータを選
択して出力する。従って、データメモリ１２２のアドレ
ス〔１〕には上述したように１ビット目から４ビット目
までにデータＡ，Ｂ，Ｃ，Ｄを記憶しているから、ビッ
ト位置データが〔１〕，〔２〕，〔３〕，〔４〕の順に
与えられることにより、データセレクタ１２８は図３Ｆ
にシリアルデータ出力１として示すように、データＡ，
Ｂ，Ｃ，Ｄをシリアルデータとして出力する。図４の例
では変換アドレスが〔２〕の場合も、ビット位置データ
記憶器１２７はビット位置データを〔１〕，〔２〕，
〔３〕，〔４〕順に出力するから、データセレクタ１２
８はデータメモリ１２２のアドレス〔２〕から読み出し
たパラレルデータ〔Ｅ，Ｆ，Ｇ，Ｈ〕をデータＥ，Ｆ，
Ｇ，Ｈの順に選択し、シリアルデータ出力１として出力
する。結局、図４の例では、シリアルデータの配列Ａ，
Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈがそのままの配列でシリア
ルデータ出力１として出力される。

【００３２】一方、変換アドレス発生器１２６とビット
位置データ記憶器１２７の内容を図５に示す内容に書き
替えると、シリアルデータ出力はＡ，Ｅ，Ｂ，Ｆ，Ｃ，
Ｄ，Ｇ，Ｈの順に出力され、シリアルデータの順序を入
れ替えることができる。つまり、図５の例では変換アド
レス発生器１２６に与えるアドレスが、上位のラッチア
ドレスが〔１〕の領域で下位ビットのアドレス〔１〕
（ビット数カウント）に変換アドレス〔１〕を書込み、
下位ビットのアドレス〔２〕に変換アドレス〔２〕を書
込み、下位ビットのアドレス〔３〕に変換アドレス
〔１〕を書込み、下位アドレス〔４〕に変換アドレス
〔２〕を書込み、ラッチアドレスが〔２〕の領域の下位
アドレス〔１〕と〔２〕に変換アドレス〔１〕を書込
み、下位アドレス〔３〕と〔４〕に変換アドレス〔２〕
を書き込む。

【００３３】更にビット位置データ記憶器１２７には上
位アドレス〔１〕の領域の下位アドレス〔１〕と〔２〕
にビット位置データとして〔１〕を書込み、下位アドレ
ス〔３〕と〔４〕にビット位置データ〔２〕を書込み、
上位アドレス〔２〕の領域の下位アドレス〔１〕にビッ
ト位置データ〔３〕を書込み、下位アドレス〔２〕にビ
ット位置データ〔４〕を書き込み、下位アドレス〔３〕
にビット位置データ〔３〕を書き込み、下位アドレス
〔４〕にビット位置データ〔４〕を書き込んだ例を示
す。

【００３４】この記憶内容に書き替えた場合には、変換
アドレス発生器１２６に与えるアドレスが、上位ラッチ
アドレスが〔１〕の期間で下位アドレスが〔１〕の場合
は変換アドレスは〔１〕が読み出され、この変換アドレ
ス〔１〕がデータメモリ１２２に与えられる。従ってデ
ータメモリ１２２はアドレス〔１〕に書き込んだデータ
Ａ，Ｂ，Ｃ，Ｄをパラレルデータ〔Ａ，Ｂ，Ｃ，Ｄ〕と
して出力する。

【００３５】ここでビット位置データ〔１〕が読み出さ
れるから、パラレルデータ〔Ａ，Ｂ，Ｃ，Ｄ〕の中の１
ビット目のデータＡがデータセレクタ１２８で選択さ
れ、シリアルデータバス２２に出力される。変換アドレ
ス発生器１２６に上位アドレス〔１〕，下位アドレス
〔２〕が与えられると、変換メモリ１２６は図５の例で
は変換アドレス〔２〕を出力する。この変換アドレス
〔２〕がデータメモリ１２２に与えられ、アドレス
〔２〕に書き込んだデータＥ，Ｆ，Ｇ，Ｈをパラレルデ
ータ〔Ｅ，Ｆ，Ｇ，Ｈ〕の型式で出力する。ビット位置
データ記憶器１２７の同じアドレスにはビット位置デー
タ〔１〕が書き込まれているから、このビット位置デー
タ〔１〕により、パラレルデータ〔Ｅ，Ｆ，Ｇ，Ｈ〕の
１ビット目のデータＥがデータセレクタ１２８からシリ
アルデータバス２２に出力される。

【００３６】次に変換アドレス発生器１２６は図５の例
では変換アドレス〔１〕を発生し、ビット位置データ記
憶器１２７はビット位置データ〔２〕を出力する。よっ
て、この場合はデータメモリ１２２はアドレス〔１〕に
記憶したパラレルデータ〔Ａ，Ｂ，Ｃ，Ｄ〕を出力し、
データセレクタ１２８はそのパラレルデータの２ビット
目のデータＢを選択して出力する。

【００３７】次のアドレスが変換アドレス発生器１２６
とビット位置データ記憶器１２７に与えられると、変換
アドレス発生器１２６は変換アドレス〔２〕を出力す
る。従って、データメモリ１２２はアドレス〔２〕から
パラレルデータ〔Ｅ，Ｆ，Ｇ，Ｈ〕を出力する。これと
共にビット位置データ記憶器１２７はビット位置データ
として〔２〕を出力する。この結果、データセレクタ１
２８はパラレルデータ〔Ｅ，Ｆ，Ｇ，Ｈ〕の中の２ビッ
ト目のデータＦを選択してシリアルデータバス２２に出
力する。

【００３８】以下同様にして次のタイミングでは変換ア
ドレス発生器１２６には上位アドレスに〔２〕が、下位
アドレスに〔１〕が与えられる。そのアドレスには図５
の例では変換アドレス〔１〕を書き込んでいるから、デ
ータメモリ１２２はアドレス〔１〕がアクセスされ、パ
ラレルデータ〔Ａ，Ｂ，Ｃ，Ｄ〕が読み出される。一
方、ビット位置データ記憶器１２７はビット位置データ
として〔３〕を出力するから、データセレクタ１２８は
パラレルデータ〔Ａ，Ｂ，Ｃ，Ｄ〕の中の３ビット目の
データＣを選択してシリアルデータバス２２に出力す
る。

【００３９】次のアドレス〔２〕，〔２〕では変換アド
レスが〔１〕，ビット位置データは〔４〕を書き込んで
いるから、データメモリ１２２はアドレス〔１〕からパ
ラレルデータ〔Ａ，Ｂ，Ｃ，Ｄ〕を読み出し、データセ
レクタ１２８はそのパラレルデータ〔Ａ，Ｂ，Ｃ，Ｄ〕
の中の４ビット目のデータＤをシリアルデータバス２２
に出力する。

【００４０】次のアドレス〔２〕，〔３〕では変換アド
レスが〔２〕，ビット位置データは〔３〕を記憶してい
るから、データメモリ１２２はアドレス（２）からバラ
レルデータ〔Ｅ，Ｆ，Ｇ，Ｈ〕を読み出す。データセレ
クタ１２８はこのパラレルデータ〔Ｅ，Ｆ，Ｇ，Ｈ〕の
中の３ビット目のデータＧを選択し、シリアルデータバ
ス２２に出力する。

【００４１】次のアドレス〔２〕，〔４〕では変換アド
レスが〔２〕，ビット位置データは〔４〕を記憶してい
るから、データメモリ１２２はパラレルデータとしてア
ドレス〔２〕に記憶した〔Ｅ，Ｆ，Ｇ，Ｈ〕を出力す
る。データセレクタ１２８はこのパラレルデータの中の
４ビット目のデータＨを選択し、シリアルデータバス２
２に出力する。

【００４２】結局、変換アドレス発生器１２６とビット
位置データ記憶器１２７の記憶内容を図５のように記憶
させることにより、シリアルデータ入力がＡ，Ｂ，Ｃ，
Ｄ，Ｅ，Ｆ，Ｇ，Ｈの配列であったシリアルデータが、
図３Ｇに示すシリアルデータ出力２のようにＡ，Ｅ，
Ｂ，Ｆ，Ｃ，Ｄ，Ｇ，Ｈのように順序が入れ替えられて
伝送される。

【００４３】なお、上述の実施例ではパラシリ変換器の
台数を２０Ａと２０Ｂの２台とした場合を説明したが、
その台数に制限はない。パラシリ変換器の台数をＮとし
た場合、データメモリ１２２のアドレス数はＮアドレス
を用意すればよい。また変換アドレス発生器１２６もＮ
アドレスを発生できる機能を持てばよい。また、上述で
はセンサ側から制御器３０に向かうシリアルデータに、
この発明を適用した場合を説明したが、他の例として例
えばアクチュエータ群４０側から動作状況を制御器３０
に送り込む場合にも用いることができることは容易に理
解できよう。

【００４４】

【発明の効果】以上説明したように、この発明によれば
シリアルデータのビット位置をセンサの接続変更を行う
ことなく自由に入れ替えることができる。従って、例え
ばＩＣ試験装置の動作順序を変更する場合でも、センサ
の接続順序を変更することなくデータの入れ替えを設定
することができる。従って、取扱いが容易なＩＣ試験装
置を構成することができる。

【図面の簡単な説明】

【図１】この発明の請求項１で提案するシリアルデータ
交換装置の実施例を説明するためのブロック図。

【図２】この発明の請求項２で提案するシリアルデータ
交換装置の実施例を説明するためのブロック図。

【図３】図２の動作を説明するためのタイミングチャー
ト。

【図４】図２の動作を説明するための図。

【図５】図２の動作を説明するための図。

【図６】従来の技術を説明するためのブロック図。

【符号の説明】

１０ センサ群 ２０Ａ，２０Ｂ パラシリ変換器 ２２ シリアルデータバス ２３ クロック供給バス １００ シリアルデータ交換装置 １０１ シリパラ変換器 １０２ データバス １０３ メモリ １０４ データ交換手段 １０５ 出力バッファメモリ １０７ 分周器 １０８ アドレスカウンタ １０９ アドレス照合器 １１１ マルチプレクサ １１２ 入力手段 １１３ データ交換制御手段 １１４ パラシリ変換器 １１５ アドレスバス １２１ シリパラ変換器 １２２ データメモリ １２３ アドレスラッチ回路 １２４ マルチプレクサ １２５ ビット数カウンタ １２６ 変換アドレス発生器 １２７ ビット位置データ記憶器 １２８ データセレクタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 シリアルデータをパラレルデータに変換
   するシリパラ変換器と、ビット位置を入替えしたいアド
   レスの到来を検出するアドレス照合器と、ビット位置の
   入れ替えを希望するアドレスのデータを記憶するメモリ
   と、このメモリに記憶したデータのビット位置を入れ替
   えるデータ交換手段と、このデータ交換手段でビット位
   置を交換したデータと入れ替えを希望しないデータをア
   ドレス順に記憶する出力バッファメモリと、この出力バ
   ッファメモリから読出したデータをシリアルデータとし
   て出力するパラシリ変換器とによって構成したことを特
   徴とするシリアルデータ交換装置。
2. 【請求項２】 Ａ．シリアルデータパララインを通じて
   時系列方向に付与されたアドレスに従って送られて来る
   シリアルデータを、アドレスごとにパラレル信号に変換
   するシリパラ変換器と、 Ｂ．このシリパラ変換器でパラレル信号に変換されたパ
   ラレルデータを、上記アドレスに従って記憶するデータ
   メモリと、 Ｃ．上記シリパラ変換器でパラレル信号に変換したパラ
   レルデータを再びシリアル信号として送り出すべき各ア
   ドレスのタイミングにおいて、送り出すべきビットのデ
   ータを含むデータが格納されている上記データメモリの
   アドレスを発生し、上記データメモリから送り出すべき
   ビットのデータを含むパラレルデータを読み出す変換ア
   ドレス発生器と、 Ｄ．各アドレスのタイミングにおいて、上記データメモ
   リから読み出されたパラレルデータの中から送り出すべ
   きデータのビット位置を記憶したビット位置データ記憶
   器と、 Ｅ．このビット位置データ記憶器に記憶したビット位置
   に従ってメモリから読み出したパラレルデータの中から
   所望のビット位置のデータを選択して出力するデータセ
   レクタと、 によって構成したことを特徴とするシリアルデータ交換
   装置。