JPH1091272A - クロック供給回路 - Google Patents
クロック供給回路Info
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- JPH1091272A JPH1091272A JP8244820A JP24482096A JPH1091272A JP H1091272 A JPH1091272 A JP H1091272A JP 8244820 A JP8244820 A JP 8244820A JP 24482096 A JP24482096 A JP 24482096A JP H1091272 A JPH1091272 A JP H1091272A
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- clock
- signal
- output
- state
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Abstract
(57)【要約】
【課題】 論理の破綻なくクロックの切り換えおよび動
作／停止状態の切り換えができ、低消費電力化が図れる
クロック供給回路を実現する。 【解決手段】 制御部１０はクロック選択制御信号ＷＬ
Ｋ0 ，ＷＬＫ1 およびクロック停止信号ＤＯＳＥのレベ
ル変化に応じて状態変化指示信号ＨＤＩを発生し、これ
に応じてシーケンサ１２１は出力クロックが所定の状態
に達したときクロックを保持させるクロック保持信号Ｈ
ＤＣを出力し、出力部２０によりクロックを保持してか
ら、クロックの切り換えを行い、切り換えられたクロッ
クが保持したクロックと同様な状態に達したとき、クロ
ックの出力を再開させるので、出力クロックで動作する
論理回路において、論理の破綻および動作の乱れがな
く、クロックの切り換えが実現でき、動作状態に応じて
クロックを切り換えることにより、機器の低消費電力化
が図れる。
作／停止状態の切り換えができ、低消費電力化が図れる
クロック供給回路を実現する。 【解決手段】 制御部１０はクロック選択制御信号ＷＬ
Ｋ0 ，ＷＬＫ1 およびクロック停止信号ＤＯＳＥのレベ
ル変化に応じて状態変化指示信号ＨＤＩを発生し、これ
に応じてシーケンサ１２１は出力クロックが所定の状態
に達したときクロックを保持させるクロック保持信号Ｈ
ＤＣを出力し、出力部２０によりクロックを保持してか
ら、クロックの切り換えを行い、切り換えられたクロッ
クが保持したクロックと同様な状態に達したとき、クロ
ックの出力を再開させるので、出力クロックで動作する
論理回路において、論理の破綻および動作の乱れがな
く、クロックの切り換えが実現でき、動作状態に応じて
クロックを切り換えることにより、機器の低消費電力化
が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のクロックの
切り換え／停止／再動作を行える論理回路におけるクロ
ック供給回路に関するものである。
切り換え／停止／再動作を行える論理回路におけるクロ
ック供給回路に関するものである。
【０００２】
【従来の技術】クロックに応じて動作する同期式の論理
回路において、複数の動作周波数を有するクロックを切
り換えて使用すること、または論理回路の一部ブロック
か全体のクロックを一時的に停止／再動作させることが
ある。これを実現するために、動作状態が遷移するステ
ートマシンを用いて出力クロックの切り換え／停止／再
動作のタイミングを制御するクロック供給回路が用いら
れている。
回路において、複数の動作周波数を有するクロックを切
り換えて使用すること、または論理回路の一部ブロック
か全体のクロックを一時的に停止／再動作させることが
ある。これを実現するために、動作状態が遷移するステ
ートマシンを用いて出力クロックの切り換え／停止／再
動作のタイミングを制御するクロック供給回路が用いら
れている。
【０００３】複数の周波数のクロックを切り換えて使用
する回路例として、US Patent No.5086387 に示される
例がある。この例では原クロックとなる３種類のクロッ
クとクロック停止の状態を原クロックのタイミングに合
わせて、クロック供給回路により切り換えで出力クロッ
クを生成している。
する回路例として、US Patent No.5086387 に示される
例がある。この例では原クロックとなる３種類のクロッ
クとクロック停止の状態を原クロックのタイミングに合
わせて、クロック供給回路により切り換えで出力クロッ
クを生成している。
【０００４】クロックの一時的停止／再動作の回路例と
しては、特開平５−１１８７６に示された例がある。こ
の例では３状態のステートマシンを用いることにより、
出力クロックの停止および再動作を正確に行うことがで
きる。
しては、特開平５−１１８７６に示された例がある。こ
の例では３状態のステートマシンを用いることにより、
出力クロックの停止および再動作を正確に行うことがで
きる。
【０００５】
【発明が解決しようとする課題】ところで、上述した従
来のクロック供給回路においては、それぞれの問題点が
ある。例えば、US Patent No. 5086387 に示される例に
おいて、原クロックから選択信号を作成する際に遅延が
発生するため、遅延時間分のハザードが出力クロックに
載ってしまう恐れがある。また、特開平５−１１８７６
に示された例においては、入力信号および出力信号に周
波数の異なる複数のクロックを用意した場合に、それら
の出力時の位相関係まで正確に制御することはできな
い。この位相のずれはクロックの停止状態から再動作を
行った場合に順次回路の動作の乱れを引き起こす恐れが
あるという問題がある。
来のクロック供給回路においては、それぞれの問題点が
ある。例えば、US Patent No. 5086387 に示される例に
おいて、原クロックから選択信号を作成する際に遅延が
発生するため、遅延時間分のハザードが出力クロックに
載ってしまう恐れがある。また、特開平５−１１８７６
に示された例においては、入力信号および出力信号に周
波数の異なる複数のクロックを用意した場合に、それら
の出力時の位相関係まで正確に制御することはできな
い。この位相のずれはクロックの停止状態から再動作を
行った場合に順次回路の動作の乱れを引き起こす恐れが
あるという問題がある。
【０００６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、周波数の異なる複数のクロック
で動作する論理回路において、クロックの切り換え／停
止／再動作を位相の整合性も含めて正確に行うことがで
き、低消費電力化のためのブロックごとの動作周波数の
切り換えや停止をできることにより、このクロック供給
回路の供するクロックで動作する回路全体の消費電力の
低減を図れるクロック供給回路を提供することにある。
のであり、その目的は、周波数の異なる複数のクロック
で動作する論理回路において、クロックの切り換え／停
止／再動作を位相の整合性も含めて正確に行うことがで
き、低消費電力化のためのブロックごとの動作周波数の
切り換えや停止をできることにより、このクロック供給
回路の供するクロックで動作する回路全体の消費電力の
低減を図れるクロック供給回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数のクロックを切り換えて出力クロッ
クとして供給可能なクロック供給回路であって、クロッ
ク切り換え指示信号を受けて、出力クロックのレベルを
保持させるクロック保持信号を出力し、出力クロックが
保持されてからクロックの切り換えを行うクロック切り
換え手段と、上記クロック切り換え手段からのクロック
保持信号を受け、出力クロックを保持し、上記切り換え
手段により切り換えられたクロックと保持されたクロッ
クが同様な状態になったとき、クロックを外部に出力す
る出力手段とを有する。
め、本発明は、複数のクロックを切り換えて出力クロッ
クとして供給可能なクロック供給回路であって、クロッ
ク切り換え指示信号を受けて、出力クロックのレベルを
保持させるクロック保持信号を出力し、出力クロックが
保持されてからクロックの切り換えを行うクロック切り
換え手段と、上記クロック切り換え手段からのクロック
保持信号を受け、出力クロックを保持し、上記切り換え
手段により切り換えられたクロックと保持されたクロッ
クが同様な状態になったとき、クロックを外部に出力す
る出力手段とを有する。
【０００８】また、本発明では、上記出力手段の出力ク
ロックが予め設定された位相状態になっているか否かを
判定し、出力クロックが予め設定された位相状態になっ
たとき、第１のタイミング信号を出力する第１の判定回
路を有し、かつ、上記クロック切り換え手段により切り
換えられたクロックが上記予め設定された位相状態にな
っているか否かを判定し、切り換えられたクロックが上
記予め設定された位相状態になったとき、第２のタイミ
ング信号を出力する第２の判定回路を有する。
ロックが予め設定された位相状態になっているか否かを
判定し、出力クロックが予め設定された位相状態になっ
たとき、第１のタイミング信号を出力する第１の判定回
路を有し、かつ、上記クロック切り換え手段により切り
換えられたクロックが上記予め設定された位相状態にな
っているか否かを判定し、切り換えられたクロックが上
記予め設定された位相状態になったとき、第２のタイミ
ング信号を出力する第２の判定回路を有する。
【０００９】さらに、本発明では、上記クロック切り換
え手段は、上記クロック切り換え指示信号を受けてか
ら、上記第１のタイミング信号に応じて、上記出力手段
に上記出力クロックを保持させるクロック保持信号を出
力し、上記第２のタイミング信号に応じて、上記出力手
段に出力クロックの保持状態を解除させる解除信号を出
力し、上記出力手段は、上記クロック切り換え手段から
の解除信号を受けて、上記クロック切り換え手段により
切り換えられたクロックを外部に出力する。
え手段は、上記クロック切り換え指示信号を受けてか
ら、上記第１のタイミング信号に応じて、上記出力手段
に上記出力クロックを保持させるクロック保持信号を出
力し、上記第２のタイミング信号に応じて、上記出力手
段に出力クロックの保持状態を解除させる解除信号を出
力し、上記出力手段は、上記クロック切り換え手段から
の解除信号を受けて、上記クロック切り換え手段により
切り換えられたクロックを外部に出力する。
【００１０】本発明によれば、クロック切り換え指示信
号を受けて、第１の判定回路により、出力クロックが所
定の状態に達したと判定されたとき、クロック切り換え
手段により出力手段にクロックを保持させるクロック保
持信号が出力され、出力クロックが保持された状態でク
ロックの切り換えが行われ、そして、切り換えたクロッ
クが第２の判定回路により、保持された出力クロックと
同様な状態に達したと判定されたとき、出力手段によ
り、出力クロックの保持状態が解除され、クロックの出
力が再開される。
号を受けて、第１の判定回路により、出力クロックが所
定の状態に達したと判定されたとき、クロック切り換え
手段により出力手段にクロックを保持させるクロック保
持信号が出力され、出力クロックが保持された状態でク
ロックの切り換えが行われ、そして、切り換えたクロッ
クが第２の判定回路により、保持された出力クロックと
同様な状態に達したと判定されたとき、出力手段によ
り、出力クロックの保持状態が解除され、クロックの出
力が再開される。
【００１１】これにより、出力クロックで動作する論理
回路において、論理の破綻および動作の乱れがなく、ク
ロックの切り換えを実現でき、かつ、動作状態に応じて
クロックを切り換えることにより、機器全体の消費電力
を低減できる。
回路において、論理の破綻および動作の乱れがなく、ク
ロックの切り換えを実現でき、かつ、動作状態に応じて
クロックを切り換えることにより、機器全体の消費電力
を低減できる。
【００１２】
【発明の実施の形態】図１は本発明に係るクロック供給
回路の一実施形態を示す回路図であり、本発明の一構成
例を示すブロック図である。図示のように、本例のクロ
ック供給回路は制御部１０、出力部２０およびクロック
発生部３０により構成され、論理回路４０は出力部２０
により供給されたクロックで動作する。
回路の一実施形態を示す回路図であり、本発明の一構成
例を示すブロック図である。図示のように、本例のクロ
ック供給回路は制御部１０、出力部２０およびクロック
発生部３０により構成され、論理回路４０は出力部２０
により供給されたクロックで動作する。
【００１３】クロック発生部３０は、クロック信号ＳＣ
ＬＫを生成し、制御部１０および出力部２０にそれぞれ
供給する。制御部１０は、クロック発生部３０からのク
ロック信号ＳＣＬＫを受けて、選択部２０に各種の制御
信号Ｓ１０を出力する。出力部２０は、クロック発生部
３０からのクロック信号ＳＣＬＫおよび制御部１０から
の制御信号Ｓ１０を受けて、周波数の異なる複数のクロ
ック信号から所定のクロック信号を選択して、論理回路
４０に供給する。また、出力部２０から出力されたクロ
ック信号の一部分が制御部１０に供給される。
ＬＫを生成し、制御部１０および出力部２０にそれぞれ
供給する。制御部１０は、クロック発生部３０からのク
ロック信号ＳＣＬＫを受けて、選択部２０に各種の制御
信号Ｓ１０を出力する。出力部２０は、クロック発生部
３０からのクロック信号ＳＣＬＫおよび制御部１０から
の制御信号Ｓ１０を受けて、周波数の異なる複数のクロ
ック信号から所定のクロック信号を選択して、論理回路
４０に供給する。また、出力部２０から出力されたクロ
ック信号の一部分が制御部１０に供給される。
【００１４】本実施形態において、クロック発生部３０
により発生されたクロック信号ＳＣＬＫが制御部１０お
よび出力部２０に供給され、制御部１０により、クロッ
クを選択するための制御信号が生成され、出力部２０に
出力される。そして、出力部２０により、クロック信号
ＳＣＬＫに基づき生成された周波数の異なる複数のクロ
ック信号から、所定の周波数を有するクロック信号を選
択して、選択されたクロック信号が、例えば、ＣＰＵな
どの演算処理装置に供給される。
により発生されたクロック信号ＳＣＬＫが制御部１０お
よび出力部２０に供給され、制御部１０により、クロッ
クを選択するための制御信号が生成され、出力部２０に
出力される。そして、出力部２０により、クロック信号
ＳＣＬＫに基づき生成された周波数の異なる複数のクロ
ック信号から、所定の周波数を有するクロック信号を選
択して、選択されたクロック信号が、例えば、ＣＰＵな
どの演算処理装置に供給される。
【００１５】図２は制御部１０の一構成例を示す回路図
である。図示のように、制御部１０はラッチ１００，１
０１，１０２、エクスクルーシブＯＲゲート１０３，１
０４，１０５、ＯＲゲート１０６、ＮＯＲゲート１０
７、ＮＡＮＤゲート１０８、イネーブル付きバッファ１
０９，１１０、インバータ１１１，１１２，１１３，１
１４，１１５，１１６、ＡＮＤゲート１１７，１１８，
１１９、ラッチ１２０およびシーケンサ１２１により構
成されている。
である。図示のように、制御部１０はラッチ１００，１
０１，１０２、エクスクルーシブＯＲゲート１０３，１
０４，１０５、ＯＲゲート１０６、ＮＯＲゲート１０
７、ＮＡＮＤゲート１０８、イネーブル付きバッファ１
０９，１１０、インバータ１１１，１１２，１１３，１
１４，１１５，１１６、ＡＮＤゲート１１７，１１８，
１１９、ラッチ１２０およびシーケンサ１２１により構
成されている。
【００１６】ラッチ１００は、クロックＰＣＬＫの、例
えば、立ち上がりエッジにおいて、入力端子ＩＮ0 ，Ｉ
Ｎ1 ，ＩＮ2 に入力された三つの信号ＷＬＫ0 ，ＷＬＫ
1 ，ＤＯＳＥをラッチして、出力端子Ｑ0 ，Ｑ1 ，Ｑ2
に出力する。ラッチ１０１の入力端子ＩＮ0 ，ＩＮ1 ，
ＩＮ2 はそれぞれラッチ１００の出力端子Ｑ0 ，Ｑ1 ，
Ｑ2 に接続されているので、ラッチ１０１は、クロック
ＰＣＬＫの反転信号／ＰＣＬＫの立ち上がりエッジにお
いて、ラッチ１００から入力された三つの信号をラッチ
して、ラッチ１０２に出力する。ラッチ１０２の入力端
子ＩＮ0 ，ＩＮ1 ，ＩＮ2 はそれぞれラッチ１０１の出
力端子Ｑ0 ，Ｑ1 ，Ｑ2 に接続されているので、ラッチ
１０２は、クロックＰＣＬＫの、例えば、立ち上がりエ
ッジにおいて、ラッチ１０１から入力された三つの信号
をラッチして出力する。
えば、立ち上がりエッジにおいて、入力端子ＩＮ0 ，Ｉ
Ｎ1 ，ＩＮ2 に入力された三つの信号ＷＬＫ0 ，ＷＬＫ
1 ，ＤＯＳＥをラッチして、出力端子Ｑ0 ，Ｑ1 ，Ｑ2
に出力する。ラッチ１０１の入力端子ＩＮ0 ，ＩＮ1 ，
ＩＮ2 はそれぞれラッチ１００の出力端子Ｑ0 ，Ｑ1 ，
Ｑ2 に接続されているので、ラッチ１０１は、クロック
ＰＣＬＫの反転信号／ＰＣＬＫの立ち上がりエッジにお
いて、ラッチ１００から入力された三つの信号をラッチ
して、ラッチ１０２に出力する。ラッチ１０２の入力端
子ＩＮ0 ，ＩＮ1 ，ＩＮ2 はそれぞれラッチ１０１の出
力端子Ｑ0 ，Ｑ1 ，Ｑ2 に接続されているので、ラッチ
１０２は、クロックＰＣＬＫの、例えば、立ち上がりエ
ッジにおいて、ラッチ１０１から入力された三つの信号
をラッチして出力する。
【００１７】エクスクルーシブＯＲゲート１０３の入力
端子がラッチ１００の出力端子Ｑ0およびラッチ１０２
の出力端子Ｑ0 に接続され、出力端子がＯＲゲート１０
６の一の入力端子に接続されている。エクスクルーシブ
ＯＲゲート１０４の入力端子がラッチ１００の出力端子
Ｑ1およびラッチ１０２の出力端子Ｑ1 に接続され、出
力端子がＯＲゲート１０６のもう一つの入力端子に接続
されている。エクスクルーシブＯＲゲート１０５の入力
端子がラッチ１００の出力端子Ｑ2およびラッチ１０２
の出力端子Ｑ2 に接続され、出力端子がＯＲゲート１０
６のもう一つの入力端子に接続されている。
端子がラッチ１００の出力端子Ｑ0およびラッチ１０２
の出力端子Ｑ0 に接続され、出力端子がＯＲゲート１０
６の一の入力端子に接続されている。エクスクルーシブ
ＯＲゲート１０４の入力端子がラッチ１００の出力端子
Ｑ1およびラッチ１０２の出力端子Ｑ1 に接続され、出
力端子がＯＲゲート１０６のもう一つの入力端子に接続
されている。エクスクルーシブＯＲゲート１０５の入力
端子がラッチ１００の出力端子Ｑ2およびラッチ１０２
の出力端子Ｑ2 に接続され、出力端子がＯＲゲート１０
６のもう一つの入力端子に接続されている。
【００１８】ＯＲゲート１０６は、エクスクルーシブＯ
Ｒゲート１０３，１０４，１０５の出力信号を受けて、
状態変化指示信号ＨＤＩを生成して、シーケンサ１２１
に出力する。
Ｒゲート１０３，１０４，１０５の出力信号を受けて、
状態変化指示信号ＨＤＩを生成して、シーケンサ１２１
に出力する。
【００１９】ラッチ１００に入力された信号ＷＬＫ0 お
よびＷＬＫ1 はクロック供給回路の出力クロックを指定
するクロック選択制御信号であり、これらの制御信号の
論理の組合せにより、４種類の出力クロックが指定され
る。ラッチ１００に入力された信号ＤＯＳＥはクロック
信号の停止を指定するクロック停止信号である。このク
ロック停止信号ＤＯＳＥのレベルに応じて、クロック供
給回路は、出力するクロックの動作／停止状態を制御す
る。
よびＷＬＫ1 はクロック供給回路の出力クロックを指定
するクロック選択制御信号であり、これらの制御信号の
論理の組合せにより、４種類の出力クロックが指定され
る。ラッチ１００に入力された信号ＤＯＳＥはクロック
信号の停止を指定するクロック停止信号である。このク
ロック停止信号ＤＯＳＥのレベルに応じて、クロック供
給回路は、出力するクロックの動作／停止状態を制御す
る。
【００２０】ラッチ１００，１０１，１０２、エクスク
ルーシブＯＲゲート１０３，１０４，１０５およびＯＲ
ゲート１０６により、状態変化指示信号ＨＤＩの生成回
路が構成されている。クロック選択制御信号ＷＬＫ0 ，
ＷＬＫ1 およびクロック停止信号ＤＯＳＥの内何れかレ
ベル変化が生じるとき、状態変化指示信号ＨＤＩが生成
され、シーケンサ１２１の入力端子ＩＮ0 に入力され
る。なお、状態変化指示信号ＨＤＩは、例えば、クロッ
クＰＣＬＫの１周期分の間にハイレベルに保持されるパ
ルス信号である。
ルーシブＯＲゲート１０３，１０４，１０５およびＯＲ
ゲート１０６により、状態変化指示信号ＨＤＩの生成回
路が構成されている。クロック選択制御信号ＷＬＫ0 ，
ＷＬＫ1 およびクロック停止信号ＤＯＳＥの内何れかレ
ベル変化が生じるとき、状態変化指示信号ＨＤＩが生成
され、シーケンサ１２１の入力端子ＩＮ0 に入力され
る。なお、状態変化指示信号ＨＤＩは、例えば、クロッ
クＰＣＬＫの１周期分の間にハイレベルに保持されるパ
ルス信号である。
【００２１】また、クロック選択制御信号ＷＬＫ0 ，Ｗ
ＬＫ1 はそれぞれＮＯＲゲート１０７、ＮＡＮＤゲート
１０８、ＡＮＤゲート１１９およびラッチ１２０に入力
される。
ＬＫ1 はそれぞれＮＯＲゲート１０７、ＮＡＮＤゲート
１０８、ＡＮＤゲート１１９およびラッチ１２０に入力
される。
【００２２】ＮＯＲゲート１０７は、クロック選択制御
信号ＷＬＫ0 ，ＷＬＫ1 を受けて、これらの信号の負の
論理和Ｓ１０７を生成し、イネーブル付きバッファ１０
９のイネーブル信号入力端子ｅｎに入力される。ＮＡＮ
Ｄゲート１０８は、クロック選択制御信号ＷＬＫ0 ，Ｗ
ＬＫ1 を受けて、これらの信号の負の論理積Ｓ１０８を
生成し、イネーブル付きバッファ１１０のイネーブル信
号入力端子ｅｎに入力される。
信号ＷＬＫ0 ，ＷＬＫ1 を受けて、これらの信号の負の
論理和Ｓ１０７を生成し、イネーブル付きバッファ１０
９のイネーブル信号入力端子ｅｎに入力される。ＮＡＮ
Ｄゲート１０８は、クロック選択制御信号ＷＬＫ0 ，Ｗ
ＬＫ1 を受けて、これらの信号の負の論理積Ｓ１０８を
生成し、イネーブル付きバッファ１１０のイネーブル信
号入力端子ｅｎに入力される。
【００２３】イネーブル付きバッファ１０９はイネーブ
ル信号入力端子ｅｎに入力されているイネーブル信号の
レベルに応じて、入力端子に入力されている外部クロッ
クＥＣＫを出力端子に出力する。例えば、イネーブル信
号入力端子ｅｎにハイレベルのイネーブル信号が入力さ
れているとき、外部クロックＥＣＫを出力端子に出力す
る。それ以外のとき、外部クロックＥＣＫの出力を行わ
ない。同様に、イネーブル付きバッファ１１０はイネー
ブル信号入力端子ｅｎに入力されているイネーブル信号
のレベルに応じて、入力端子に入力されている制御信号
ＳＴＰを出力端子に出力する。例えば、イネーブル信号
入力端子ｅｎにハイレベルのイネーブル信号が入力され
ているとき、制御信号ＳＴＰを出力端子に出力する。そ
れ以外のとき、制御信号ＳＴＰの出力を行わない。
ル信号入力端子ｅｎに入力されているイネーブル信号の
レベルに応じて、入力端子に入力されている外部クロッ
クＥＣＫを出力端子に出力する。例えば、イネーブル信
号入力端子ｅｎにハイレベルのイネーブル信号が入力さ
れているとき、外部クロックＥＣＫを出力端子に出力す
る。それ以外のとき、外部クロックＥＣＫの出力を行わ
ない。同様に、イネーブル付きバッファ１１０はイネー
ブル信号入力端子ｅｎに入力されているイネーブル信号
のレベルに応じて、入力端子に入力されている制御信号
ＳＴＰを出力端子に出力する。例えば、イネーブル信号
入力端子ｅｎにハイレベルのイネーブル信号が入力され
ているとき、制御信号ＳＴＰを出力端子に出力する。そ
れ以外のとき、制御信号ＳＴＰの出力を行わない。
【００２４】イネーブル付きバッファ１０９により出力
された外部クロックＥＣＫは、ラッチ信号ＥＣＫ＿ＬＡ
Ｔとして、クロック供給回路の出力部２０に出力され、
またインバータ１１４で反転され、ＡＮＤゲート１１９
に入力される。また、イネーブル付きバッファ１１０に
より出力された制御信号ＳＴＰはラッチ信号ＳＴＰ＿Ｌ
ＡＴとして、クロック供給回路の出力部２０に出力さ
れ、またＡＮＤゲート１１９に入力される。
された外部クロックＥＣＫは、ラッチ信号ＥＣＫ＿ＬＡ
Ｔとして、クロック供給回路の出力部２０に出力され、
またインバータ１１４で反転され、ＡＮＤゲート１１９
に入力される。また、イネーブル付きバッファ１１０に
より出力された制御信号ＳＴＰはラッチ信号ＳＴＰ＿Ｌ
ＡＴとして、クロック供給回路の出力部２０に出力さ
れ、またＡＮＤゲート１１９に入力される。
【００２５】出力部２０から出力されたクロック信号φ
1 はインバータ１１１により反転され、ＡＮＤゲート１
１７に入力され、出力部２０から出力されたクロック信
号φ 2 はそのままＡＮＤゲート１１７に入力され、ま
た、出力部２０から出力されたクロック信号φ3 はイン
バータ１１２により反転され、ＡＮＤゲート１１７に入
力され、さらに、出力部２０から出力されたクロック信
号ＣＬＫはインバータ１１３により反転され、ＡＮＤゲ
ート１１７に入力される。
1 はインバータ１１１により反転され、ＡＮＤゲート１
１７に入力され、出力部２０から出力されたクロック信
号φ 2 はそのままＡＮＤゲート１１７に入力され、ま
た、出力部２０から出力されたクロック信号φ3 はイン
バータ１１２により反転され、ＡＮＤゲート１１７に入
力され、さらに、出力部２０から出力されたクロック信
号ＣＬＫはインバータ１１３により反転され、ＡＮＤゲ
ート１１７に入力される。
【００２６】ＡＮＤゲート１１７はこれらの信号を受け
て、タイミング信号ＨＤＴを発生し、シーケンサ１２１
の入力端子ＩＮ1 に入力する。即ち、出力部２０から出
力されたクロック信号φ1 ，φ3 ，ＣＬＫがすべてロー
レベル、かつ、クロック信号φ2 がハイレベルのとき、
ＡＮＤゲート１１７によりハイレベルのタイミング信号
ＨＤＴが出力され、それ以外のとき、ＡＮＤゲート１１
７によりローレベルのタイミング信号ＨＤＴが出力され
る。
て、タイミング信号ＨＤＴを発生し、シーケンサ１２１
の入力端子ＩＮ1 に入力する。即ち、出力部２０から出
力されたクロック信号φ1 ，φ3 ，ＣＬＫがすべてロー
レベル、かつ、クロック信号φ2 がハイレベルのとき、
ＡＮＤゲート１１７によりハイレベルのタイミング信号
ＨＤＴが出力され、それ以外のとき、ＡＮＤゲート１１
７によりローレベルのタイミング信号ＨＤＴが出力され
る。
【００２７】出力部２０におけるクロック選択器２０１
からのクロックＢＣＬＫはインバータ１１５を介して、
ＡＮＤゲート１１８に入力され、クロック選択器２０１
からのクロックＢＣＬＫ２Ｘはインバータ１１６を介し
て、ＡＮＤゲート１１８に入力される。ＡＮＤゲート１
１８はこれらの入力信号に応じて、クロック保持解除信
号ＨＤＲを発生し、シーケンサ１２１の入力端子ＩＮ2
に入力する。即ち、クロック選択器２０１から出力され
たクロックＢＣＬＫ，ＢＣＬＫ２Ｘがともにローレベル
のとき、ＡＮＤゲート１１８により、ハイレベルのクロ
ック保持解除信号ＨＤＲが出力される。それ以外のと
き、ＡＮＤゲート１１８により、ローレベルのクロック
保持解除信号ＨＤＲが出力される。
からのクロックＢＣＬＫはインバータ１１５を介して、
ＡＮＤゲート１１８に入力され、クロック選択器２０１
からのクロックＢＣＬＫ２Ｘはインバータ１１６を介し
て、ＡＮＤゲート１１８に入力される。ＡＮＤゲート１
１８はこれらの入力信号に応じて、クロック保持解除信
号ＨＤＲを発生し、シーケンサ１２１の入力端子ＩＮ2
に入力する。即ち、クロック選択器２０１から出力され
たクロックＢＣＬＫ，ＢＣＬＫ２Ｘがともにローレベル
のとき、ＡＮＤゲート１１８により、ハイレベルのクロ
ック保持解除信号ＨＤＲが出力される。それ以外のと
き、ＡＮＤゲート１１８により、ローレベルのクロック
保持解除信号ＨＤＲが出力される。
【００２８】ＡＮＤゲート１１９はクロック選択制御信
号ＷＬＫ0 ，ＷＬＫ1 、インバータ１１４からの外部ク
ロックＥＣＫの反転信号およびイネーブル付きバッファ
１１０からの制御信号ＳＴＰを受けて、これらの信号の
論理積Ｓ１１９を生成し、ラッチ１２０に出力する。
号ＷＬＫ0 ，ＷＬＫ1 、インバータ１１４からの外部ク
ロックＥＣＫの反転信号およびイネーブル付きバッファ
１１０からの制御信号ＳＴＰを受けて、これらの信号の
論理積Ｓ１１９を生成し、ラッチ１２０に出力する。
【００２９】ラッチ１２０は、シーケンサ１２１からの
クロック変化信号ＣＨＧのタイミングで、入力側に入力
された信号を出力側に出力する。なお、ラッチ１２０は
リセット信号入力端子に入力されたリセット信号ｒｅｓ
ｅｔのレベルに応じて、例えば、ローレベルのリセット
信号ｒｅｓｅｔを受けたとき、出力端子をすべてリセッ
トする。
クロック変化信号ＣＨＧのタイミングで、入力側に入力
された信号を出力側に出力する。なお、ラッチ１２０は
リセット信号入力端子に入力されたリセット信号ｒｅｓ
ｅｔのレベルに応じて、例えば、ローレベルのリセット
信号ｒｅｓｅｔを受けたとき、出力端子をすべてリセッ
トする。
【００３０】シーケンサ１２１からのクロック変化信号
ＣＨＧの、例えば、立ち上がりエッジにおいて、ラッチ
１２０は入力端子ＩＮ0 ，ＩＮ1 に入力されたクロック
選択制御信号ＷＬＫ0 ，ＷＬＫ1 のレベルに応じて、２
ビットのクロック選択信号ＳＥＣを出力端子Ｑ0 ，Ｑ1
に出力する。また、ラッチ１２０はクロック変化信号Ｃ
ＨＧの立ち上がりエッジにおいて、入力端子ＩＮ2 に入
力されたＳ１１９のレベルに応じて、出力端子Ｑ2 に制
御信号ＳＴＰ＿ＬＡＴを出力する。また、ラッチ１２０
はクロック変化信号ＣＨＧの立ち上がりエッジにおい
て、入力端子ＩＮ3 に入力されたクロック停止信号ＤＯ
ＳＥのレベルをラッチし、出力端子Ｑ3 にそのラッチ信
号ＤＯＳＥ＿ＬＡＴを出力する。さらに、ラッチ１２０
はクロック変化信号ＣＨＧの立ち上がりエッジにおい
て、入力端子ＩＮ4 に入力されたＣＰＵ停止信号ＣＰＳ
のレベルをラッチし、出力端子Ｑ4 にそのラッチ信号Ｃ
ＰＳ＿ＬＡＴを出力する。
ＣＨＧの、例えば、立ち上がりエッジにおいて、ラッチ
１２０は入力端子ＩＮ0 ，ＩＮ1 に入力されたクロック
選択制御信号ＷＬＫ0 ，ＷＬＫ1 のレベルに応じて、２
ビットのクロック選択信号ＳＥＣを出力端子Ｑ0 ，Ｑ1
に出力する。また、ラッチ１２０はクロック変化信号Ｃ
ＨＧの立ち上がりエッジにおいて、入力端子ＩＮ2 に入
力されたＳ１１９のレベルに応じて、出力端子Ｑ2 に制
御信号ＳＴＰ＿ＬＡＴを出力する。また、ラッチ１２０
はクロック変化信号ＣＨＧの立ち上がりエッジにおい
て、入力端子ＩＮ3 に入力されたクロック停止信号ＤＯ
ＳＥのレベルをラッチし、出力端子Ｑ3 にそのラッチ信
号ＤＯＳＥ＿ＬＡＴを出力する。さらに、ラッチ１２０
はクロック変化信号ＣＨＧの立ち上がりエッジにおい
て、入力端子ＩＮ4 に入力されたＣＰＵ停止信号ＣＰＳ
のレベルをラッチし、出力端子Ｑ4 にそのラッチ信号Ｃ
ＰＳ＿ＬＡＴを出力する。
【００３１】シーケンサ１２１は、入力端子ＩＮ0 に入
力された状態変化指示信号ＨＤＩ、入力端子ＩＮ1 に入
力されたタイミング信号ＨＤＴ、入力端子ＩＮ2 に入力
されたクロック保持解除信号ＨＤＲおよびクロック端子
ＣＫに入力されたクロック信号ＳＣＬＫのレベルに応じ
て、クロック保持信号ＨＤＣおよびクロック変化信号Ｃ
ＨＧを出力する。
力された状態変化指示信号ＨＤＩ、入力端子ＩＮ1 に入
力されたタイミング信号ＨＤＴ、入力端子ＩＮ2 に入力
されたクロック保持解除信号ＨＤＲおよびクロック端子
ＣＫに入力されたクロック信号ＳＣＬＫのレベルに応じ
て、クロック保持信号ＨＤＣおよびクロック変化信号Ｃ
ＨＧを出力する。
【００３２】図３はシーケンサ１２１の動作時の状態遷
移を示す状態遷移図である。図示のように、シーケンサ
１２１は６つの動作状態Ｓ０〜Ｓ５を有する。以下、図
３の状態遷移図を参照しつつ、シーケンサ１２１の動作
について説明する。
移を示す状態遷移図である。図示のように、シーケンサ
１２１は６つの動作状態Ｓ０〜Ｓ５を有する。以下、図
３の状態遷移図を参照しつつ、シーケンサ１２１の動作
について説明する。
【００３３】通常動作時に、シーケンサ１２１は状態Ｓ
０にあり、クロック供給回路により、所定のクロック信
号が外部に供給される。このとき、シーケンサ１２１は
状態変化指示信号ＨＤＩのレベルを監視し、状態変化指
示信号ＨＤＩがローレベルに保持されている場合、状態
Ｓ０からの状態遷移は起こらず、状態変化指示信号ＨＤ
Ｉがローレベルからハイレベルに切り換わったとき、シ
ーケンサ１２１は状態Ｓ１に遷移する。
０にあり、クロック供給回路により、所定のクロック信
号が外部に供給される。このとき、シーケンサ１２１は
状態変化指示信号ＨＤＩのレベルを監視し、状態変化指
示信号ＨＤＩがローレベルに保持されている場合、状態
Ｓ０からの状態遷移は起こらず、状態変化指示信号ＨＤ
Ｉがローレベルからハイレベルに切り換わったとき、シ
ーケンサ１２１は状態Ｓ１に遷移する。
【００３４】状態Ｓ１において、シーケンサ１２１はタ
イミング信号ＨＤＴのレベルを監視し、タイミング信号
ＨＤＴがローレベルに保持されているとき、動作状態の
遷移は起こらず、タイミング信号ＨＤＴがローレベルか
らハイレベルに切り換わったとき、シーケンサ１２１は
状態Ｓ２に遷移する。
イミング信号ＨＤＴのレベルを監視し、タイミング信号
ＨＤＴがローレベルに保持されているとき、動作状態の
遷移は起こらず、タイミング信号ＨＤＴがローレベルか
らハイレベルに切り換わったとき、シーケンサ１２１は
状態Ｓ２に遷移する。
【００３５】状態Ｓ２においては、シーケンサ１２１は
クロック保持信号ＨＤＣをハイレベルに切り換えた後、
状態Ｓ３に遷移する。即ち、シーケンサ１２１は状態Ｓ
２で保持されず、無条件に次の状態Ｓ３に進む。シーケ
ンサ１２１からハイレベルのクロック保持信号ＨＤＣを
受けると、出力部２０は、出力するクロック信号を保持
する。即ち、出力クロック信号は所定の位相関係の状態
で停止する。
クロック保持信号ＨＤＣをハイレベルに切り換えた後、
状態Ｓ３に遷移する。即ち、シーケンサ１２１は状態Ｓ
２で保持されず、無条件に次の状態Ｓ３に進む。シーケ
ンサ１２１からハイレベルのクロック保持信号ＨＤＣを
受けると、出力部２０は、出力するクロック信号を保持
する。即ち、出力クロック信号は所定の位相関係の状態
で停止する。
【００３６】状態Ｓ３においては、クロック信号の変更
を行う。また、停止状態にあたるクロック信号を選択す
ることもできる。ただし、この状態においては、シーケ
ンサ１２１により、クロック変化信号ＣＨＧがハイレベ
ルに保持されるが、出力信号に変化は生じない。状態Ｓ
３も保持されず、無条件に次の状態Ｓ４に遷移する。
を行う。また、停止状態にあたるクロック信号を選択す
ることもできる。ただし、この状態においては、シーケ
ンサ１２１により、クロック変化信号ＣＨＧがハイレベ
ルに保持されるが、出力信号に変化は生じない。状態Ｓ
３も保持されず、無条件に次の状態Ｓ４に遷移する。
【００３７】状態Ｓ４において、シーケンサ１２１はク
ロック信号を再動作させるタイミングを制御する。保持
された出力クロック信号とクロック選択器２０１により
出力されたクロック信号ＣＬＫ，ＣＬＫ２Ｘの位相関係
が同一になるまで出力クロック信号を保持し続ける。出
力信号の位相とクロック選択器２０１からの出力クロッ
クの位相が一致することを示すクロック保持解除信号Ｈ
ＤＲがハイレベルになるまで、この状態からの遷移が起
こらない。ハイレベルのクロック保持解除信号ＨＤＲが
入力されたとき、次の状態Ｓ５に遷移する。
ロック信号を再動作させるタイミングを制御する。保持
された出力クロック信号とクロック選択器２０１により
出力されたクロック信号ＣＬＫ，ＣＬＫ２Ｘの位相関係
が同一になるまで出力クロック信号を保持し続ける。出
力信号の位相とクロック選択器２０１からの出力クロッ
クの位相が一致することを示すクロック保持解除信号Ｈ
ＤＲがハイレベルになるまで、この状態からの遷移が起
こらない。ハイレベルのクロック保持解除信号ＨＤＲが
入力されたとき、次の状態Ｓ５に遷移する。
【００３８】状態Ｓ５において、シーケンサ１２１は保
持された出力クロック信号とクロック選択器２０１から
の出力クロックの位相関係が一致することを確認した
後、クロック信号の保持を解除し、クロックの出力を再
開され、動作周波数の変更、あるいは停止が実行され
る。このとき、クロック保持信号ＨＤＣがハイレベルか
らローレベルに切り換えられる。状態Ｓ５は保持され
ず、通常状態である状態Ｓ０に遷移する。
持された出力クロック信号とクロック選択器２０１から
の出力クロックの位相関係が一致することを確認した
後、クロック信号の保持を解除し、クロックの出力を再
開され、動作周波数の変更、あるいは停止が実行され
る。このとき、クロック保持信号ＨＤＣがハイレベルか
らローレベルに切り換えられる。状態Ｓ５は保持され
ず、通常状態である状態Ｓ０に遷移する。
【００３９】シーケンサ１２１から出力された制御信号
に応じて、制御部１０および出力部２０の動作が制御さ
れ、クロック信号の切り換えおよびクロック信号の動作
／停止／再動作の状態変化を実現できる。また、上述し
たシーケンサ１２１により、クロック信号の切り換えお
よび動作／停止状態の変更時にハザードや位相ずれの発
生を防止できる。
に応じて、制御部１０および出力部２０の動作が制御さ
れ、クロック信号の切り換えおよびクロック信号の動作
／停止／再動作の状態変化を実現できる。また、上述し
たシーケンサ１２１により、クロック信号の切り換えお
よび動作／停止状態の変更時にハザードや位相ずれの発
生を防止できる。
【００４０】なお、以上において、シーケンサ１２１の
制御によりクロックの切り換えの動作について説明し
た。クロックの動作／停止／再動作はクロック停止信号
ＤＯＳＥにより制御される。クロック停止信号ＤＯＳＥ
は、通常動作時にローレベル、例えば、接地電位ＧＮＤ
レベルに保持されている。クロックの供給を停止させる
とき、クロック停止信号ＤＯＳＥがハイレベル、例え
ば、電源電圧ＶCCレベルに切り換えられる。
制御によりクロックの切り換えの動作について説明し
た。クロックの動作／停止／再動作はクロック停止信号
ＤＯＳＥにより制御される。クロック停止信号ＤＯＳＥ
は、通常動作時にローレベル、例えば、接地電位ＧＮＤ
レベルに保持されている。クロックの供給を停止させる
とき、クロック停止信号ＤＯＳＥがハイレベル、例え
ば、電源電圧ＶCCレベルに切り換えられる。
【００４１】これに応じて、出力部２０により出力され
たクロックが保持される。そして、クロック停止信号Ｄ
ＯＳＥがハイレベルに保持されている間、各クロック信
号のレベルは変化しない。
たクロックが保持される。そして、クロック停止信号Ｄ
ＯＳＥがハイレベルに保持されている間、各クロック信
号のレベルは変化しない。
【００４２】なお、クロックは停止状態から再動作状態
への切り換えは、クロック停止信号ＤＯＳＥをハイレベ
ルからローレベルに切り換えることで行われる。クロッ
ク停止信号ＤＯＳＥの立ち下がりエッジにおいて、ＯＲ
ゲート１０６により、状態変化指示信号ＨＤＩが発生さ
れ、シーケンサ１２１に入力される。これに応じて、シ
ーケンサ１２１においては状態遷移が起き、再動作後に
指定されたクロック信号の切り換えが行われた後、出力
部２０から出力されたクロックＢＣＬＫ，ＢＣＬＫ２Ｘ
の位相が保持されたクロックの位相と一致したとき、ク
ロックの出力が再開される。
への切り換えは、クロック停止信号ＤＯＳＥをハイレベ
ルからローレベルに切り換えることで行われる。クロッ
ク停止信号ＤＯＳＥの立ち下がりエッジにおいて、ＯＲ
ゲート１０６により、状態変化指示信号ＨＤＩが発生さ
れ、シーケンサ１２１に入力される。これに応じて、シ
ーケンサ１２１においては状態遷移が起き、再動作後に
指定されたクロック信号の切り換えが行われた後、出力
部２０から出力されたクロックＢＣＬＫ，ＢＣＬＫ２Ｘ
の位相が保持されたクロックの位相と一致したとき、ク
ロックの出力が再開される。
【００４３】図４は出力部２０の一構成例を示す回路図
である。図示のように、本例の出力部２０は分周器２０
０、クロック選択器２０１、ＮＡＮＤゲート２０２，２
０３，２０４、ＡＮＤゲート２０５，２０６，２０７，
２０８，２２５，２２６，２２７，２２８，２２９、セ
レクタ２０９，２１０，２１１，２１２，２１３および
ラッチ２１４により構成されている。
である。図示のように、本例の出力部２０は分周器２０
０、クロック選択器２０１、ＮＡＮＤゲート２０２，２
０３，２０４、ＡＮＤゲート２０５，２０６，２０７，
２０８，２２５，２２６，２２７，２２８，２２９、セ
レクタ２０９，２１０，２１１，２１２，２１３および
ラッチ２１４により構成されている。
【００４４】分周器２００の入力端子ＩＮに、クロック
発生部３０により発生されたクロック信号ＳＣＬＫが入
力される。分周器２００は、入力されたクロック信号Ｓ
ＣＬＫの周波数をｆS とすると、周波数ｆS ／２のクロ
ックＰＣＬＫ、周波数ｆS ／４のクロックＰＣＬＫ1 、
周波数ｆS ／８のクロックＰＣＬＫ2 、周波数ｆS ／１
６のクロックＰＣＬＫ3 および周波数ｆS ／３２のクロ
ックＰＣＬＫ4 の五種類のクロック信号を生成して、ク
ロック選択器２０１に出力する。
発生部３０により発生されたクロック信号ＳＣＬＫが入
力される。分周器２００は、入力されたクロック信号Ｓ
ＣＬＫの周波数をｆS とすると、周波数ｆS ／２のクロ
ックＰＣＬＫ、周波数ｆS ／４のクロックＰＣＬＫ1 、
周波数ｆS ／８のクロックＰＣＬＫ2 、周波数ｆS ／１
６のクロックＰＣＬＫ3 および周波数ｆS ／３２のクロ
ックＰＣＬＫ4 の五種類のクロック信号を生成して、ク
ロック選択器２０１に出力する。
【００４５】クロック選択器２０１は、制御部１０から
入力された２ビットのクロック選択信号ＳＥＣに応じ
て、分周器２００から入力されたクロックＰＣＬＫ，Ｐ
ＣＬＫ 1 ，ＰＣＬＫ2 ，ＰＣＬＫ3 ，ＰＣＬＫ4 の内か
ら、周波数ｆO のクロック信号ＢＣＬＫおよび周波数２
ｆO のクロック信号ＢＣＬＫ２Ｘを選択して出力する。
なお、周波数ｆO は周波数ｆS ／４，ｆS ／８，ｆS ／
１６，ｆS ／３２の何れである。
入力された２ビットのクロック選択信号ＳＥＣに応じ
て、分周器２００から入力されたクロックＰＣＬＫ，Ｐ
ＣＬＫ 1 ，ＰＣＬＫ2 ，ＰＣＬＫ3 ，ＰＣＬＫ4 の内か
ら、周波数ｆO のクロック信号ＢＣＬＫおよび周波数２
ｆO のクロック信号ＢＣＬＫ２Ｘを選択して出力する。
なお、周波数ｆO は周波数ｆS ／４，ｆS ／８，ｆS ／
１６，ｆS ／３２の何れである。
【００４６】ＮＡＮＤゲート２０２は制御部１０からの
クロック保持信号ＨＤＣおよびＣＰＵ停止信号ＣＰＳの
ラッチ信号ＣＰＳ＿ＬＡＴを受けて、これらの信号の負
の論理積Ｓ２０２を生成し、ＮＡＮＤゲート２０３，２
０４およびＡＮＤゲート２０５，２０６，２０７にそれ
ぞれ出力される。
クロック保持信号ＨＤＣおよびＣＰＵ停止信号ＣＰＳの
ラッチ信号ＣＰＳ＿ＬＡＴを受けて、これらの信号の負
の論理積Ｓ２０２を生成し、ＮＡＮＤゲート２０３，２
０４およびＡＮＤゲート２０５，２０６，２０７にそれ
ぞれ出力される。
【００４７】ＮＡＮＤゲート２０３は、クロック選択器
２０１からのクロックＢＣＬＫ２ＸおよびＮＡＮＤゲー
ト２０２からの信号Ｓ２０２を受けて、信号Ｓ２０３を
発生し、セレクタ２０９の入力端子Ｈに入力される。セ
レクタ２０９の入力端子Ｌには、クロック発生部３０か
らのクロック信号ＳＣＬＫが入力される。
２０１からのクロックＢＣＬＫ２ＸおよびＮＡＮＤゲー
ト２０２からの信号Ｓ２０２を受けて、信号Ｓ２０３を
発生し、セレクタ２０９の入力端子Ｈに入力される。セ
レクタ２０９の入力端子Ｌには、クロック発生部３０か
らのクロック信号ＳＣＬＫが入力される。
【００４８】ＡＮＤゲート２０５は、クロック選択器２
０１からのクロックＢＣＬＫおよびＮＡＮＤゲート２０
２からの信号Ｓ２０２を受けて、信号Ｓ２０５を発生
し、セレクタ２１０の入力端子Ｈに入力される。セレク
タ２１０の入力端子Ｌには、分周器２００からのクロッ
ク信号ＰＣＬＫが入力される。
０１からのクロックＢＣＬＫおよびＮＡＮＤゲート２０
２からの信号Ｓ２０２を受けて、信号Ｓ２０５を発生
し、セレクタ２１０の入力端子Ｈに入力される。セレク
タ２１０の入力端子Ｌには、分周器２００からのクロッ
ク信号ＰＣＬＫが入力される。
【００４９】セレクタ２０９，２１０は制御部１０から
入力される外部クロックＥＣＫのラッチ信号ＥＣＫ＿Ｌ
ＡＴのレベルに応じて、入力端子Ｈまたは入力端子Ｌに
入力された信号を選択して出力する。例えば、信号ＥＣ
Ｋ＿ＬＡＴがローレベルに保持されているとき、セレク
タ２０９は、入力端子Ｌに入力されたクロック信号ＳＣ
ＬＫを選択して、クロック信号ＣＬＫ２Ｘとして出力す
る。一方、信号ＥＣＫ＿ＬＡＴがハイレベルに保持され
ているとき、セレクタ２０９は、入力端子Ｈに入力され
たＳ２０３を選択して、クロック信号ＣＬＫ２Ｘとして
出力する。
入力される外部クロックＥＣＫのラッチ信号ＥＣＫ＿Ｌ
ＡＴのレベルに応じて、入力端子Ｈまたは入力端子Ｌに
入力された信号を選択して出力する。例えば、信号ＥＣ
Ｋ＿ＬＡＴがローレベルに保持されているとき、セレク
タ２０９は、入力端子Ｌに入力されたクロック信号ＳＣ
ＬＫを選択して、クロック信号ＣＬＫ２Ｘとして出力す
る。一方、信号ＥＣＫ＿ＬＡＴがハイレベルに保持され
ているとき、セレクタ２０９は、入力端子Ｈに入力され
たＳ２０３を選択して、クロック信号ＣＬＫ２Ｘとして
出力する。
【００５０】同様に、信号ＥＣＫ＿ＬＡＴがローレベル
に保持されているとき、セレクタ２１０は、入力端子Ｌ
に入力されたクロック信号ＰＣＬＫを選択して、クロッ
ク信号ＣＬＫとして出力する。一方、信号ＥＣＫ＿ＬＡ
Ｔがハイレベルに保持されているとき、セレクタ２１０
は、入力端子Ｈに入力されたＳ２０５を選択して、クロ
ック信号ＣＬＫとして出力する。
に保持されているとき、セレクタ２１０は、入力端子Ｌ
に入力されたクロック信号ＰＣＬＫを選択して、クロッ
ク信号ＣＬＫとして出力する。一方、信号ＥＣＫ＿ＬＡ
Ｔがハイレベルに保持されているとき、セレクタ２１０
は、入力端子Ｈに入力されたＳ２０５を選択して、クロ
ック信号ＣＬＫとして出力する。
【００５１】ＡＮＤゲート２０６は、クロック選択器２
０１からのクロックＢＣＬＫおよびＮＡＮＤゲート２０
２からの信号Ｓ２０２を受けて、信号Ｓ２０６を発生
し、セレクタ２１１の入力端子Ｌに入力される。セレク
タ２１１の入力端子Ｈは、ローレベル、例えば、接地電
位ＧＮＤレベルに保持されている。
０１からのクロックＢＣＬＫおよびＮＡＮＤゲート２０
２からの信号Ｓ２０２を受けて、信号Ｓ２０６を発生
し、セレクタ２１１の入力端子Ｌに入力される。セレク
タ２１１の入力端子Ｈは、ローレベル、例えば、接地電
位ＧＮＤレベルに保持されている。
【００５２】ＮＡＮＤゲート２０４は、クロック選択器
２０１からのクロックＢＣＬＫおよびＮＡＮＤゲート２
０２からの信号Ｓ２０２を受けて、信号Ｓ２０４を発生
し、セレクタ２１２の入力端子Ｌに入力される。セレク
タ２１２の入力端子Ｈは、ハイレベル、例えば、電源電
圧ＶCCレベルに保持されている。
２０１からのクロックＢＣＬＫおよびＮＡＮＤゲート２
０２からの信号Ｓ２０２を受けて、信号Ｓ２０４を発生
し、セレクタ２１２の入力端子Ｌに入力される。セレク
タ２１２の入力端子Ｈは、ハイレベル、例えば、電源電
圧ＶCCレベルに保持されている。
【００５３】ＮＡＮＤゲート２０７は、クロック選択器
２０１からのクロックＢＣＬＫ２ＸおよびＮＡＮＤゲー
ト２０２からの信号Ｓ２０２を受けて、信号Ｓ２０７を
発生し、セレクタ２１３の入力端子Ｌに入力される。セ
レクタ２１３の入力端子Ｈは、ハイレベル、例えば、電
源電圧ＶCCレベルに保持されている。
２０１からのクロックＢＣＬＫ２ＸおよびＮＡＮＤゲー
ト２０２からの信号Ｓ２０２を受けて、信号Ｓ２０７を
発生し、セレクタ２１３の入力端子Ｌに入力される。セ
レクタ２１３の入力端子Ｈは、ハイレベル、例えば、電
源電圧ＶCCレベルに保持されている。
【００５４】セレクタ２１１，２１２，２１３は制御部
１０から入力されるクロック停止信号ＤＯＳＥのラッチ
信号ＤＯＳＥ＿ＬＡＴのレベルに応じて、入力端子Ｈま
たは入力端子Ｌに入力された信号を選択して出力する。
例えば、信号ＤＯＳＥ＿ＬＡＴがローレベルに保持され
ているとき、セレクタ２１１は、入力端子Ｌに入力され
た信号Ｓ２０６を選択して、ラッチ２１４に出力する。
一方、信号ＤＯＳＥ＿ＬＡＴがハイレベルに保持されて
いるとき、セレクタ２１１は、入力端子Ｈに入力された
信号を選択する。即ち、このとき、セレクタ２１１の出
力端子がローレベルに保持される。
１０から入力されるクロック停止信号ＤＯＳＥのラッチ
信号ＤＯＳＥ＿ＬＡＴのレベルに応じて、入力端子Ｈま
たは入力端子Ｌに入力された信号を選択して出力する。
例えば、信号ＤＯＳＥ＿ＬＡＴがローレベルに保持され
ているとき、セレクタ２１１は、入力端子Ｌに入力され
た信号Ｓ２０６を選択して、ラッチ２１４に出力する。
一方、信号ＤＯＳＥ＿ＬＡＴがハイレベルに保持されて
いるとき、セレクタ２１１は、入力端子Ｈに入力された
信号を選択する。即ち、このとき、セレクタ２１１の出
力端子がローレベルに保持される。
【００５５】同様に、信号ＤＯＳＥ＿ＬＡＴがローレベ
ルに保持されているとき、セレクタ２１２は、入力端子
Ｌに入力された信号Ｓ２０４を選択して、ラッチ２１４
に出力する。一方、信号ＤＯＳＥ＿ＬＡＴがハイレベル
に保持されているとき、セレクタ２１２は、入力端子Ｈ
に入力された信号を選択する。即ち、このとき、セレク
タ２１２の出力端子がハイレベルに保持される。
ルに保持されているとき、セレクタ２１２は、入力端子
Ｌに入力された信号Ｓ２０４を選択して、ラッチ２１４
に出力する。一方、信号ＤＯＳＥ＿ＬＡＴがハイレベル
に保持されているとき、セレクタ２１２は、入力端子Ｈ
に入力された信号を選択する。即ち、このとき、セレク
タ２１２の出力端子がハイレベルに保持される。
【００５６】さらに、セレクタ２１３においては、信号
ＤＯＳＥ＿ＬＡＴがローレベルに保持されているとき、
セレクタ２１３は、入力端子Ｌに入力された信号Ｓ２０
７を選択して、クロック信号φ3 として出力する。一
方、信号ＤＯＳＥ＿ＬＡＴがハイレベルに保持されてい
るとき、セレクタ２１３は、入力端子Ｈに入力された信
号を選択する。即ち、このとき、クロック信号φ3 はハ
イレベルに保持される。なお、ＡＮＤゲート２０７の出
力信号Ｓ２０７はクロック信号φ3Sとして、クロック信
号φ3 とともに出力される。
ＤＯＳＥ＿ＬＡＴがローレベルに保持されているとき、
セレクタ２１３は、入力端子Ｌに入力された信号Ｓ２０
７を選択して、クロック信号φ3 として出力する。一
方、信号ＤＯＳＥ＿ＬＡＴがハイレベルに保持されてい
るとき、セレクタ２１３は、入力端子Ｈに入力された信
号を選択する。即ち、このとき、クロック信号φ3 はハ
イレベルに保持される。なお、ＡＮＤゲート２０７の出
力信号Ｓ２０７はクロック信号φ3Sとして、クロック信
号φ3 とともに出力される。
【００５７】ラッチ２１４は、クロック選択器２０１か
らのクロックＢＣＬＫ２Ｘに応じて、入力側に入力され
た信号をラッチして、出力側に出力する。例えば、ラッ
チ２１４は、クロックＢＣＬＫ２Ｘの立ち上がりエッジ
で、セレクタ２１１の出力信号をラッチして、出力端子
Ｑ0 に出力する。出力端子Ｑ0 の出力信号はＡＮＤゲー
ト２２５の一方の入力端子に入力され、さらに直列に接
続されているインバータ２１５，２１６を介して、ＡＮ
Ｄゲート２２５の他方の入力端子に入力される。ＡＮＤ
ゲート２２５の出力端子は、クロック信号φ1 の出力端
子に接続されている。
らのクロックＢＣＬＫ２Ｘに応じて、入力側に入力され
た信号をラッチして、出力側に出力する。例えば、ラッ
チ２１４は、クロックＢＣＬＫ２Ｘの立ち上がりエッジ
で、セレクタ２１１の出力信号をラッチして、出力端子
Ｑ0 に出力する。出力端子Ｑ0 の出力信号はＡＮＤゲー
ト２２５の一方の入力端子に入力され、さらに直列に接
続されているインバータ２１５，２１６を介して、ＡＮ
Ｄゲート２２５の他方の入力端子に入力される。ＡＮＤ
ゲート２２５の出力端子は、クロック信号φ1 の出力端
子に接続されている。
【００５８】また、ラッチ２１４は、クロックＢＣＬＫ
２Ｘの立ち上がりエッジで、ＡＮＤゲート２０６の出力
信号Ｓ２０６をラッチして、出力端子Ｑ1 に出力する。
出力端子Ｑ1 の出力信号はＡＮＤゲート２２６の一方の
入力端子に入力され、さらに直列に接続されているイン
バータ２１７，２１８を介して、ＡＮＤゲート２２６の
他方の入力端子に入力される。ＡＮＤゲート２２６の出
力端子は、クロック信号φ1Sの出力端子に接続されてい
る。
２Ｘの立ち上がりエッジで、ＡＮＤゲート２０６の出力
信号Ｓ２０６をラッチして、出力端子Ｑ1 に出力する。
出力端子Ｑ1 の出力信号はＡＮＤゲート２２６の一方の
入力端子に入力され、さらに直列に接続されているイン
バータ２１７，２１８を介して、ＡＮＤゲート２２６の
他方の入力端子に入力される。ＡＮＤゲート２２６の出
力端子は、クロック信号φ1Sの出力端子に接続されてい
る。
【００５９】また、ラッチ２１４は、クロックＢＣＬＫ
２Ｘの立ち上がりエッジで、セレクタ２１２の出力信号
をラッチして、出力端子Ｑ2 に出力する。出力端子Ｑ2
の出力信号はＡＮＤゲート２２７の一方の入力端子に入
力され、さらに直列に接続されているインバータ２１
９，２２０を介して、ＡＮＤゲート２２７の他方の入力
端子に入力される。ＡＮＤゲート２２７の出力端子は、
クロック信号φ2 の出力端子に接続されている。
２Ｘの立ち上がりエッジで、セレクタ２１２の出力信号
をラッチして、出力端子Ｑ2 に出力する。出力端子Ｑ2
の出力信号はＡＮＤゲート２２７の一方の入力端子に入
力され、さらに直列に接続されているインバータ２１
９，２２０を介して、ＡＮＤゲート２２７の他方の入力
端子に入力される。ＡＮＤゲート２２７の出力端子は、
クロック信号φ2 の出力端子に接続されている。
【００６０】さらに、ラッチ２１４は、クロックＢＣＬ
Ｋ２Ｘの立ち上がりエッジで、ＡＮＤゲート２０８の出
力信号をラッチして、出力端子Ｑ3 に出力する。出力端
子Ｑ 3 の出力信号はＡＮＤゲート２２８の一方の入力端
子に入力され、さらに直列に接続されているインバータ
２２１，２２２を介して、ＡＮＤゲート２２８の他方の
入力端子に入力される。ＡＮＤゲート２２８の出力端子
は、クロック信号φ2Rの出力端子に接続されている。
Ｋ２Ｘの立ち上がりエッジで、ＡＮＤゲート２０８の出
力信号をラッチして、出力端子Ｑ3 に出力する。出力端
子Ｑ 3 の出力信号はＡＮＤゲート２２８の一方の入力端
子に入力され、さらに直列に接続されているインバータ
２２１，２２２を介して、ＡＮＤゲート２２８の他方の
入力端子に入力される。ＡＮＤゲート２２８の出力端子
は、クロック信号φ2Rの出力端子に接続されている。
【００６１】さらにまた、ラッチ２１４は、クロックＢ
ＣＬＫ２Ｘの立ち上がりエッジで、ＮＡＮＤゲート２０
４の出力信号をラッチして、出力端子Ｑ4 に出力する。
出力端子Ｑ4 の出力信号はＡＮＤゲート２２９の一方の
入力端子に入力され、さらに直列に接続されているイン
バータ２２３，２２４を介して、ＡＮＤゲート２２９の
他方の入力端子に入力される。ＡＮＤゲート２２９の出
力端子は、クロック信号φ2Sの出力端子に接続されてい
る。
ＣＬＫ２Ｘの立ち上がりエッジで、ＮＡＮＤゲート２０
４の出力信号をラッチして、出力端子Ｑ4 に出力する。
出力端子Ｑ4 の出力信号はＡＮＤゲート２２９の一方の
入力端子に入力され、さらに直列に接続されているイン
バータ２２３，２２４を介して、ＡＮＤゲート２２９の
他方の入力端子に入力される。ＡＮＤゲート２２９の出
力端子は、クロック信号φ2Sの出力端子に接続されてい
る。
【００６２】なお、上述したように、各クロック信号φ
1 ，φ1S，φ2 ，φ2R，φ2Sは原クロックと直列に接続
された２段のインバータを通したクロックとの論理積で
あり、原クロックに比べて、出力クロックの立ち上がり
エッジが２段のインバータの遅延時間分だけ遅れる。こ
れにより、例えば、クロック信号φ1 の立ち上がりエッ
ジとその反転信号であるクロック信号φ2 の立ち下がり
エッジのオーバーラップが回避され、これらのクロック
で動作する外部回路がクロックのオーバーラップによる
誤動作の発生を防止できる。
1 ，φ1S，φ2 ，φ2R，φ2Sは原クロックと直列に接続
された２段のインバータを通したクロックとの論理積で
あり、原クロックに比べて、出力クロックの立ち上がり
エッジが２段のインバータの遅延時間分だけ遅れる。こ
れにより、例えば、クロック信号φ1 の立ち上がりエッ
ジとその反転信号であるクロック信号φ2 の立ち下がり
エッジのオーバーラップが回避され、これらのクロック
で動作する外部回路がクロックのオーバーラップによる
誤動作の発生を防止できる。
【００６３】図５は本実施形態のクロック供給回路動作
時の波形を示す波形図である。以下、図５の波形図を参
照しつつ、本例のクロック供給回路の動作について説明
する。図５に示すように、クロック信号φ1 とφ2 は互
いに位相反転のクロック信号であり、クロック信号φ2R
はクロック信号φ2 と位相同相して、制御信号ＲＵＮ
（波形は図示せず）がハイレベルに保持されているとき
のみ出力される。
時の波形を示す波形図である。以下、図５の波形図を参
照しつつ、本例のクロック供給回路の動作について説明
する。図５に示すように、クロック信号φ1 とφ2 は互
いに位相反転のクロック信号であり、クロック信号φ2R
はクロック信号φ2 と位相同相して、制御信号ＲＵＮ
（波形は図示せず）がハイレベルに保持されているとき
のみ出力される。
【００６４】セレクタ２０９から出力されたクロックＢ
ＣＬＫ２Ｘの周波数はセレクタ２１０から出力されたク
ロック信号ＣＬＫの周波数の２倍である。また、出力部
２０に入力された外部クロックＥＣＫが、例えば、ハイ
レベルに保持されるとすると、セレクタ２１０はクロッ
ク選択器２０１から出力されたクロック信号ＢＣＬＫを
選択し、クロック信号ＣＬＫとして出力する。このた
め、図５に示すように、クロック信号ＣＬＫとクロック
信号ＢＣＬＫの波形は同じである。
ＣＬＫ２Ｘの周波数はセレクタ２１０から出力されたク
ロック信号ＣＬＫの周波数の２倍である。また、出力部
２０に入力された外部クロックＥＣＫが、例えば、ハイ
レベルに保持されるとすると、セレクタ２１０はクロッ
ク選択器２０１から出力されたクロック信号ＢＣＬＫを
選択し、クロック信号ＣＬＫとして出力する。このた
め、図５に示すように、クロック信号ＣＬＫとクロック
信号ＢＣＬＫの波形は同じである。
【００６５】クロック選択制御信号ＷＬＫ0 にレベル変
化が生じる時間ｔ0 まで、クロック供給回路は通常の動
作をし、クロック信号を外部に出力し続ける。なお、こ
のとき、制御部１０におけるシーケンサ１２１は、状態
Ｓ０に保持されている。そして、時間ｔ0 において、ク
ロック選択制御信号ＷＬＫ0 がローレベルからハイレベ
ルに切り換わり、これに応じて、制御部１０において、
状態変化指示信号ＨＤＩが発生され、シーケンサ１２１
に入力される。
化が生じる時間ｔ0 まで、クロック供給回路は通常の動
作をし、クロック信号を外部に出力し続ける。なお、こ
のとき、制御部１０におけるシーケンサ１２１は、状態
Ｓ０に保持されている。そして、時間ｔ0 において、ク
ロック選択制御信号ＷＬＫ0 がローレベルからハイレベ
ルに切り換わり、これに応じて、制御部１０において、
状態変化指示信号ＨＤＩが発生され、シーケンサ１２１
に入力される。
【００６６】シーケンサ１２１は、状態変化指示信号Ｈ
ＤＩを受けて、状態Ｓ０から状態Ｓ１に状態遷移が起こ
る。状態Ｓ１において、シーケンサ１２１はタイミング
信号ＨＤＴのレベル変化を待つ。
ＤＩを受けて、状態Ｓ０から状態Ｓ１に状態遷移が起こ
る。状態Ｓ１において、シーケンサ１２１はタイミング
信号ＨＤＴのレベル変化を待つ。
【００６７】時間ｔ1 において、タイミング信号ＨＤＴ
が立ち上がり、これに応じて、シーケンサ１２１は状態
Ｓ２に遷移する。このとき、シーケンサ１２１により、
ハイレベルのクロック保持信号ＨＤＣが出力される。そ
して、クロック保持信号ＨＤＣを切り換えた後、シーケ
ンサ１２１は状態Ｓ２から状態Ｓ３に遷移する。状態Ｓ
３において、シーケンサ１２１はクロック変化信号ＣＨ
Ｇを立ち上げる。これに応じて、クロック選択信号ＳＥ
Ｃが入力されたクロック選択制御信号ＷＬＫ0 ，ＷＬＫ
1 のレベルに応じて設定される。
が立ち上がり、これに応じて、シーケンサ１２１は状態
Ｓ２に遷移する。このとき、シーケンサ１２１により、
ハイレベルのクロック保持信号ＨＤＣが出力される。そ
して、クロック保持信号ＨＤＣを切り換えた後、シーケ
ンサ１２１は状態Ｓ２から状態Ｓ３に遷移する。状態Ｓ
３において、シーケンサ１２１はクロック変化信号ＣＨ
Ｇを立ち上げる。これに応じて、クロック選択信号ＳＥ
Ｃが入力されたクロック選択制御信号ＷＬＫ0 ，ＷＬＫ
1 のレベルに応じて設定される。
【００６８】出力部２０において、制御部１０からハイ
レベルのクロック保持信号ＨＤＣを受ける。なお、例え
ば、ＣＰＵ停止信号ＣＰＳがハイレベルに保持されてい
るとすると、出力部２０のＮＡＮＤゲート２０２によ
り、ローレベルの信号Ｓ２０２が出力される。これに応
じて、ＮＡＮＤゲート２０３，２０４により、それぞれ
ハイレベルの信号Ｓ２０３，Ｓ２０４が出力され、ＡＮ
Ｄゲート２０５，２０６により、それぞれローレベルの
信号Ｓ２０５，Ｓ２０６が出力される。
レベルのクロック保持信号ＨＤＣを受ける。なお、例え
ば、ＣＰＵ停止信号ＣＰＳがハイレベルに保持されてい
るとすると、出力部２０のＮＡＮＤゲート２０２によ
り、ローレベルの信号Ｓ２０２が出力される。これに応
じて、ＮＡＮＤゲート２０３，２０４により、それぞれ
ハイレベルの信号Ｓ２０３，Ｓ２０４が出力され、ＡＮ
Ｄゲート２０５，２０６により、それぞれローレベルの
信号Ｓ２０５，Ｓ２０６が出力される。
【００６９】このため、図５に示すように、クロック信
号φ1 がローレベル、クロック信号φ2 がハイレベル、
クロック信号φ2Rがローレベル、クロック信号ＣＬＫが
ローレベル、クロックＣＬＫ２Ｘがハイレベルにそれぞ
れ保持される。即ち、出力部２０から出力されたクロッ
ク信号のレベルがすべて保持される。この間、クロック
選択器２０１により、クロック選択信号ＳＥＣにより指
定されたクロック信号が選択され、クロックＢＣＬＫ２
Ｘ，ＢＣＬＫとして出力される。このように、出力信号
が保持されている間に、クロック選択器２０１によりク
ロック信号の切り換えが行われる。そして、クロック信
号の切り換えが完了したとき、シーケンサ１２１はクロ
ック変化信号ＣＨＧを立ち下げて、状態Ｓ３から状態Ｓ
４に遷移する。
号φ1 がローレベル、クロック信号φ2 がハイレベル、
クロック信号φ2Rがローレベル、クロック信号ＣＬＫが
ローレベル、クロックＣＬＫ２Ｘがハイレベルにそれぞ
れ保持される。即ち、出力部２０から出力されたクロッ
ク信号のレベルがすべて保持される。この間、クロック
選択器２０１により、クロック選択信号ＳＥＣにより指
定されたクロック信号が選択され、クロックＢＣＬＫ２
Ｘ，ＢＣＬＫとして出力される。このように、出力信号
が保持されている間に、クロック選択器２０１によりク
ロック信号の切り換えが行われる。そして、クロック信
号の切り換えが完了したとき、シーケンサ１２１はクロ
ック変化信号ＣＨＧを立ち下げて、状態Ｓ３から状態Ｓ
４に遷移する。
【００７０】状態Ｓ４において、シーケンサ１２１はク
ロック保持解除信号ＨＤＲのレベルを監視し、クロック
保持解除信号ＨＤＲがローレベルに保持されている間
に、状態の遷移が行われず、クロック保持解除信号ＨＤ
Ｒがローレベルからハイレベルに立ち上がった後、クロ
ック変化信号ＣＨＧをハイレベルからローレベルに切り
換えて、状態Ｓ５に遷移する。
ロック保持解除信号ＨＤＲのレベルを監視し、クロック
保持解除信号ＨＤＲがローレベルに保持されている間
に、状態の遷移が行われず、クロック保持解除信号ＨＤ
Ｒがローレベルからハイレベルに立ち上がった後、クロ
ック変化信号ＣＨＧをハイレベルからローレベルに切り
換えて、状態Ｓ５に遷移する。
【００７１】状態Ｓ５において、シーケンサ１２１はク
ロック保持信号ＨＤＣをハイレベルからローレベルに切
り換えて、通常状態である状態Ｓ０に遷移する。クロッ
ク保持信号ＨＤＣがローレベルに切り換えられたことに
より、出力部２０におけるクロックの保持状態が解除さ
れ、クロックの出力動作が再開される。これにより、ク
ロックが保持された時と同様な状態で、出力が再開され
るので、出力クロックにハザードが生じることなく、ク
ロックの切り換えを実現できる。
ロック保持信号ＨＤＣをハイレベルからローレベルに切
り換えて、通常状態である状態Ｓ０に遷移する。クロッ
ク保持信号ＨＤＣがローレベルに切り換えられたことに
より、出力部２０におけるクロックの保持状態が解除さ
れ、クロックの出力動作が再開される。これにより、ク
ロックが保持された時と同様な状態で、出力が再開され
るので、出力クロックにハザードが生じることなく、ク
ロックの切り換えを実現できる。
【００７２】このように、シーケンサ１２１の制御によ
り、クロックの切り換えが行われ、かつ、切り換え後の
クロックが切り換え開始前保持されたクロックと同様な
状態にあるので、クロックの切り換えによるハザードの
発生が防止され、供給されたクロックで動作する外部回
路の論理破綻および動作の乱れがなく、クロックの切り
換えが実現される。これにより、例えば、通常動作状態
と待機状態において、それぞれ動作周波数の異なるクロ
ックを切り換えて外部回路に供給することにより、機器
全体の消費電力の低減を実現できる。
り、クロックの切り換えが行われ、かつ、切り換え後の
クロックが切り換え開始前保持されたクロックと同様な
状態にあるので、クロックの切り換えによるハザードの
発生が防止され、供給されたクロックで動作する外部回
路の論理破綻および動作の乱れがなく、クロックの切り
換えが実現される。これにより、例えば、通常動作状態
と待機状態において、それぞれ動作周波数の異なるクロ
ックを切り換えて外部回路に供給することにより、機器
全体の消費電力の低減を実現できる。
【００７３】以上説明したように、本実施形態によれ
ば、制御部１０はクロック選択制御信号ＷＬＫ0 ，ＷＬ
Ｋ1 およびクロック停止信号ＤＯＳＥのレベル変化に応
じて状態変化指示信号ＨＤＩを発生し、これに応じてシ
ーケンサ１２１は出力クロックが所定の状態に達したと
きクロックを保持させるクロック保持信号ＨＤＣを出力
し、出力部２０によりクロックを保持する。そして、ク
ロックの切り換えを行い、切り換えられたクロックが保
持したクロックと同様な状態に達したとき、クロックの
出力を再開させるので、出力クロックで動作する論理回
路において、論理の破綻および動作の乱れがなく、クロ
ックの切り換えが実現でき、動作状態に応じてクロック
を切り換えることにより、機器の低消費電力化が図れ
る。
ば、制御部１０はクロック選択制御信号ＷＬＫ0 ，ＷＬ
Ｋ1 およびクロック停止信号ＤＯＳＥのレベル変化に応
じて状態変化指示信号ＨＤＩを発生し、これに応じてシ
ーケンサ１２１は出力クロックが所定の状態に達したと
きクロックを保持させるクロック保持信号ＨＤＣを出力
し、出力部２０によりクロックを保持する。そして、ク
ロックの切り換えを行い、切り換えられたクロックが保
持したクロックと同様な状態に達したとき、クロックの
出力を再開させるので、出力クロックで動作する論理回
路において、論理の破綻および動作の乱れがなく、クロ
ックの切り換えが実現でき、動作状態に応じてクロック
を切り換えることにより、機器の低消費電力化が図れ
る。
【００７４】
【発明の効果】以上説明したように、本発明のクロック
供給回路によれば、クロックの切り換え／停止／再動作
を位相関係も含めて正確に行うことができる。これによ
り、クロック信号に同期して動作する論理回路におい
て、論理の破綻なくクロックの切り換えおよび動作／停
止状態の切り換えができ、低消費電力化のためのブロッ
クごとの動作周波数の切り換えや停止をできることによ
り、消費電力の低減が図れる利点がある。
供給回路によれば、クロックの切り換え／停止／再動作
を位相関係も含めて正確に行うことができる。これによ
り、クロック信号に同期して動作する論理回路におい
て、論理の破綻なくクロックの切り換えおよび動作／停
止状態の切り換えができ、低消費電力化のためのブロッ
クごとの動作周波数の切り換えや停止をできることによ
り、消費電力の低減が図れる利点がある。
【図１】本発明に係るクロック供給回路の一実施形態を
示す回路図である。
示す回路図である。
【図２】クロック供給回路における制御部の一構成例を
示す回路図である。
示す回路図である。
【図３】シーケンサの状態遷移図である。
【図４】クロック供給回路における出力部の一構成例を
示す回路図である。
示す回路図である。
【図５】クロック供給回路のタイミングチャートであ
る。
る。
１０…制御部、２０…出力部、３０…クロック発生部、
１００，１０１，１０２…ラッチ、１０３，１０４，１
０５…エクスクルーシブＯＲゲート、１０６…ＯＲゲー
ト、１０７…ＮＯＲゲート、１０８…ＮＡＮＤゲート、
１０９，１１０…イネーブル付きバッファ、１１１，１
１２，１１３，１１４，１１５，１１６…インバータ、
１１７，１１８，１１９…ＡＮＤゲート、１２０…ラッ
チ、１２１…シーケンサ、２００…分周器、２０１…ク
ロック選択器、２０２，２０３，２０４…ＮＡＮＤゲー
ト、２０５，２０６，２０７，２０８，２２５，２２
６，２２７，２２８，２２９…ＡＮＤゲート、２０９，
２１０，２１１，２１２，２１３…セレクタ、２１４…
ラッチ、ＶCC…電源電圧、ＧＮＤ…接地電位。
１００，１０１，１０２…ラッチ、１０３，１０４，１
０５…エクスクルーシブＯＲゲート、１０６…ＯＲゲー
ト、１０７…ＮＯＲゲート、１０８…ＮＡＮＤゲート、
１０９，１１０…イネーブル付きバッファ、１１１，１
１２，１１３，１１４，１１５，１１６…インバータ、
１１７，１１８，１１９…ＡＮＤゲート、１２０…ラッ
チ、１２１…シーケンサ、２００…分周器、２０１…ク
ロック選択器、２０２，２０３，２０４…ＮＡＮＤゲー
ト、２０５，２０６，２０７，２０８，２２５，２２
６，２２７，２２８，２２９…ＡＮＤゲート、２０９，
２１０，２１１，２１２，２１３…セレクタ、２１４…
ラッチ、ＶCC…電源電圧、ＧＮＤ…接地電位。
Claims (5)
- 【請求項１】 複数のクロックを切り換えて出力クロッ
クとして供給可能なクロック供給回路であって、 クロック切り換え指示信号を受けて、出力クロックのレ
ベルを保持させるクロック保持信号を出力し、出力クロ
ックが保持されてからクロックの切り換えを行うクロッ
ク切り換え手段と、 上記クロック切り換え手段からのクロック保持信号を受
け、出力クロックを保持し、上記切り換え手段により切
り換えられたクロックと保持されたクロックが同様な状
態になったとき、クロックを外部に出力する出力手段と
を有するクロック供給回路。 - 【請求項２】 上記出力手段の出力クロックが予め設定
された位相状態になっているか否かを判定し、出力クロ
ックが予め設定された位相状態になったとき、第１のタ
イミング信号を出力する第１の判定回路を有する請求項
１記載のクロック供給回路。 - 【請求項３】 上記クロック切り換え手段により切り換
えられたクロックが上記予め設定された位相状態になっ
ているか否かを判定し、切り換えられたクロックが上記
予め設定された位相状態になったとき、第２のタイミン
グ信号を出力する第２の判定回路を有する請求項１記載
のクロック供給回路。 - 【請求項４】 上記クロック切り換え手段は、上記クロ
ック切り換え指示信号を受けてから、上記第１のタイミ
ング信号に応じて、上記出力手段に上記出力クロックを
保持させるクロック保持信号を出力し、上記第２のタイ
ミング信号に応じて、上記出力手段に出力クロックの保
持状態を解除させる解除信号を出力する請求項３記載の
クロック供給回路。 - 【請求項５】 上記出力手段は、上記クロック切り換え
手段からの解除信号を受けて、上記クロック切り換え手
段により切り換えられたクロックを外部に出力する請求
項４記載のクロック供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8244820A JPH1091272A (ja) | 1996-09-17 | 1996-09-17 | クロック供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8244820A JPH1091272A (ja) | 1996-09-17 | 1996-09-17 | クロック供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091272A true JPH1091272A (ja) | 1998-04-10 |
Family
ID=17124445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8244820A Pending JPH1091272A (ja) | 1996-09-17 | 1996-09-17 | クロック供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1091272A (ja) |
-
1996
- 1996-09-17 JP JP8244820A patent/JPH1091272A/ja active Pending
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