JPH1091429A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 複数の命令アーキテクチャをサポートするプ
ロセッサで、マイクロ命令や命令語の制御記憶や命令記
憶内での重複格納を排除する。 【解決手段】 処理対象命令のアーキテクチャモードを
保持するモードレジスタ、命令アーキテクチャモード毎
に、それぞれ命令処理に必要なセットアップデータを生
成する複数のセットアップデータ生成部（ＤＳ）、それ
ぞれ命令の実行順序を定めたシーケンスコード列を格納
する複数のシーケンス記憶（ＳＳ）を設ける。モードレ
ジスタにより、一つのＤＳを選択し、処理対象命令のセ
ットアップデータを得、該セットアップデータの一部を
ＳＳアドレスとして一つのＳＳに入力して、当該ＳＳか
ら該命令のシーケンスコード列を読み出し、該コード列
を制御記憶や命令記憶のアドレスとして目的のマイクロ
命令群や命令語群を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコード制
御あるいはハードウェアロジックにて命令処理を行う情
報処理装置に係わり、特に異なる命令アーキテクチャを
併せ持つマルチ命令アーキテクチャプロセッサに好適な
マイクロ命令や命令の読出し及び実行機構に関する。

【０００２】

【従来の技術】従来のマイクロコードで命令処理を実現
している情報処理装置では、命令制御ユニットにて、主
記憶などから命令を読出し、解読した後、制御記憶に予
め格納されている該命令の処理機能を実現するマイクロ
命令（マイクロ命令データ）をマイクロコードの処理手
順に従い、順次一定手順で読み出し、該マイクロ命令を
制御記憶データレジスタに一旦セットし、該制御記憶デ
ータレジスタからマイクロ命令の実行を司る実行ユニッ
トに送出し、該実行ユニットに於いて該マイクロ命令の
複数のフィールドで指定された複数の動作を行なう方式
が一般的である。

【０００３】又、従来のマイクロコードで命令処理を実
現せずにハードウェアロジックにて命令処理を実現して
いる情報処理装置では、命令制御ユニットにて、主記憶
などに格納されている複数の命令で構成されたプログラ
ムコードの処理手順に従い、予め定められた手順で該プ
ログラムコードを構成している命令語を順次読み出し、
解読し、該解読された命令語の実行に必要なパラメータ
群を生成した上で、命令の実行を司る実行ユニットに送
出し、該実行ユニットに於いて前記パラメータ群で指定
された複数の動作を行なう方法が一般的である。

【０００４】初めに、従来のマイクロコードで命令処理
を実現している情報処理装置のマイクロ命令読み出し実
行機構及びマルチ命令アーキテクチャプロセッサに適用
した場合の問題点について説明する。

【０００５】図２は、従来のマイクロコードで命令処理
を実現している情報処理装置において、特に主記憶（以
下、ＭＳという）２００、命令制御ユニット（以下、Ｉ
Ｕという）２１０、制御記憶アドレスレジスタ（以下、
ＣＳＡＲという）２５０、制御記憶（以下、ＣＳとい
う）２６０、制御記憶データレジスタ（以下、ＣＳＤＲ
という）２７０及び実行ユニット２８０（以下、ＥＵと
いう）の関係を示すブロック図である。

【０００６】ＭＳ２００は命令群を格納している。ＩＵ
２１０は、該ＭＳ２００から命令の読み出しを行ない、
該命令の解読を行なった後、該命令に対応する先頭のＣ
Ｓのマイクロ命令アドレス（以下、ＩＵセットアップア
ドレスという）を作成してＣＳＡＲ２５０に送出する。
なお、ＩＵ２１０の命令の読出し元はバッファ記憶ある
いは命令バッファ等であってもよい。ＣＳＡＲ２５０は
ＩＵ２５０から送られるＩＵセットアップアドレスを受
取り、セットした後、該セットされたＣＳの先頭アドレ
スを用いてＣＳ２６０に対し読み出し要求を出す。ＣＳ
２６０は、該アドレスを用いて目的とするマイクロ命令
（マイクロ命令データ）を読み出し、ＣＳＤＲ２７０に
送出する。ＣＳＤＲ２７０は、ＣＳ２６０から送出され
たマイクロ命令をセットし、ＥＵ２８０に送出すると共
に、該マイクロ命令内の次に実行すべきマイクロ命令ア
ドレスを保持しているブランチアドレスフィールド（以
下、ＢＡフィールドという）のデータをＣＳＡＲ２５０
に送出する。ＣＳＡＲ２５０は、該マイクロ命令内のＢ
Ａフィールドのデータをセットし、ＣＳ２６０に対する
読み出し要求の発行動作に戻る。以下、これの繰返しに
より、ＭＳ２００から読み出されたそれぞれの命令語の
機能を実現するＣＳ２６０内の複数のマイクロ命令から
構成されるマイクロコードが順次実行される。

【０００７】一連の複数のマイクロ命令から構成される
マイクロコードの実行の終了は、マイクロコードを構成
する最後のマイクロ命令の動作終了フィールド（以下、
ＥＯＰフィールドという）の値をオンに設定することで
実現される。

【０００８】ＣＳ２６０から、マイクロ命令のＥＯＰフ
ィールドの値がオンであるマイクロ命令が読み出される
と、ＣＳＤＲ２７０は、該マイクロ命令内の次に実行す
べきマイクロ命令アドレスを保持しているＢＡフィール
ドのデータをＣＳＡＲ２５０に送出せず、前記ＥＯＰフ
ィールドの値をＩＵ２１０に送出する。ＩＵ２１０は、
オンであるＥＯＰフィールドの値を受け取ると、次命令
の読み出しを行い、その解読を行なった後、該命令に対
応する先頭のＣＳのマイクロ命令アドレス（ＩＵセット
アップアドレス）を作成してＣＳＡＲ２５０に送出し、
次命令のマイクロコードの実行を起動する。

【０００９】図３は、ＩＵ２１０内の命令レジスタと命
令解読器とセットアップデータ生成器の構成を示したも
のである。ＩＵ２１０は、命令語の読み出し要求を主記
憶等に対して行ない、該読み出された命令語を命令レジ
スタ（以降、ＩＲという）２１１にセットした後、命令
解読器（以降、ＩＤＥＣという）２１２に送出する。Ｉ
ＤＥＣ２１２は、該命令語の命令コードを解読して、該
命令コードや命令フォーマット、他の命令解読結果をセ
ットアップデータ生成器（以降、ＤＳという）２１３に
送出する。ＤＳ２１３は、該命令語の命令解読結果を元
にセットアップデータを生成し、ＥＵ２８０及びＣＳＡ
Ｒ２５０に送出する。該ＤＳ２１３からＣＳＡＲ２５０
に送出されるＩＵセットアップデータは、実行の対象と
なる命令の先頭マイクロ命令アドレスであり、また、該
ＤＳ２１３からＥＵ２８０に送出されるＩＵセットアッ
プデータは、実行の対象となる命令のオペランドアドレ
スやオペランドデータ及びマイクロコードの実行に必要
な制御情報などである。

【００１０】ＤＳ２１３は一般的には各命令コードをア
ドレスパラメータとする記憶装置で構成され、当該プロ
セッサ（情報処理装置）の命令アーキテクチャでサポー
トされているそれぞれの命令語に対応したＩＵセットア
ップデータ群を予め記憶装置内に格納しておき、前記Ｉ
Ｕセットアップデータの生成は、該記憶装置を読み出す
ことで行われる。

【００１１】図４は、従来のこの種マイクロコードで命
令処理を実現している情報処理装置での複数のマイクロ
命令から構成されるマイクロコードの実行手順と複数の
マイクロ命令のつながりを示した図である。

【００１２】図２および図３で説明したように、ＩＵ２
１０は、命令の読み出し、その解読を行なった後、該命
令の先頭マイクロ命令アドレスに対応するＩＵセットア
ップアドレスを作成し、ＣＳＡＲ２５０に送出してセッ
トする。該ＣＳＡＲ２５０にセットされたＩＵセットア
ップアドレスを用いて、ＣＳ２６０から第１マイクロ命
令が読み出され、ＣＳＤＲ２７０にセットされる。該第
１マイクロ命令のＢＡフィールドは、次に実行すべき第
２マイクロ命令のＣＳアドレスを保持している。該第１
マイクロ命令のＢＡフィールドをＣＳＡＲ２５０に送出
してセットし、該ＢＡフィールドのアドレスを用いて第
２マイクロ命令をＣＳ２６０から読み出す。ここで、第
２マイクロ命令以降のマイクロ命令のＣＳ２６０からの
読み出しには、前記ＩＵセットアップアドレスは使用さ
れない。前記第１マイクロ命令のＢＡフィールドを用い
てＣＳ２６０から読み出され、ＣＳＤＲ２７０にセット
された第２マイクロ命令のＢＡフィールドは、同様に、
次に実行すべき第３マイクロ命令のＣＳアドレスを保持
しており、該第２マイクロ命令のＢＡフィールドをＣＳ
ＡＲ２５０に送出してセットし、第３マイクロ命令をＣ
Ｓ２６０から読み出す。

【００１３】以上の動作を繰り返して、第ｎマイクロ命
令がＣＳ２６０から読み出され、ＣＳＤＲ２７０にセッ
トされたとする。該ＣＳＤＲ２７０にセットされた第ｎ
マイクロ命令のＢＡフィールドは、次に実行すべき第ｎ
＋１のマイクロ命令のＣＳのアドレスを保持しており、
該第ｎマイクロ命令のＢＡフィールドをＣＳＡＲ２５０
に送出してセットし、第ｎ＋１マイクロ命令をＣＳ２６
０から読み出し、ＣＳＤＲ２７０にセットする。図３の
例では、該第ｎ＋１マイクロ命令は、一連の複数のマイ
クロ命令から構成されるマイクロコード処理手順の最後
のマイクロ命令である。この最後のマイクロ命令のＥＯ
Ｐフィールドの値はオンが設定されているので、ＣＳＤ
Ｒ２７０は、該マイクロ命令の次に実行すべきマイクロ
命令アドレスを保持しているＢＡフィールドをＣＳＡＲ
２５０には送出せず、前記オンであるＥＯＰフィールド
の値をＩＵ２１０に送出し、ＩＵ２１０の次命令の読み
出しと解読動作を起動する。

【００１４】図５は、従来のマイクロコードで命令処理
を実現している情報処理装置において、１つの命令機能
が複数のマイクロ命令から構成されるマイクロコード処
理手順で構成される場合の個々のマイクロ命令のＣＳ内
での記述例を示した図である。

【００１５】図５の（１）は、主記憶の２つの記憶領域
間のデータ移動を行なう機能を持つ命令Ａを、複数のマ
イクロ命令機能の組合せで実現した場合の記述例であ
る。なお、最初のアドレスａａはＩＵのセットアップで
指定されるものである。

【００１６】アドレスａａ ： マイクロ命令ＢＯＰ
は、ＩＵからセットアップされる命令実行の開始に必要
な命令語のオペランドのパラメータをＥＵ内のハードウ
ェアに設定させる。本例では、データの移動元及び移動
先の主記憶内の記憶領域アドレスとデータの長さが、Ｉ
Ｕセットアップデータである命令語のオペランドのパラ
メータとしてＥＵ内のハードウェアに設定される。その
後、アドレスａｂに分岐する。

【００１７】アドレスａｂ ： マイクロ命令ＣＣは、
ＥＵ内のハードウェアであるカウンタをクリアする。そ
の後、アドレスａｃに分岐する。

【００１８】アドレスａｃ ： マイクロ命令Ｌは、ア
ドレスａａのマイクロ命令ＢＯＰでＥＵ内のハードウェ
アにセットアップされたデータの主記憶内の移動元記憶
領域アドレスを用いて、指定された記憶データをＥＵ内
のハードウェアレジスタにロードする。その後、アドレ
スａｄに分岐する。

【００１９】アドレスａｄ ： マイクロ命令ＳＴは、
アドレスａａのマイクロ命令ＢＯＰによりＥＵ内のハー
ドウェアにセットアップされたデータの主記憶内の移動
先記憶領域アドレスを用いて、ＥＵ内のハードウェアレ
ジスタにアドレスａｃのマイクロ命令Ｌでロードされた
データを、該指定された主記憶内の記憶領域にストアす
る。その後、アドレスａｅに分岐する。

【００２０】アドレスａｅ ： マイクロ命令ＭＣは、
ＥＵ内のハードウェアである転送済みデータ長を保持し
ているカウンタを、アドレスａｄのマイクロ命令ＳＴで
ストアされたデータ長の値を用いて更新する。その後、
アドレスａｆに分岐する。

【００２１】アドレスａｆ ： マイクロ命令ＴＣは、
アドレスａｅのマイクロ命令ＭＣで更新されたＥＵ内の
ハードウェアである転送済みデータ長を保持しているカ
ウンタとアドレスａａのマイクロ命令ＢＯＰでＥＵ内の
ハードウェアレジスタに設定された命令語のオペランド
で指定されたデータの長さとを比較する。その後、アド
レスａｇに分岐する。

【００２２】アドレスａｇ ： マイクロ命令ＢＣは、
アドレスａｆのマイクロ命令ＴＣでの比較の結果を調
べ、該比較結果が一致であればアドレスａｋに分岐し、
不一致であれば通常の実行順であるアドレスａｈに分岐
する。

【００２３】アドレスａｈ ： マイクロ命令ＭＡは、
アドレスａｃのマイクロ命令Ｌで使用したところのＥＵ
内のハードウェアに保持されているデータの主記憶内の
移動元記憶領域アドレスを次の主記憶内の移動元記憶領
域アドレスに更新する。その後、アドレスａｉに分岐す
る。

【００２４】アドレスａｉ ： マイクロ命令ＭＡは、
アドレスａｄのマイクロ命令ＳＴで使用したところのＥ
Ｕ内のハードウェアに保持されているデータの主記憶内
の移動先記憶領域アドレスを次の主記憶内の移動先記憶
領域アドレスに更新する。その後、アドレスａｊに分岐
する。

【００２５】アドレスａｊ ： マイクロ命令ＢＣは、
このステップでは、無条件にアドレスａｃに分岐させる
用途に使用される。したがって、アドレスａｃに分岐
し、その後、アドレスａｇのマイクロ命令ＢＣで一致が
検出されるまで、アドレスａｃ〜ａｊをループする。

【００２６】アドレスａｋ ： マイクロ命令ＥＯＰ
は、現在実行している命令機能を構成する複数のマイク
ロ命令の処理手順の実行の終了を示し、現在実行してい
る命令の次の命令の実行の開始に必要なオペランドのパ
ラメータをＥＵ内のハードウェアにセットアップさせる
ため、ＩＵからＥＵに対するセットアップ動作を起動す
る。このステップでのマイクロ命令での分岐動作は無
い。

【００２７】図５の（２）は、主記憶の２つの記憶領域
間のデータ排他的論理和を行う機能を持つ命令Ｂを、複
数のマイクロ命令機能の組合せで実現した場合の記述例
である。ここでも、最初のアドレスｂａはＩＵのセット
アップアドレスで指定される。

【００２８】アドレスｂａ ： マイクロ命令ＢＯＰ
は、ＩＵからセットアップされる命令実行の開始に必要
な命令語のオペランドのパラメータをＥＵ内のハードウ
ェアに設定させる。本例では、第１データの読み出し元
と第２データの読み出し元及び格納先の主記憶内の記憶
領域アドレスとデータの長さが、ＩＵセットアップデー
タである命令語のオペランドのパラメータとしてＥＵ内
のハードウェアに設定される。その後、アドレスｂｂに
分岐する。

【００２９】アドレスｂｂ ： マイクロ命令ＣＣは、
ＥＵ内のハードウェアであるカウンタをクリアする。そ
の後、アドレスｂｃに分岐する。

【００３０】アドレスｂｃ ： マイクロ命令Ｌは、ア
ドレスｂａのマイクロ命令ＢＯＰでＥＵ内のハードウェ
アにセットアップされた第１データの主記憶内の読み出
し元記憶領域アドレスを用いて、指定された記憶データ
（第１データ）をＥＵ内のハードウェアレジスタにロー
ドする。その後、アドレスｂｄに分岐する。

【００３１】アドレスｂｄ ： マイクロ命令Ｌは、ア
ドレスｂａのマイクロ命令ＢＯＰでＥＵ内のハードウェ
アに設定された第２データの読み出し元及び格納先の記
憶領域アドレスを用いて、指定された記憶データ（第２
データ）をＥＵ内のハードウェアレジスタにロードす
る。その後、アドレスｂｅに分岐する。

【００３２】アドレスｂｅ ： マイクロ命令ＸＲは、
アドレスｂｃのマイクロ命令ＬでＥＵ内のハードウェア
レジスタにロードされた第１データとアドレスｂｄのマ
イクロ命令ＬでＥＵ内のハードウェアレジスタにロード
された第２データの排他的論理和をとり、結果をＥＵ内
のハードウェアレジスタに置く。その後、アドレスｂｆ
に分岐する。

【００３３】アドレスｂｆ ： マイクロ命令ＳＴは、
アドレスｂａのマイクロ命令ＢＯＰでＥＵ内のハードウ
ェアにセットアップされた第２データの主記憶内の読み
出し元及び格納先の記憶領域アドレスを用いて、アドレ
スｂｅのマイクロ命令ＸＲで得られＥＵ内のハードウェ
アレジスタに置かれた排他的論理和の結果を、主記憶内
の該指定された記憶領域にストアする。

【００３４】その後、アドレスｂｇに分岐する。

【００３５】アドレスｂｇ ： マイクロ命令ＭＣは、
ＥＵ内のハードウェアである処理済みデータ長を保持し
ているカウンタをアドレスｂｆのマイクロ命令ＳＴでス
トアされたデータ長の値を用いて更新する。その後、ア
ドレスｂｈに分岐する。

【００３６】アドレスｂｈ ： マイクロ命令ＴＣは、
アドレスｂｇのマイクロ命令ＭＣで更新されたＥＵ内の
ハードウェアである処理済みデータ長を保持しているカ
ウンタと、アドレスｂａのマイクロ命令ＢＯＰでＥＵ内
のハードウェアにセットアップされたデータの長さとを
比較する。その後、アドレスｂｉに分岐する。

【００３７】アドレスｂｉ ： マイクロ命令ＢＣは、
アドレスｂｈのマイクロ命令ＴＣでの比較の結果を調
べ、該比較結果が一致であればアドレスｂｍに分岐し、
不一致であれば通常の実行順番であるアドレスｂｃに分
岐する。

【００３８】アドレスｂｊ ： マイクロ命令ＭＡは、
アドレスｂｃのマイクロ命令Ｌで使用したＥＵ内のハー
ドウェアに保持されている第１データの主記憶内の読み
出し元記憶領域アドレスを、次の読み出し元記憶領域ア
ドレスに更新する。その後、アドレスｂｋに分岐する。

【００３９】アドレスｂｋ ： マイクロ命令ＭＡは、
アドレスｂｄのマイクロ命令Ｌ及びアドレスｂｆのマイ
クロ命令ＳＴで使用したＥＵ内のハードウェアに保持さ
れている主記憶内の第２データの読み出し元及び格納先
の記憶領域アドレスを、次の読み出し元及び格納先記憶
領域アドレスに更新する。その後、アドレスｂｌに分岐
する。

【００４０】アドレスｂｌ ： マイクロ命令ＢＣは、
このステップでは無条件にアドレスｂｃに分岐させる用
途に使用される。したがって、アドレスｂｃに分岐し、
その後、アドレスｂｉのマイクロ命令ＢＣで一致が検出
されるまで、アドレスｂｃ〜ｂｌをループする。

【００４１】アドレスｂｍ ： マイクロ命令ＥＯＰ
は、現在実行している命令機能を構成する複数のマイク
ロ命令の処理手順の実行の終了を示し、現在実行してい
る命令の次の命令の実行の開始に必要なオペランドのパ
ラメータをＥＵ内のハードウェアにセットアップさせる
ため、ＩＵからのセットアップ動作を起動する。このス
テップでのマイクロ命令での分岐動作は無い。

【００４２】以上述べた如く、従来技術のマイクロコー
ドで命令処理を実現している情報処理装置においては、
命令機能を複数のマイクロ命令の複数の機能を組み合わ
せて実現した場合、同一マイクロ命令を異なるＣＳアド
レス上に複数個格納しておく必要があった。例えば、図
５に示すごとく、記憶領域間のデータ移動を行なう機能
を持つ命令Ａと記憶領域間のデータの排他的論理和を行
なう機能を持つ命令Ｂを、それぞれ複数のマイクロ命令
機能の組合せで実現した場合、ＢＯＰ，ＣＣ，ＳＴ，Ｍ
Ｃ，ＴＣ，ＥＯＰなるマイクロ命令は２ヵ所で使用さ
れ、Ｌなるマイクロ命令は３ヵ所で使用され、そして、
ＢＣとＭＡなるマイクロ命令は４ヵ所で使用される。つ
まり、１０種類のマイクロ命令が２２ヵ所の異なるＣＳ
アドレス上に重複して格納されている。

【００４３】情報処理装置の命令語が通常、数百命令か
らなることを考慮すると、同一マイクロ命令を異なるＣ
Ｓアドレス上に重複して格納することは、マイクロ命令
の種類数と比較して極めて大容量のＣＳが要求されると
いう結果をもたらす。

【００４４】この大容量のＣＳの設置の要求は、情報処
理装置が使用するマイクロ命令の語長が、通常の情報処
理装置が使用する機械語レベルの命令語長と比較して極
めて長いため、物理的なＣＳのサイズの増大を招くこと
になり、この物理的なＣＳのサイズの増大は、複数のメ
モリチップを用いてＣＳを構成せざるを得ないという結
果をもたらし、ＣＳを複数のメモリチップを用いて構成
する事は、情報処理装置のハードウェアによるＣＳに対
するアクセス時間の増大に直結し、このＣＳに対するア
クセス時間の増大は、マイクロコード制御で命令処理を
行なう情報処理装置の性能を向上を図る上で無視しえな
い重要な問題である。

【００４５】更に、単一プロセッサで複数の命令アーキ
テクチャを持つマイクロコードで命令処理を実現する情
報処理装置を実現する場合には、前記の極めて大容量の
ＣＳが要求されるという問題が数倍のレンジで問題化
し、プロセッサのチップ面積の物理的制約から現実とし
て単一プロセッサで複数の命令アーキテクチャを持つマ
イクロコードで命令処理を実現する情報処理装置の実用
化を阻んでおり、これは無視し得ない非常に重大な技術
的障壁であった。

【００４６】次に、従来のハードウェアロジックにて命
令処理を実現している情報処理装置の命令読出し実行機
構及びマルチ命令アーキテクチャプロセッサに適用した
場合の問題点について説明する。

【００４７】図９は、従来のハードウェアロジックにて
命令処理を実現する情報処理装置における命令の読出し
及び解読それに命令語の実行に必要なパラメータ群を生
成するＩＵの構成例を示したブロック図である。

【００４８】図９において、ＩＵ９１０は、命令語の読
み出し要求を主記憶等に行い、該読み出された命令語を
ＩＲ９１１にセットした後、ＩＤＥＣ９１２に送出す
る。ＩＤＥＣ９１２は、該命令語の命令コードを解読し
て、該命令コードや命令フォーマット、他の命令解読結
果をＤＳ９１３に送出する。ＤＳ９１３は、該命令の命
令解読結果を元にセットアップデータを生成し、ＥＵに
送出する。該ＤＳ９１３からＥＵに送出されるＩＵセッ
トアップデータは、実行の対象となる命令のオペランド
アドレスやオペランドデータ及び命令の実行に必要な命
令実行タイプや命令実行手順の指定などである。

【００４９】ＤＳ９１３は、一般的には各命令語の命令
コードをアドレスパラメータとする記憶装置で構成され
るか又は各命令語の命令コードを入力データとするエン
コード論理回路から成るエンコーダで構成される。各命
令語の命令コードをアドレスパラメータとする記憶装置
で構成される場合、当該命令プロセッサ（情報処理装
置）の命令アーキテクチャでサポートされているそれぞ
れの命令語に対応したＩＵセットアップデータ群を予め
記憶装置内に格納しておき、前記ＩＵセットアップデー
タの生成は、該記憶装置を読み出すことで行われる。ま
た、各命令語の命令コードを入力データとするエンコー
ド論理回路から成るエンコーダで構成される場合、当該
命令プロセッサの命令アーキテクチャでサポートされて
いるそれぞれの命令語に対応したＩＵセットアップデー
タ群を出力するようエンコード論理回路を構成してお
き、前記ＩＵセットアップデータの生成は、前記エンコ
ーダの出力をそのままＩＵセットアップデータとして使
用することで行われる。

【００５０】図１０は、情報処理装置が単一な命令アー
キテクチャの命令処理を行う場合の情報処理装置とその
上で動作するオペレーティングシステムとアプリケーシ
ョンプログラムの構成とそれぞれの関係を示した図であ
る。図１０において、情報処理装置である命令プロセッ
サ（以降、ＩＰという）１０１０の上では、ＩＰが基本
的にサポートしている命令アーキテクチャから成るオペ
レーティングシステム（以降、ＯＳという）１０２０と
このＯＳ１０２０の制御の元で前述の命令アーキテクチ
ャから成る任意の数のアプリケーションプログラム（以
降、ＡＰＧＭという）１０３０が動作している。これ
が、情報処理装置の基本的な運用形態の構成である。

【００５１】図１１は、情報処理装置の上で動作するＯ
ＳとＡＰＧＭが、ＩＰが基本的にサポートしている命令
アーキテクチャとは異なる複数の命令アーキテクチャを
持つ場合の、ＩＰとその上で動作するＯＳとＡＰＧＭの
構成とそれぞれの関係を示した図である。

【００５２】一般的に、単一のＩＰ上で複数の異なる命
令アーキテクチャを持つ命令を使用するＯＳを動作させ
る方法として仮想計算機（以降、ＶＭという）と呼ばれ
る手法が用いられる。ＶＭを単一のＩＰ上で実現する為
に、仮想計算機制御プログラム（以降、ハイパバイザ又
はＶＭＣＰという）と呼ばれるプログラムをＩＰ上で動
作させ、このハイパバイザの制御の下で複数の異なる命
令アーキテクチャを持つＶＭを生成し、更に、この各々
のＶＭの上で異なる命令アーキテクチャの命令を使用す
る独立したＯＳを動作させる。従ってハイパバイザに
は、単一のＩＰのハ−ドウェア資源を各々のＶＭに共用
させて使用させる機能及び異なる命令アーキテクチャの
命令を実行する機能が付加されている。

【００５３】図１１において、ＩＰ１１４０の上では、
ＩＰが基本的にサポートしている命令アーキテクチャの
タイプがａから成るハイパバイザ１１３０が動作してお
り、このハイパバイザ１１３０の上では、命令アーキテ
クチャのタイプがａであるＯＳａ１１２０と命令アーキ
テクチャのタイプがｂであるＯＳｂ１１２１及び命令ア
ーキテクチャのタイプがｃであるスタンドアロンタイプ
のアプリケーションプログラム群であるＡＰＧＭ群ｃ１
１２５が動作している。また、ＯＳａ１１２０の上で
は、命令アーキテクチャのタイプがａであるＡＰＧＭ群
ａ１１１０が動作し、ＯＳｂ１１１１の上では、命令ア
ーキテクチャのタイプがｂであるＡＰＧＭ群ｂａ１１１
１が動作している。

【００５４】ハイパバイザ１１３０の上で、命令アーキ
テクチャのタイプがａであるＯＳａ１１２０とＡＰＧＭ
群ａ１１１０が動作する場合は、ＯＳａ１１２０とＡＰ
ＧＭ群ａ１１１０が発行する殆どの命令は、ＩＰ１１１
１０によって直接実行が可能であり、直接実行が不可能
なものは割り込み処理とハードウェア資源に影響を及ぼ
す一部の命令である。直接実行が不可能な前記の処理
は、割り込みの１つの形態であるインターセプションな
る手段を用いて制御をハイパバイザ１１３０に渡し、ハ
イパバイザ１１３０のシミュレーション機能によってシ
ミュレートされる事で実現される。

【００５５】ハイパバイザ１１３０の上で、命令アーキ
テクチャのタイプがｂであるＯＳｂ１１２１とＡＰＧＭ
群ｂ１１１１が動作する場合は、ＯＳｂ１１２１とＡＰ
ＧＭ群ｂ１１１１が発行する全ての命令と割り込みのＩ
Ｐ１１４０による直接実行は不可能であり、直接実行が
不可能な前記の処理は、インターセプションなる手段を
用いて制御をハイパバイザ１１３０に渡し、ハイパバイ
ザ１１３０のシミュレーション機能によってシミュレー
トされる事で実現される。同様に、ハイパバイザ１１３
０の上で、命令アーキテクチャのタイプがｃであるＡＰ
ＧＭ群ｃ１１２５が動作する場合も、ＡＰＧＭ群ｃ１１
２５が発行する全ての命令と割り込みのＩＰ１１４０に
よる直接実行は不可能であり、インターセプションなる
手段を用いて制御をハイパバイザ１１３０に渡し、ハイ
パバイザ１１３０のシミュレーション機能によってシミ
ュレートされる事で実現される。

【００５６】次に、図１２と図１３を用いて、従来のハ
ードウエァロジックにて命令処理を実現している情報処
理装置において、ハイパバイザのシミュレータ又はイン
タプリタが異なる命令アーキテクチャの命令を実行する
場合の実現方法と構成を説明する。

【００５７】図１２は、命令アーキテクチャｂのプログ
ラムを命令アーキテクチャａのみをサポートしているＩ
Ｐで実行する場合、インタープリタなる手段を使って実
行するときの各機能モジュールの構成と各々の機能モジ
ュールの役割を示した図である。

【００５８】図１２に於いて、命令アーキテクチャｂの
命令又は命令列でプログラミングされた処理手順１２１
０は、実行時に、実行に即した最小単位である命令アー
キテクチャｂの命令又は命令ステップに分割されてイン
タプリタ１２２０に入力され、この入力された命令アー
キテクチャｂの命令又は命令ステップは、インタプリタ
１２２０によって、命令アーキテクチャａの命令又は命
令列とに翻訳される。インタプリタ１２２０には、命令
アーキテクチャａの命令列で構成された翻訳手順が格納
されている。

【００５９】インタプリタ１２２０で翻訳された命令ア
ーキテクチャａの命令又は命令列は、インタープリタ１
２２０から出力されたオブジェクトコードであり、デー
タセット１２４０に格納され、命令アーキテクチャｂの
命令又は命令ステップがオペランドとする命令アーキテ
クチャｂのデータ群は、命令アーキテクチャａのデータ
群に翻訳されて、データセット１２５０に格納される。
インタプリタ１２２０は更に、この翻訳時にデータセッ
ト１２３０に対し、命令アーキテクチャｂの命令又は命
令ステップに対応するリンケージパラメータ群と命令ア
ーキテクチャｂに対応したデータ群を出力する。更に、
インタプリタ１２２０は、データセット１２３０に格納
されている命令アーキテクチャｂの命令又は命令ステッ
プに対応するリンケージパラメータ群と命令アーキテク
チャｂに対応したデータ群を参照しながら、この命令ア
ーキテクチャｂに対応したデータ群を命令アーキテクチ
ャａに対応したデータ群に翻訳してデータセット１２５
０に格納する。

【００６０】次に、命令の実行制御は、インタプリタ１
２２０からデータセット１２４０に格納されているオブ
ジェクトコードに移され、ＩＰ１２６０は、データセッ
ト１２４０とデータセット１２５０を参照しながら、前
記オブジェクトコードの処理手順に従い所定の命令処理
を実行する。オブジェクトコードの処理手順に従った命
令処理の実行を終了すると、命令の実行制御は、データ
セット１２４０に格納されているオブジェクトコードか
らインタプリタ１２２０に移され、データセット１２５
０に格納された処理の結果である命令アーキテクチャａ
に対応したデータ群を命令アーキテクチャｂに対応した
データ群に前記リンケージパラメータ群を参照しながら
逆翻訳し、処理手順１２１０の切り出された命令アーキ
テクチャｂの命令又は命令ステップの結果オペランドと
する。

【００６１】図１３は、命令アーキテクチャｂのプログ
ラムを命令アーキテクチャａのみをサポートしているＩ
Ｐで実行する場合、シミュレータなる手段を使って実行
するときの各機能モジュールの構成と各々の機能モジュ
ールの役割を示した図である。

【００６２】図１３に於いて、命令アーキテクチャｂの
命令又は命令列でプログラミングされた処理手順１３１
０は、実行時に、実行に即した最小単位である命令アー
キテクチャｂの命令としてシミュレータ１３２０に入力
され、この入力された命令アーキテクチャｂの命令は、
シミュレータ１３２０によって、命令アーキテクチャａ
の命令又は命令列とに翻訳される。シミュレータ１３２
０には、命令アーキテクチャａの命令列で構成された翻
訳手順が格納されている。この翻訳された命令アーキテ
クチャａの命令又は命令列は、シミュレータ１３２０に
予め組み込まれたオブジェクトコードである。

【００６３】シミュレータ１３２０は、その処理手順を
実行する段階でデータセット１３３０に対し、命令アー
キテクチャｂの命令に対応するリンケージパラメータ群
と命令アーキテクチャｂに対応したデータ群を出力す
る。更に、シミュレータ１３２０は、データセット１３
３０に格納されている命令アーキテクチャｂの命令に対
応するリンケージパラメータ群と命令アーキテクチャｂ
に対応したデータ群を参照しながら、この命令アーキテ
クチャｂに対応したデータ群を命令アーキテクチャａに
対応したデータ群に変換してデータセット１３４０に格
納する。

【００６４】次に、ＩＰ１３６０は、シミュレータ１３
２０に置かれている処理手順に従い、データセット１３
４０を参照しながら所定の命令処理を実行する。

【００６５】オブジェクトコードの処理手順に従ったシ
ミュレータ１３２０の命令処理の実行の後半の部分、シ
ミュレータ１３２０は、データセット１３４０に格納さ
れている処理の結果である命令アーキテクチャａに対応
したデータ群を命令アーキテクチャｂに対応したデータ
群に前記リンケージパラメータ群を参照しながら逆変換
し、処理手順１３１０の切り出された命令アーキテクチ
ャｂの命令の結果オペランドとする。

【００６６】尚、前記のシミュレータの機能が、ハイパ
バイザとは独立して、ＩＰ１３６０が直接実行できるス
タイルでインプリメントされた場合をエミュレータとも
呼ぶが、このエミュレータの構成及び機能は、前記のシ
ミュレータとほぼ同様の構成を持つ。

【００６７】図１４は、従来のハードウェアロジックに
て命令処理を実現している情報処理装置が、異なる命令
アーキテクチャの命令処理を実現するために、前記シミ
ュレータ又はエミュレータ処理手順で、複数の命令の複
数の機能を組み合わせで異なる命令アーキテクチャの１
つの命令機能を実行する場合の個々の命令の記憶装置内
での記述例を示したものである。

【００６８】図１４において、（１）は、主記憶の２つ
の記憶領域間のデータ移動を行なう機能を持つ命令アー
キテクチャｂの命令Ａを、命令アーキテクチャａの複数
の命令機能の組合せで実現した場合の例であり、（２）
は、主記憶の２つの記憶領域間のデータの排他的論理和
を行なう機能を持つ命令アーキテクチャｂの命令Ｂを、
命令アーキテクチャａの複数の命令機能の組合せで実現
した場合の例である。

【００６９】図１４の（１）および（２）における、命
令アーキテクチャａの個々の命令機能とその役割は、図
５（１）および（２）におけるマイクロ命令のそれと同
様であるので、説明は省略する。例えば、命令アーキテ
クチャａの命令ＢＯＰは、図５のマイクロ命令ＢＯＰと
基本的に同様であり、ＩＵからセットアップされる命令
アーキテクチャｂの命令Ａの命令実行の開始に必要な命
令語のオペランドのパラメータをＥＵ内のハードウェア
に設定させる。その他の命令も同様である。

【００７０】図１４に示すごとく、従来のハードウェア
ロジックで命令処理を実現している情報処理装置におい
ては、異なる命令アーキテクチャの命令機能を、基本的
にサポートしている複数の命令の機能を組み合わせて実
現した場合、複数の同一命令を異なる主記憶アドレス上
に複数個格納しておく必要があった。例えば、図１４に
おいて、、記憶領域間のデータ移動を行なう機能を持つ
命令アーキテクチャｂの命令Ａと記憶領域間のデータの
排他的論理和を行なう機能を持つ命令アーキテクチャｂ
の命令Ｂを、複数の命令アーキテクチャａの命令機能の
組合せで実現した場合、ＢＯＰ，ＣＣ，ＳＴ，ＭＣ，Ｔ
Ｃ，ＥＯＰなる命令アーキテクチャａの命令は２ヵ所で
使用され、Ｌなる命令アーキテクチャａの命令は３ヵ所
で使用され、そしてＢＣとＭＡなる命令アーキテクチャ
ａの命令は４ヵ所で使用される。つまり、１０種類の命
令アーキテクチャａの命令が２２ヵ所の異なる主記憶ア
ドレス上に重複して格納されており、情報処理装置のシ
ミュレータ又はエミュレータを構成する命令語が通常、
数百命令からなることを考慮すると、命令アーキテクチ
ャａの命令の種類数と比較して極めて大容量の主記憶が
要求されるという結果をもたらしていた。

【００７１】ハードウェアロジックで命令処理を実現し
ている情報処理装置にシミュレータ又はエミュレータを
組み込むとき、異なる命令アーキテクチャの命令機能
を、複数の基本的にサポートしている複数の命令の機能
を組み合わせて実現するが、この大容量の主記憶の設置
の必要性は、情報処理装置が使用する基本命令アーキテ
クチャａで構成されるシミュレータ又はエミュレータの
命令語の数が、情報処理装置が直接実行できる機械語レ
ベルの命令語の数と比較して極めて多い事から、物理的
な主記憶のサイズの増大を招くことになり、この物理的
な主記憶のサイズの増大は、多数のメモリチップを用い
て主記憶を構成せざるを得ない結果をもたらし、主記憶
を多数のメモリチップを用いて構成する事は、情報処理
装置の主記憶に対するアクセス時間の増大に直結し、こ
の主記憶に対するアクセス時間の増大は、シミュレータ
又はエミュレータ制御で異なる命令アーキテクチャの命
令処理を実現する情報処理装置の性能を向上を図る上で
無視しえない重要な問題であった。

【００７２】更に、ハードウェアロジックで命令処理を
実現している情報処理装置が、単一プロセッサで複数の
命令アーキテクチャをサポートするためにシミュレータ
又はエミュレータを用いて異なる命令アーキテクチャの
命令処理を行う情報処理装置を実現するに当たり、前記
の問題が数倍のレンジで顕在化し、プロセッサのチップ
面積の物理的制約から、現実として単一プロセッサで複
数の命令アーキテクチャをサポートするためにシミュレ
ータ又はエミュレータで命令処理を実現する情報処理装
置の実用化を阻んでおり、これも無視し得ない非常に重
大な技術的障壁であった。

【００７３】

【発明が解決しようとする課題】以上述べた如く、従来
のマイクロコードで命令処理を実現している情報処理装
置は、制御記憶（ＣＳ）に予め格納されているマイクロ
命令をマイクロコードの処理手順に従い、順次一定手順
で読み出し、該マイクロ命令を制御記憶データレジスタ
に一旦セットし、該制御記憶データレジスタからマイク
ロ命令の実行を司る実行ユニットに順次送出し、該実行
ユニットに於いて該マイクロ命令の複数のフィールドで
指定された複数の動作を行なう方式が一般的であった。
そして、ＣＳアドレスの生成からマイクロ命令の読み出
し及び該マイクロ命令の実行の繰返しは、それぞれのマ
イクロ命令の一部が次に実行すべきマイクロ命令のアド
レスを指定する構造とすることで実現していた。

【００７４】かかる従来のマイクロコードで命令処理を
実現している情報処理装置においては、該情報処理装置
が使用する機械語レベルの命令機能を実現する為に、複
数のマイクロ命令の複数の機能を組み合わせでマイクロ
コード処理手順をプログラミングした時、同一マイクロ
命令を異なるＣＳアドレス上に複数個格納しておく必要
があった。即ち、マイクロ命令の種類数に比較して極め
て多い数のマイクロ命令をＣＳ内に重複して格納してお
く必要があり、その結果、大容量のＣＳが要求される問
題があった。

【００７５】その上、該マイクロコードで命令処理を実
現している情報処理装置が使用するマイクロ命令の語長
が、通常のマイクロコードで命令処理を実現している情
報処理装置が使用する機械語レベルの命令語長と比較し
て極めて長いのが一般的である為、この大容量のＣＳの
設置の要求は、物理的なＣＳ論理回路サイズの増大を招
くことになり、この物理的なＣＳのサイズの増大は、、
複数のメモリチップを用いてＣＳを構成せざるを得ない
という結果をもたらし、ＣＳを複数のメモリチップを用
いて構成する事は、該マイクロコードで命令処理を実現
している情報処理装置のハードウェアによるＣＳに対す
るアクセス時間の増大に直結し、このＣＳに対するアク
セス時間の増大は、かかるマイクロコード制御で命令処
理を行なう方式の情報処理装置の性能を確保する上で無
視しえない、重大な問題であると共に、複数の命令アー
キテクチャをサポートするプロセッサを実現する上で、
実現不可能とも言える重大な問題があった。

【００７６】更に、前記の物理的なＣＳ論理回路サイズ
の大幅な増大は、マイクロコードで命令処理を実現して
いる情報処理装置を構成する最も重要な部品である大規
模集積回路のチップ面積の増大につながり、これはマイ
クロコードで命令処理を実現している情報処理装置の製
造コストが増加するという、工業製品を製造する上での
工業的問題が存在し、この工業的問題も無視しえない、
重大な問題であった。

【００７７】次に、従来のハードウェアロジックで命令
処理を実現している情報処理装置は、主記憶に予め格納
されているシミュレータ又はエミュレータの処理手順に
従い、順次一定手順で読み出し、該シミュレータ又はエ
ミュレータを構成している命令群を命令の実行を司る実
行ユニットに順次送出し、該実行ユニットに於いて該命
令群で指定された処理手順の動作を行なう方式が一般的
であった。そして、命令アドレスの生成から命令の読み
出し及び該命令の実行の繰返しは、通常の情報処理装置
で用いられる命令アドレス更新制御手順により実現して
いた。

【００７８】かかる従来のハードウェアロジックで命令
処理を実現している情報処理装置においては、該情報処
理装置が使用する機械語レベルの命令機能を実現する為
に、複数の命令の複数の機能を組み合わせでシミュレー
タ又はエミュレータ処理手順をプログラミングした時、
同一命令を異なる主記憶アドレス上に複数個格納してお
く必要があった。即ち、命令の種類数に比較して極めて
多い数の命令を主記憶内に重複して格納しておく必要が
あり、その結果、シミュレータ又はエミュレータ処理手
順用の大容量の主記憶が要求される問題があった。

【００７９】その上、該ハードウェアロジックで命令処
理を実現している情報処理装置にシミュレータ又はエミ
ュレータを組み込むとき、異なる命令アーキテクチャの
命令機能を、複数の基本となるハードウェアでサポート
している複数の命令を組み合わせて実現するが、情報処
理装置が使用する基本となるハードウェアでサポートし
ている複数の命令アーキテクチャで構成されるシミュレ
ータ又はエミュレータの命令語の数が、情報処理装置が
直接実行できる機械語レベルの命令語の数と比較して極
めて多い事から、この大容量の主記憶の設置の要求は、
物理的な主記憶のサイズの増大を招くことになり、この
物理的な主記憶のサイズの増大は、多数のメモリチップ
を用いて主記憶を構成せざるを得ない結果をもたらし、
この主記憶を多数のメモリチップを用いて構成する事
は、情報処理装置の主記憶に対するアクセス時間の増大
に直結し、この主記憶に対するアクセス時間の増大は、
かかるハードウェアロジックで命令処理を行なう方式の
情報処理装置の性能を確保する上で無視しえない、重大
な問題であると共に、複数の命令アーキテクチャをサポ
ートするプロセッサを実現する上で、実現不可能とも言
える重大な問題があった。

【００８０】更に、前記の物理的な主記憶サイズの大幅
な増大は、基本的にサポートしている命令で命令処理を
実現している情報処理装置を構成する最も重要な部品で
あるメモリチップ数の増加につながり、これは、情報処
理装置の製造コストが増加するという工業製品を製造す
る上での工業的問題が存在し、この工業的問題も無視し
えない、重大な問題であった。

【００８１】本発明の目的は、マイクロコードで命令処
理を実現している情報処理装置に於いて、マイクロ命令
の一部が次に実行すべきマイクロ命令のアドレスを指定
する構造を改めるとともに、機械語レベルの命令機能を
実現する為に複数のマイクロ命令の複数の機能を組み合
わせて、マイクロコード処理手順を情報処理装置に組み
込んだ時、同一マイクロ命令を異なるＣＳアドレス上に
複数個格納しておく必要性を撤廃する事により、複数の
命令アーキテクチャをサポートするマイクロコードで命
令処理を実行するプロセッサ、即ち、マルチ命令アーキ
テクチャプロセッサを実現可能とし、更に、かかるマル
チ命令アーキテクチャプロセッサのハードウェアの命令
処理性能を大幅に向上させ、且つ、工業的コストを抑え
ることにある。

【００８２】本発明の更なる目的は、ハードウェアロジ
ックで命令処理を実現している情報処理装置に於いて、
ハードウェアが基本的にサポートしている命令アーキテ
クチャの命令データの一部が、次に実行すべき該命令の
アドレスを指定する構造を改めるとともに、異なる命令
アーキテクチャの機械語レベルの命令機能を実現する為
に、ハードウェアが基本的にサポートしている命令アー
キテクチャの複数の命令の機能を組み合わせてシミュレ
ータ又はエミュレータとしてその処理手順を情報処理装
置に組み込んだ時、同一命令を異なる主記憶アドレス上
に複数個格納しておく必要性を撤廃する事により、複数
の命令アーキテクチャをサポート出来るプロセッサを実
現可能とし、複数の命令アーキテクチャをサポートする
ハードウェアロジックで命令処理を実行するプロセッ
サ、即ち、マルチ命令アーキテクチャプロセッサを実現
可能とし、更に、かかるマルチ命令アーキテクチャプロ
セッサのハードウェアの命令処理性能を大幅に向上さ
せ、且つ、工業的コストを抑えることにある。

【００８３】

【課題を解決するための手段】本発明は基本的に、命令
の読み出しと解読を行う命令制御ユニットと、命令を実
行する実行ユニットを具備してなる情報処理装置におい
て、処理対象の命令のアーキテクチャモードを保持する
命令アーキテクチャモードレジスタと、命令のアーキテ
クチャモード毎に、それぞれ命令処理に必要なセットア
ップデータを生成する複数のセットアップデータ生成部
と、命令のアーキテクチャモード毎に、それぞれ命令の
実行順序を定めたシーケンスコード列を格納する複数の
シーケンス記憶と、実行すべき命令語群を、重複を排し
て格納する命令記憶とを設ける。命令処理を行う際、前
記命令アーキテクチャモードレジスタの出力値によっ
て、前記複数のセットアップデータ生成部の中から一つ
のセットアップデータ生成部を選択し、処理対象命令の
解読結果を、前記選択されたセットアップデータ生成部
の入力として、当該命令の処理に必要なセットアップデ
ータを得、前記得られたセットアップデータの少なくと
も一部を、前記複数のシーケンス記憶の中の一つのシー
ケンス記憶の先頭読み出しアドレスとして、当該シーケ
ンス記憶から処理対象命令の実行順序を定めたシーケン
スコード列を読み出し、前記読み出されたシーケンスコ
ード列を前記命令記憶の読み出しアドレス列として、該
命令記憶から処理対象命令に対応する命令語群を読み出
し、前記実行ユニットへ送出する。

【００８４】これにより、命令アーキテクチャモードレ
ジスタの値を変えるだけで、同一の命令コードを持つ命
令に対して異なる動作仕様要持つ命令処理を実行させる
ことができ、同一のハードウェア資源を用いて複数のア
ーキテクチャの異なる命令を動的に切り替えて実行する
マルチ命令アーキテクチャプロセッサが容易に実現可能
になる。

【００８５】ここで、マイクロコード制御で命令処理を
行う情報処理装置においては、各マイクロ命令を重複し
ないように制御記憶に格納し、各シーケンス記憶には、
命令のアーキテクチャモード毎に、それぞれ命令の種類
に応じて前記制御記憶に格納されているマイクロ命令の
実行順序を定めたシーケンスコード列を格納しておけば
よい。

【００８６】また、ハードウェアロジック制御で命令処
理を行う情報処理装置においては、命令記憶に特定の命
令アーキテクチャ（情報処理装置が基本的にサポートし
ている命令アーキテクチャ）を持つ命令語のみを格納
し、各シーケンス記憶には、異なる命令のアーキテクチ
ャ毎に、それぞれ命令の種類に応じて前記命令記憶に格
納されている命令語の実行順序を定めたシーケンスコー
ド列を格納しておけばよい。

【００８７】

【発明の実施の形態】以下、本発明の情報処理装置の実
施例を図面を用いて詳細に説明する。図１は、本発明の
マイクロコード制御で命令処理を行なう情報処理装置の
一実施例を示すブロック図で、特に、マイクロ命令の読
出し及び実行に関係する部分の全体的構成を示したもの
である。

【００８８】図１において、１００は主記憶（ＭＳ）、
１１０は命令制御ユニット（ＩＵ）、１２０は複数のシ
ーケンス記憶アドレスレジスタ（以下、ＳＳＡＲとい
う）からなるＳＳＡＲ群、１３０はアドレス加算器、１
４０は複数のシーケンス記憶（以下、ＳＳという）から
なるＳＳ群、１５０は制御記憶アドレスレジスタ（ＣＳ
ＡＲ）、１６０は制御記憶（ＣＳ）、１７０は制御記憶
データレジスタ（ＣＳＤＲ）、１８０は実行ユニット
（ＥＵ）である。図２の従来の構成とは、ＳＳＡＲ群１
２０、アドレス加算器１３０、ＳＳ群１４０を付加した
点が異なり、更に、ＩＵ１１０は複数のセットアップデ
ータ生成器（ＤＳ）のＤＳ群１１３を具備している点が
異なる。

【００８９】なお、本発明の情報処理装置では、更に命
令のアーキテクチャモードを保持する命令アーキテクチ
ャモードレジスタを具備するが、図１では省略してあ
る。また、図１では、ＩＵ１１０の命令読み出しはＭＳ
から行うとしたが、バッファ記憶あるいは命令バッファ
等であってもよい。

【００９０】ＩＵ１１０は、図３に示したように、命令
レジスタ（ＩＲ）と命令解読器（ＩＤＥＣ）及びセット
アップデータ生成器（ＤＳ）などを内蔵しているが、Ｄ
Ｓは異なる命令アーキテクチャ毎に複数具備している。
図１では、これをＤＳ群１１３で示す。該ＩＵ１１０
は、命令語の読み出し要求を主記憶１００に対して送出
し、該読み出された命令語をＩＲにセットし、該セット
された命令語をＩＤＥＣに送出する。ＩＤＥＣは、該命
令語の命令コードを解読して、その命令解読結果を複数
のＤＳからなるＤＳ群１１３に送出する。ＤＳ群１１３
は、前記命令語の命令解読結果を元に、該命令語に対応
する先頭のシーケンスコードを格納しているＳＳ群１４
０のアドレス（以下、シーケンスコードアドレスとい
う）を作成し、信号線１００１を介してＳＳＡＲ群１２
０に送出する。具体的には、ＤＳ群１１３のＤＳ（ｉ）
は、ＳＳ群１４０のＳＳ（ｉ）に対応するシーケンスコ
ードアドレスを作成し、ＳＳＡＲ（ｉ）に送出する。こ
こで、ｉ＝０，１，・・・，ｎである。更に、ＤＳ群１
１３は、解読結果によっては、該命令語に対応する先頭
のマイクロ命令のＣＳアドレスを作成し、信号線１２を
介して直接ＣＳＡＲ１５０に送出する。

【００９１】ＳＳＡＲ群１２０は、ＩＵ１１０のＤＳ群
１１３に対応して複数のＳＳＡＲからなり、各ＳＳＡＲ
（ｉ）（ｉ＝０，１，・・・，ｎ）は、信号線１１を介
して、ＤＳ群１１３のＤＳ（ｉ）から送られて来たＳＳ
（ｉ）のシーケンスコードのアドレスを指定するシーケ
ンスコードアドレスを一旦セットし、信号線１３を介し
て、後述のＳＳ群１４０のＳＳ（ｉ）に対し読み出し要
求を送出すると共に、アドレス加算器１３０に対して該
シーケンスコードアドレスを送出する。更に、ＳＳＡＲ
群１２０の各ＳＳＡＲ（ｉ）は、後述するアドレス加算
器１３０、ＳＳ群１４０のＳＳ（ｉ）、ＣＳＤＲ１７０
などから、信号線１４、信号線１５又は信号線２０を介
して送られてくるところの、同様のＳＳ（ｉ）のアドレ
スを指定するシーケンスコードアドレスをセットし、信
号線１３を介して、ＳＳ群１４０の対応するＳＳ（ｉ）
に読み出し要求を送出すると共に、アドレス加算器１３
０に該シーケンスアドレスを送出する役割を有する。

【００９２】アドレス加算器１３０は、ＳＳＡＲ群１２
０で共用され、ＳＳＡＲ群１２０のＳＳＡＲ（ｉ）から
信号線１３を介して送られて来るシーケンスコードアド
レスの値を更新し、信号線１４を介して当該ＳＳＡＲ
（ｉ）に送出する役割を有する。これにより、ＳＳＡＲ
群１２０の各ＳＳＡＲ（ｉ）は、次にこの更新されたシ
ーケンスコードアドレスの値でＳＳ群１４０のＳＳ
（ｉ）に対して読み出し要求を送出し、同時に、該更新
されたシーケンスコードアドレスをアドレス加算器１３
０に送出る。以下、これを繰り返す。

【００９３】ＳＳ群１４０は、ＳＳＡＲ群１２０に対応
して複数のＳＳからなる。ＳＳ群１４０の各ＳＳ（ｉ）
（ｉ＝０，１，・・・，ｎ）は、それぞれＣＳ１６０の
マイクロ命令アドレスを指定する複数のシーケンスコー
ドを格納し、ＳＳＡＲ群１２０の対応するＳＳＡＲ
（ｉ）からのシーケンスコードアドレスを伴う読み出し
要求により、指定されたシーケンスコードを読み出し、
信号線１５を介してＳＳＡＲ１５０に送出する。更に、
ＳＳ群１４０の各ＳＳ（ｉ）は、それぞれ後述するＥＯ
Ｐフィールド又はＰＥＯＰフィールドの値がオンである
シーケンスコードが読み出されると、該ＥＯＰ又はＰＥ
ＯＰフィールドの値を信号線１９を介してＩＵ１１０及
びＳＳＡＲ群１２０の対応するＳＳＡＲ（ｉ）に送出す
る。これを受けて、ＩＵ１１０は次命令の読み出し、そ
の解読及びシーケンスコードアドレス等の作成を開始
し、また、当該ＳＳＡＲ（ｉ）はアドレス加算器１３０
で更新された次のシーケンスコードアドレスをＳＳ群１
４０の対応するＳＳ（ｉ）に送出することを抑止する。

【００９４】ＣＳＡＲ１５０は、ＳＳ群１４０の動作中
のＳＳ（ｉ）から送られるシーケンスコードを受取り、
一旦セットした後、該セットされたシーケンスコードを
ＣＳ１６０の読み出しアドレスに用いて、信号線１６を
介し、ＣＳ１６０に対し読み出し要求を出す。また、場
合によっては、ＣＳＡＲ１５０は、ＩＵ１１０内のＤＳ
群１１３から送られるマイクロ命令アドレスを直接受取
り、一旦セットした後、該セットされたマイクロ命令ア
ドレスを用いて、同様に信号線１６を介し、ＣＳ１６０
に対し読み出し要求を出す。

【００９５】ＣＳ１６０は、それぞれ固有の機能の複数
のマイクロ命令を格納し、ＣＳＡＲ１５０から送られた
シーケンスコードあるいはマイクロ命令アドレスを用い
て目的とするマイクロ命令を読み出し、該読み出したマ
イクロ命令（マイクロ命令データ）を信号１７を介して
ＣＳＤＲ１７０に送出する。

【００９６】ＣＳＤＲ１７０は、ＣＳ１６０から前記の
如くの手順で読み出されたマイクロ命令を受取り、一旦
セットした後、該セットされたマイクロ命令を信号線１
８を介して、ＥＵ１８０に送出する。また、ＣＳＤＲ１
７０は、必要に応じて、マイクロ命令のＢＡフィールド
の内容を、信号線２０を介してＳＳＡＲ群１２０に送る
ことで、ＳＳ群１４０の次に読み出すべきシーケンスコ
ードのアジレスに使用したり、更に、マイクロ命令のＥ
ＯＰフィールドの内容をＩＵ１１０に送って、該ＩＵ１
１０での次命令の読出しを起動したりする役割を有して
いる。なお、破線で示したように、必要によっては、従
来と同様にマイクロ命令のＢＡフィールドの内容を直接
ＣＳ１６０の読み出しアドレスに使用することもでき
る。

【００９７】図６は、ＳＳ１４０群の各ＳＳに格納され
る１つのシーケンスコードエントリの形式と内容を示し
た図である。ここで、１つのシーケンスコードエントリ
はコードタイプフィールド６０１，アドレスフィールド
６０２，ＰＥＯＰフィールド６０３及びＥＯＰフィール
ド６０４の４つのフィールドから構成される。

【００９８】シーケンスコードエントリのコードタイプ
フィールド６０１には、該シーケンスコードエントリの
アドレスフィールド６０２のタイプを指定するフラグが
格納される。更に、本フィールド６０１には、対応する
ＣＳ内のマイクロ命令の種類を認識する情報も格納され
る。

【００９９】アドレスフィールド６０２には、該シーケ
ンスコードエントリに対応するＣＳ１６０内のマイクロ
命令のアドレスまたは次に読み出されるべきシーケンス
コードエントリのアドレスが格納される。アドレスフィ
ールド６０２が、どちらのアドレス情報を保持している
かは、コードタイプフィールド６０１のフラグで判別さ
れる。アドレスフィールド６０２が、次に読み出される
べきシーケンスコードエントリのアドレスである場合、
該アドレスフィールド６０２の内容はＳＳＡＲ群１２０
の対応するＳＳＡＲに送られて、次に読み出されるシー
ケンスコードエントリのアドレスとして使われ、シーケ
ンスコードエントリの読み出し順序が変更される。

【０１００】ＥＯＰフィールド６０３には、一連のシー
ケンスコードエントリから構成されるマイクロコード処
理手順の実行の終了を示すフラグが設定される。該ＥＯ
Ｐフィールド６０３の値がオンであるシーケンスコード
エントリがＳＳ群１４０の動作中のＳＳ（ｉ）から読み
出されると、オンであるＥＯＰフィールドの値はＩＵ１
１０及びＳＳＡＲ群１２０の対応するＳＳＡＲ（ｉ）に
送られる。これを受けて、ＳＳＡＲ群１２０のＳＳＡＲ
（ｉ）はＳＳ群１４０の対応するＳＳ（ｉ）に次のシー
ケンスコードアドレスの送出を抑止する。ＩＵ１１０
は、次命令の読み出しと解読を行い、新たにＤＳ群１１
３の当該命令のアーキテクチャに対応するＤＳを選択
し、該ＤＳにて、当該命令に対応する先頭のシーケンス
コードエントリアドレスを作成して、ＳＳＡＲ群１２０
の対応するＳＳＡＲに送出し、次の命令のシーケンスコ
ードの読み出しを起動する。

【０１０１】ＰＥＯＰフィールド６０４には、一連のシ
ーケンスコードエントリから構成されるマイクロコード
の実行の擬似的な終了を示すフラグが設定される。該Ｐ
ＥＯＰフィールド６０４の値がオンであるシーケンスコ
ードエントリがＳＳ群１４０の動作中のＳＳ（ｉ）から
読み出されると、一連のシーケンスコードエントリから
構成されるマイクロコードの実行が終了していなくと
も、該ＰＥＯＰフィールド６０４の値は同様にＩＵ１１
０やＳＳＡＲ群１２０の対応するＳＳＡＲに送られる。
これを受け取った場合のＳＳＡＲ（ｉ）、ＩＵ１１０の
動作は前記ＥＯＰフィールド６０３の場合と同様であ
る。

【０１０２】図７は、図１の構成のうち、ＵＩ１１０の
命令レジスタ（ＩＲ）と命令解読器（ＩＤＥＣ）とＤＳ
群，ＳＳＡＲ１２０群，ＳＳ群１４０及び命令アーキテ
クチャモードレジスタ（以下、ＩＡＭＲという）などの
マイクロ命令アドレス生成に関係する部分のハードウェ
アの詳細を示すブロック図である。

【０１０３】図７において、ＩＲ１１１は主記憶などか
ら読み出された命令語を一時的にバッファしておくレジ
スタであり、信号線７０１を介して主記憶１００など
と、また信号線７０２を介してＩＤＥＣ１１２と接続さ
れている。ＩＤＥＣ１１２は、ＩＲ１１１から送出され
た命令語を受け取り、該命令語の命令コードを解読し
て、該命令コードや命令フォーマット、その他の命令解
読結果をＤＳ群１１３に送出するデコーダであり、信号
線７０２及び信号線７０３を介して、それぞれＩＲ１１
１とＤＳ群１１３とに接続されている。

【０１０４】ＩＡＭＲ１１５は、マイクロコード制御で
命令処理を行なう情報処理装置の命令アーキテクチャを
規定する値を保持するレジスタであり、信号線７００を
介して命令アーキテクチャを規定する値が入力され、信
号線７０４を介して、それぞれＥＵ１８０とＤＳ群１１
３とに接続されている。該ＩＡＭＲ１１５の値を変える
ことにより、同一命令コードを持つ命令でありながら、
異なる動作仕様を持つ命令処理の実行が可能になる。

【０１０５】ＤＳ群１１３は、ＤＳ（０）１１３−０，
ＤＳ（１）１１３−１，・・・，ＤＳ（ｎ）１１３−ｎ
からなり、前記ＩＤＥＣ１１２で解読された命令語の命
令解読結果と前記ＩＡＭＲ１１５から送出される命令ア
ーキテクチャを規定する値によって、該ＤＳ群１１３の
何れか１つのＤＳが選択される。ＤＳ１１３−０〜１１
３−ｎは、それぞれの命令アーキテクチャに対応した命
令語の命令解読結果を元に、ＳＳ群１４０の対応するＳ
Ｓの該命令語に対応する先頭のシーケンスコードを格納
しているアドレスであるシーケンスコードアドレスある
いは直接ＣＳ１６０のマイクロ命令アドレスを作成す
る。更に、ＤＳ１１３−０〜１１３−ｎは、該実行の対
象となる命令語のオペランドアドレスやオペランドデー
タ及びマイクロコードの実行に必要な制御情報を作成す
る。これらＤＳ１１３−０〜１１３−ｎは、信号線７０
３，信号線７０４を介してＩＤＥＣ１１２，ＩＡＭＲ１
１５と接続され、また、信号線７０５（図１の１２に対
応），信号線７０６を介してＣＳＡＲ１５０，ＥＵ１８
０と接続され、更に、信号線７０７−０〜７０７−ｎ
（図１の１１に対応）を介して、それぞれＳＳＡＲ群１
２０の対応するＳＳＡＲに接続される。

【０１０６】ＳＳＡＲ群１２０は、ＤＳ群１１３に対応
して、ＳＳＡＲ（０）１２０−０，ＳＳＡＲ（１）１２
０−１，・・・，ＳＳＡＲ（ｎ）１２０−ｎからなり、
それぞれＤＳ群１１３の対応するＤＳ（０）１１３−
０，ＤＳ（１）１１３−１，・・・，ＤＳ（ｎ）１１３
−ｎから送られてきたシーケンスコードアドレスを一旦
セットし、ＳＳ群１４０の対応するＳＳに読み出し要求
を送出する。各ＳＳＡＲ１２０−０〜１２０−ｎは、信
号線７０７−０〜７０７−ｎ（図１の１１）を介してＤ
Ｓ群１１３の対応するＤＳに接続され、また、信号線７
０８−０〜７０８−ｎ（図１の１３に対応）を介してＳ
Ｓ群１４０の対応するＳＳに接続される。更に、ＳＳＡ
Ｒ１２０−０〜１２０−ｎには、図１で示したように、
アドレス加算器１３０との入出力線、ＳＳ群１４０の出
力線、ＣＳＤＲ１７０の出力線などが接続されるが、図
７では省略してある。

【０１０７】ＳＳ群１４０は、ＤＳ群１１３及びＳＳＡ
Ｒ群１２０に対応して、同様にＳＳ（０）１４０−０，
ＳＳ（１）１４０−１，・・・，ＳＳ（ｎ）１４０−ｎ
からなる。これらＳＳ１４０−０〜１４０−ｎのそれぞ
れは、ＣＳ１６０のマイクロ命令アドレスを指定する複
数のシーケンスコードを格納する記憶装置であり、ＳＳ
ＡＲ１２０のそれぞれ対応するＳＳＡＲ（０）１２０−
０，ＳＳＡＲ（１）１２０−１，・・・，ＳＳＡＲ
（ｎ）１２０−ｎからのシーケンスコードアドレスを伴
う読み出し要求により、指定されたシーケンスコードを
読み出して信号線７０９（図１の１５に対応）に送出す
る。各ＳＳ１４０−０〜１４０−ｎは、信号線７０８−
０〜７０８−ｎ（図１の１３）を介してＳＳＡＲ群１２
０の対応するＳＳＡＲに接続され、また、信号線７０９
（図１の１５）を介してＣＳＡＲ１５０に共通に接続さ
れる。

【０１０８】次に、図１及び図７を用いて、本マイクロ
コード制御で命令処理を行なう情報処理装置をマルチ命
令アーキテクチャプロセッサとして動作させた場合の、
マイクロ命令の読出し及び実行に関係するＤＳ群、ＳＳ
ＡＲ群、ＳＳ群の選択手順について、その一実施例を説
明する。

【０１０９】マルチ命令アーキテクチャプロセッサは、
命令語の処理を開始するに先立ち、命令のアーキテクチ
ャモードの値をＩＡＭＲ１１５に信号線７００を介して
セットする。この命令アーキテクチャモードは、例えば
プログラム状態語（ＰＳＷ）に用意しておき、これをＩ
ＡＭＲ１１５に設定すればよい。その後、ＩＵ１１０
は、命令語の読み出し要求を主記憶１００等に対して送
出し、該読み出された命令語をＩＲ１１１にセットし、
該セットされた命令語をＩＤＥＣ１１２に送出する。Ｉ
ＤＥＣ１１２は、命令語の命令コードを解読して、その
命令解読結果をＤＳ（０）１１３−０，ＤＳ（１）１１
３−１，・・・，ＤＳ（ｎ）１１３−ｎから成るＤＳ群
１１３に送出する。

【０１１０】一方、前記ＩＡＭＲ１１５に信号線７００
を介してセットされた命令語のアーキテクチャモードの
値は、信号線７０４を介して、ＥＵ１８０へ送られると
ともに、ＤＳ（０）１１３−０，ＤＳ（１）１１３−
１，・・・，ＤＳ（ｎ）１１３−ｎから成るＤＳ群１１
３に送出され、１つのＤＳが選択される。例えば、ＩＡ
ＭＲ１１５にセットされた命令語のアーキテクチャモー
ドの値が“０”であれば、ＤＳ（０）１１３−０が選択
され、前記アーキテクチャモードの値が“１”であれ
ば、ＤＳ（１）１１３−１が選択され、そして、前記ア
ーキテクチャモードの値が“ｎ”であれば、ＤＳ（ｎ）
１１３−ｎが選択される様に制御される。

【０１１１】ＤＳ群１１３を構成しているＤＳ（０）１
１３−０，ＤＳ（１）１１３−１，・・・，ＤＳ（ｎ）
１１３−ｎには、それぞれＳＳＡＲ群１２０とＳＳ群１
４０におけるＳＳＡＲ（０）１２０−０とＳＳ（０）１
４０−０，ＳＳＡＲ（１）１２０−１とＳＳ（１）１４
０−１，・・・，ＳＳＡＲ（ｎ）１２０−ｎとＳＳ
（ｎ）１４０−ｎが対応づけられ、それぞれ異なる命令
アーキテクチャのシーケンスコードアドレスとシーケン
スコードが格納されている。

【０１１２】ＤＳ群１１３中の選択されたＤＳ（ｉ）１
１３−ｉは、ＩＡＭＲ１１５の出力である命令語のアー
キテクチャの値とＩＤＥＣ１１２から送出される命令解
読結果から、該命令語がシーケンスコードを使用すると
判断した場合、対応するＳＳ（ｉ）１４０−ｉにおける
該命令語に対応する先頭のシーケンスコードを格納して
いるアドレス（シーケンスコードアドレス）を信号線７
０７−ｉに出力する。なお、ＤＳが生成するＩＵセット
アップデータには、シーケンスコードアドレスの他に、
当該命令のオペランドアドレスやオペランドデータ及び
制御情報などがあるが、これらは信号線７０６を介して
ＥＵ１８０へ送られる。ＳＳＡＲ群１２０のＳＳＡＲ
（ｉ）１２０−ｉは、前記ＤＳ（ｉ）１１３−ｉが信号
線７０７−ｉに出力したシーケンスコードアドレスを一
旦セットした後、該シーケンスコードアドレスを信号線
７０８−ｉを介してＳＳ群１４０のＳＳ（ｉ）１４０−
ｉに送出する。また、ＳＳＡＲ（ｉ）１２０−ｉは、シ
ーケンスコードアドレスをアドレス加算器１３０に送
り、該アドレス加算器１３０から更新後のシーケンスコ
ードアドレスを受け取る。以下、これを繰り返す。

【０１１３】ＳＳ群１４０のＳＳ（ｉ）１４０−ｉは、
前記ＳＳＡＲ（ｉ）１２０−ｉからのシーケンスコード
アドレスを用いて目的とするシーケンスコードを読み出
し、信号線７０９（図１の１５）を介してＣＳＡＲ１５
０に送出する。ＣＳＡＲ１５０は、ＳＳ群１４０のＳＳ
（ｉ）１４０−ｉから読み出されたシーケンスコードを
受取り、一旦セットした後、該セットされたシーケンス
コードを用いてＣＳ１６０に対し読み出し要求を出す。

【０１１４】一方、前記ＤＳ群１１３中の選択されたＤ
Ｓ（ｉ）１１３−ｉは、前記ＩＡＭＲ１１５の出力であ
る命令語のアーキテクチャモードの値とＩＤＥＣ１１２
から送出される命令解読結果から、該命令語はシーケン
スコードを使用しないと判断した場合、信号線７０７−
ｉにシーケンスコードアドレスを出力せず、その替わり
に該命令語に対応する先頭のマイクロ命令アドレスを、
信号線７０５（図１の１００２）を介してＣＳＡＲ１５
０に直接送出する。ＣＳＡＲ１５０は前記マイクロ命令
アドレスを受取り、一旦セットした後、該セットされた
マイクロ命令アドレスを用いてＣＳ１６０に対し読み出
し要求を出す。この場合、選択されたＤＳ（ｉ）１１３
−ｉに対応するＳＳＡＲ（ｉ）１２０−ｉとＳＳ（ｉ）
１４０−ｉの動作は抑止される。

【０１１５】ＣＳ１６０は、前記ＣＳＡＲ１５０から送
られたシーケンスコードあるいはマイクロ命令アドレス
を用いて目的とするマイクロ命令を読み出し、ＣＳＤＲ
１７０に送出する。ＣＳＤＲ１７０は、ＣＳ１６０から
で読み出されたマイクロ命令（マイクロ命令データ）を
受取り、一旦セットした後で、該セットされたマイクロ
命令をＥＵ１８０に送出し、また、場合によってはＩＵ
１１０やＳＳＡＲ群１２０のＳＳＡＲ（ｉ）１２０−ｉ
に送る。

【０１１６】次に、図８を用いて、本発明のマイクロコ
ード制御で命令処理を行なう情報処理装置のマルチ命令
アーキテクチャプロセッサが、命令語の機能を複数のシ
ーケンスコードと複数のマイクロ命令から構成されるマ
イクロコード処理手順で実現する場合の、個々のマイク
ロ命令のＣＳ内での記述頻度について説明する。

【０１１７】図８は、先の図５の命令Ａと命令Ｂについ
て、複数のシーケンスコードと複数のマイクロ命令の複
数の機能を組み合わせて実現した場合の、個々の命令に
対する複数のシーケンスコードと複数のマイクロ命令機
能の組合せ、及び、ＣＳ内のマイクロ命令配置を示した
図である。

【０１１８】図８において、（１）は、記憶領域間のデ
ータ移動を行なう機能を持つ命令Ａを、複数のシーケン
スコードと複数のマイクロ命令機能の組合せで実現した
場合のプログラミング順序を示した例である。これは、
図５の（１）で示した命令と同じ機能を持つ。（２）
は、記憶領域間のデータの排他的論理和を行なう機能を
持つ命令Ｂを、同じく複数のシーケンスコードと複数の
マイクロ命令機能の組合せで実現した場合のプログラミ
ング順序を示した例である。これは、図５の（２）で示
した命令と同じ機能を持つ。（３）は、前記命令Ａと命
令Ｂで使用される複数のマイクロ命令のＣＳ上での配置
状況を示した図である。

【０１１９】図８の（１）及び（２）についての個々の
マイクロ命令機能とその役割は、図５の（１）及び
（２）の説明で既に説明したので、ここでは省略する。

【０１２０】図８の（１）に示すように、命令Ａを実行
するに当たってのマイクロコード処理手順は、ＳＳ群１
４０の例えばＳＳ（ｉ）１４０−ｉの中にシーケンスコ
ードアドレスａから始まる連続した領域に格納される複
数のシーケンスコードとして記述しておく。この場合、
該マイクロコード処理手順は、ＤＳ（ｉ）１１３−ｉで
先頭のシーケンスコードアドレスａを生成し、ＳＳ
（ｉ）１４０−ｉよりシーケンスコードを該シーケンス
コードアドレスａの上昇方向に逐次取り出し、該シーケ
ンスコードが指定するマイクロ命令アドレスで示される
マイクロ命令を、図８の（３）に示すＣＳ１６０内のマ
イクロ命令配置から逐次取り出し、該取り出されたマイ
クロ命令をＥＵ１８０によって逐次実行することによっ
て実現される。

【０１２１】同様に、図８の（２）に示すように、命令
Ｂを実行するに当たってのマイクロコード処理手順は、
ＳＳ群１４０の例えばＳＳ（ｉ）１４０−ｉの中にシー
ケンスコードアドレスｂから始まる連続した領域に格納
される複数のシーケンスコードとして記述しておく。こ
の場合、該マイクロコード処理手順は、ＤＳ（ｉ）１１
３−ｉで先頭のシーケンスコードアドレスｂを生成し、
ＳＳ（ｉ）１４０−ｉよりシーケンスコードを該シーケ
ンスコードアドレスｂの上昇方向に逐次取り出し、該シ
ーケンスコードが指定するマイクロ命令アドレスで示さ
れるマイクロ命令を、同様に図８の（３）に示すＣＳ１
６０内のマイクロ命令配置から逐次取り出し、該取り出
されたマイクロ命令をＥＵ１８０によって逐次実行する
ことによって実現される。

【０１２２】図８に示すように、ＳＳ群１４０を用いる
ことにより、命令Ａと命令Ｂで使用されるマイクロ命令
はＣＳ１６０内に１０個格納しておけば良い。即ち、マ
イクロ命令の種類数に比較して極めて多い数のマイクロ
命令を、重複してＣＳ内に格納しておく必要がなくな
る。なお、その代わりに、ＳＳ群内にシーケンスコード
を格納する必要があるが、シーケンスコードのフィール
ド数は、マイクロ命令のフィールド数に比べて格段に少
なく、ＣＳの容量の減少メリットに比べれば、ＳＳ群を
使用するデメリットは左程問題ではない。一般に、同一
命令コードを持つ命令に対し、異なる動作仕様を持つ命
令処理を実行させる場合には、ＳＳ群にそれぞれ異なる
組合せと実行順序のシーケンスコード列を格納しておけ
ばよい。ＳＳ群に格納するのはシーケンスコード列だけ
であり、ＳＳ群は小型且つ高速にできる。

【０１２３】以上、実施例の説明では、シーケンスコー
ドによってマイクロ命令のアドレスを指定する場合を例
示したが、図１に破線で示したように、従来のマイクロ
命令内のブランチアドレスフィールドを用いてマイクロ
命令のアドレスを指定する方式と併用するようにしても
良いことは云うまでもない。

【０１２４】次に、本発明によるハードウェアロジック
制御で命令処理を行なう情報処理装置の実施例を説明す
る。

【０１２５】図１５は、シミュレータ又はエミュレータ
制御で異なる命令アーキテクチャを持つ命令の命令処理
をハードウェアロジック制御で行なう本発明の情報処理
装置の一実施例を示すブロック図で、特に、命令の読出
し及び実行に関係する部分の全体的構成を示したもので
ある。

【０１２６】図１５において、１５００は主記憶（Ｍ
Ｓ）、１５１０は情報処理装置が基本的にサポートして
いるアーキテクチャの命令の読出し及び実行に関係する
命令制御ユニット（ＩＵ）、１５２０は複数のシーケン
スアドレスレジスタ（ＳＳＡＲ）から成るＳＳＡＲ群、
１５３０はアドレス加算器、１５４０は複数のシーケン
ス記憶（ＳＳ）から成るＳＳ群、１５６０は命令記憶
（ＩＳ）、１５７０は命令修飾変換ユニット（ＩＭ
Ｕ）、１５８０は実行ユニット（ＥＵ）、１５９０はレ
ジスタ・ファイル群である。

【０１２７】ＭＳ１５００は、１つ又は複数の命令アー
キテクチャからなるプログラム群を格納しておく記憶装
置であり、信号線１５００１を介してそれぞれＩＵ１５
１０、ＳＳ群１５４０及びＩＳ１５６０に接続されてい
る。さらに、ＭＳ１５００は信号線１５００８を介して
ＥＵ１５８０に接続されている。さらに、ＭＳ１５００
は信号線１５００８を介してＥＵ１５８０に接続されて
いる。

【０１２８】ＩＵ１５１０は、基本的に図９に示したと
ころのＩＲとＩＤＥＣ及びＤＳとから成るが、ＤＳは異
なる命令アーキテクチャ毎に複数具備している。図１５
では、これをＤＳ群１５１３で示す。ＩＵ１５１０は、
命令語の読み出し要求を主記憶１５００に対して送出
し、該読み出された命令語をＩＲにセットし、ＩＤＥＣ
に送出する。ＩＤＥＣ１６１２は、命令語の命令コード
を解読して、その命令解読結果を複数のＤＳから成るＤ
Ｓ群１５１３に送出する。ＤＳ群１５１３は、命令語の
命令解読結果を元に該命令語に対応するセットアップデ
ータを生成する装置であるが、該セットアップデータに
は当該命令語に対応する先頭のシーケンスコードを格納
しているＳＳ群１５４０のシーケンスコードアドレスが
含まれる。ＩＵ１５１０は、信号線１５００２，１５０
０９を介してそれぞれＳＳＡＲ群１５２０及びＩＭＵ１
５７０に接続され、更に信号線１５０１０を介してＥＵ
１５８０に接続されている。

【０１２９】ＳＳＡＲ群１５２０は、ＩＵ１５１０のＤ
Ｓ群１５１３に対応して複数のＳＳＡＲからなる。該Ｓ
ＳＡＲ群１５２０は信号線１５００３を介して、それぞ
れＳＳ群１５４０及びアドレス加算器１５３０に接続さ
れている。

【０１３０】アドレス加算器１５３０は、信号線１５０
０３及び信号線１５０１２を介してＳＳＡＲ群１５２０
に接続されている。該アドレス加算器１３０は、ＳＳＡ
Ｒ群１２０で共用され、ＳＳＡＲ群１２０のあるＳＳＡ
Ｒから信号線１５００３を介して送られて来るシーケン
スコードアドレスの値を更新し、信号線１５０１２を介
して当該ＳＳＡＲに返送する役割を有する。これによ
り、ＳＳＡＲ群１２０の各ＳＳＡＲは、次にこの更新さ
れたシーケンスコードアドレスの値でＳＳ群１４０の該
当ＳＳに対して読み出し要求を送出し、同時に、該更新
されたシーケンスコードアドレスをアドレス加算器１３
０に送出する。

【０１３１】ＳＳ群１５４０は、ＳＳＡＲ群１５２０に
対応して複数のＳＳからなる。該ＳＳ群１５４０は、Ｉ
Ｓ１５６０に格納されている情報処理装置が基本的にサ
ポートしている命令アーキテクチャの命令群のそれぞれ
の命令アドレスを指定する複数のシーケンスコードを格
納する記憶装置であり、ＳＳＡＲ群１５２０からのシー
ケンスコードアドレスを伴なった読み出し要求により、
指定されたシーケンスコードを読み出す。該ＳＳ群１５
４０は、信号線１５００４を介してＩＳ１５６０に接続
され、また、信号線１５００５を介してＩＭＵ１５７０
に接続されている。

【０１３２】ＩＳ１５６０は、情報処理装置が基本的に
サポートしている命令アーキテクチャの命令群（命令語
群）を格納している記憶装置であり、前記ＳＳ群１５４
０から送られてきたシーケンスコードアドレスを命令ア
ドレスとして目的とする命令語を読み出す。該ＩＳ１５
６０は、信号線１５００６を介してＩＭＵ１５７０に接
続され、さらに信号線１５００７を介してＩＵ１５１０
に接続される。

【０１３３】ＩＭＵ１５７０は、命令で指定された機能
をＥＵ１５８０で実際に実行できるような命令語データ
を生成する命令修飾変換ユニットであり、ＩＳ１５６０
から読み出された命令語データを信号線１５００６を介
して受取り、ＳＳ群１５４０から信号線１５００５を介
して送られてくるシーケンスコードやＩＵ１５０９から
信号線１５０１０を介して送られてくるセットアップデ
ータの内容に基づいて、前記命令語データの任意のフィ
ールドのデータの修飾そして変換を行う。該ＩＭＵ１５
７０は、信号線１５００７を介してＩＵ１５１０に接続
され、修飾結果をＩＵ１５１０に送る。

【０１３４】ＥＵ１５８０は、ＩＵ１５１０から送られ
た命令の実行条件を含むＩＵセットアップデータから該
命令を実行する演算実行ユニットであり、この演算実行
に使用されるオペランドデータは、主記憶１５００やレ
ジスタファイル群１５９０をアクセスして得る。レジス
タファイル群１５９０は、ＩＰ内に用意されているレジ
スタ群であり、命令語で指定できるオペランド用レジス
タとハードウェアが一時的に使用するテンポラリレジス
タとからなり、信号線１５０１１を介してＥＵ１５８０
に接続されている。

【０１３５】図１６は、図１５の構成のうち、情報処理
装置が基本的にサポートしているアーキテクチャの命令
語の読出し及び実行に関係するＩＵ１５１０のＩＲ１５
１１、ＩＤＥＣ１５１２、ＤＳ群１５１３、ＳＳＡＲ群
１５２０、ＳＳ群１５４０及びＩＡＭＲ１６００からな
る部分のハードウェアの詳細を示すブロック図である。

【０１３６】図１６において、ＩＲ１５１１は、信号線
１５００１を介して主記憶１５００と接続され、ＭＳ１
５００から読み出された命令列が格納される。該ＩＲ１
５１１は、信号線１６０１１を介してＩＤＥＣ１５１２
と接続され、ＩＤＥＣ１５１２は信号線１６０１２を介
してそれぞれＤＳ（０）１５１３−０，ＤＳ（１）１５
１３−１，・・・，ＤＳ（ｎ）１５１３−ｎのＤＳ群１
５１３と接続されている。一方、ＩＡＭＲ１６００に
は、信号線１６００１を介して前記ＭＳ１５００から読
み出された命令列の命令アーキテクチャを規定する値が
入力される。該ＩＡＭＲ１６００は信号線１６００２を
介して、それぞれＥＵ１５８０とＤＳ（０）１５１３−
０，ＤＳ（１）１５１３−１，・・・，ＤＳ（ｎ）１５
１３−ｎのＤＳ群１５１３と接続されている。

【０１３７】ＤＳ（０）１５１３−０，ＤＳ（１）１５
１３−１，・・・，ＤＳ（ｎ）１５１３−ｎからなるＤ
Ｓ群１５１３は、前記ＩＲ１５１１で解読された命令語
の命令解読結果と前記ＩＡＭＲ１６００から送出される
命令アーキテクチャを規定する値によって、何れかの１
つのＤＳが選択される。それぞれのＤＳは、それぞれの
命令アーキテクチャに対応した命令語の命令解読結果を
元に該命令語のセットアップデータを生成はするが、こ
のセットアップデータには当該命令語に対応する先頭の
シーケンスコードを格納しているそれぞれの対応したＳ
Ｓ群１６４０の中の１つのＳＳに対応するアドレスであ
るシーケンスコードアドレスが含まれる。ＤＳ群１５１
３は、それぞれ信号線１５００９，１５０１０を介して
ＩＭＵ１５７０、ＥＵ１５８０に接続され、更に、該Ｄ
Ｓ群１５１３を形成するＤＳ（０）１５１３−０，ＤＳ
（１）１５１３−１，・・・，ＤＳ（ｎ）１５１３−ｎ
は、信号線１５００２−０、信号線１５００２−１，・
・・，信号線１５００２−ｎを介して、それぞれＳＳＡ
Ｒ群１５２０を形成するＳＳＡＲ（０）１５２０−０、
ＳＳＡＲ（１）１５２０−１，・・・，ＳＳＡＲ（ｎ）
１５２０−ｎと接続されている。

【０１３８】ＳＳＡＲ群１５２０を形成しているＳＳＡ
Ｒ（０）１５２０−０、ＳＳＡＲ（１）１５２０−１，
・・・，ＳＳＡＲ（ｎ）１５２０−ｎは、信号線１５０
０２−０、信号線１５００２−１，・・・，信号線１５
００２−ｎを介して、それぞれＤＳ（０）１５１３−
０、ＤＳ（１）１５１３−１，・・・，ＤＳ（ｎ）１５
１３−ｎから送られて来たシーケンスコードアドレスを
一旦セットし、ＳＳ群１５４０を形成しているＳＳ
（０）１５４０−０，ＳＳ（１）１５４０−１，・・
・，ＳＳ（ｎ）１５４０−ｎに対し読み出し要求を出す
役割を持つアドレスレジスタである。ＳＳＡＲ（０）１
５２０−０，ＳＳＡＲ（１）１５２０−１，・・・，Ｓ
ＳＡＲ（ｎ）１５２０−ｎは、それぞれ信号線１５００
３−０，信号線１５００３−１，・・・，信号線１５０
０３−ｎを介してＳＳ（０）１５４０−０、ＳＳ（１）
１５４０−１，・・・，ＳＳ（ｎ）１５４０−ｎに接続
されている。

【０１３９】ＳＳ群１５４０を形成しているＳＳ（０）
１５４０−０、ＳＳ（１）１５４０−１，・・・，ＳＳ
（ｎ）１５４０−ｎのそれぞれは、ＩＳ１５６０に格納
されているところの情報処理装置が基本的にサポートし
ている命令アーキテクチャの命令語の命令アドレスを指
定する複数のシーケンスコードを格納する記憶装置であ
り、ＳＳＡＲ群１５２０を形成しているＳＳＡＲ（０）
１５２０−０、ＳＳＡＲ（１）１５２０−１，・・・，
ＳＳＡＲ（ｎ）１５２０−ｎからのシーケンスコードア
ドレスを伴う読み出し要求により、指定されたシーケン
スコードを読み出してＩＳ１５６０に送出する。該ＳＳ
（０）１５４０−０、ＳＳ（１）１５４０−１，・・
・，ＳＳ（ｎ）１５４０−ｎのそれぞれは、信号線１５
００４，１５００５を介してＩＳ１５６０，ＩＭＵ１５
７０に接続されている。

【０１４０】図１７は、ＳＳ群１５４０内に格納される
一つのシーケンスコードのエントリの形式と内容を説明
した図である。１つのシーケンスコードエントリはコー
ドタイプフィールド１７０１、アドレスフィールド１７
０２、ＰＥＯＰフィールド１７０３、ＰＥＯＰフィール
ド１７０４及び修飾パラメータフィールド１７０５の５
つのフィールドから構成される。

【０１４１】シーケンスコードエントリのコードタイプ
フィールド１７０１には、該シーケンスコードエントリ
のアドレスフィールド１７０２の内容を規定するフラグ
が格納される。更に、このフィールド１７０１には、Ｉ
Ｓ１５６０内の対応する命令語の種類を認識する情報も
格納される。

【０１４２】アドレスフィールド１７０２には、該シー
ケンスコードエントリに対応するＩＳ１５６０内の命令
語のアドレスまたは次に読み出されるべきシーケンスコ
ードエントリのアドレスが格納される。このアドレスフ
ィールドが、前記のどちらのアドレス情報を保持してい
るかは、コードタイプフィールドのフラグで判別され、
該アドレスフィールドが、次に読み出されるべきシーケ
ンスコードエントリのアドレスである場合、該アドレス
フィールドの内容は次に読み出されるシーケンスコード
エントリのアドレスとして使用される。これは、シーケ
ンスコードエントリの読み出し順序の変更に使用され
る。

【０１４３】前記ＥＯＰフィールド１７０３には、一連
のシーケンスコードエントリから構成されるシミュレー
タ又はエミュレータの処理手順の終了を示すフラグが設
定される。即ち、シーケンスコードエントリのＥＯＰフ
ィールドの値がオンであるシーケンスコードエントリが
読み出されると、オンであるＥＯＰフィールドの値は即
座にＩＵ１５１０に送られ（図１５では、この経路は省
略してある）、ＩＵ群１５１０は、異なる命令アーキテ
クチャを持つ命令語の読み出しと解読を行ない、該命令
に対応する先頭のＳＳ群１５４０のシーケンスコードエ
ントリアドレスを作成してＳＳＡＲ群１５２０に送出
し、次の命令のシーケンスコードの読み出しを起動す
る。

【０１４４】ＰＥＯＰフィールド１７０４には、一連の
シーケンスコードエントリから構成されるシミュレータ
又はエミュレータの処理手順の擬似的な終了を示すフラ
グが設定される。即ち、シーケンスコードエントリのＰ
ＥＯＰフィールドの値がオンであるシーケンスコードエ
ントリが読み出されると、一連のシーケンスコードエン
トリから構成されるシミュレータ又はエミュレータの処
理手順が終了していなくとも、該ＰＥＯＰフィールドの
値は即座にＩＵ群１５１０に送られ、ＩＵ群１５１０
は、異なる命令アーキテクチャを持つ次命令の読み出し
と解読を行ない、該命令に対応する先頭のＳＳ群１５４
０のシーケンスコードエントリアドレスを作成しＳＳＡ
Ｒ群１５２０に送出し、次命令のシーケンスコードの読
み出しを起動する。

【０１４５】修飾パラメータフィールド１７０５には、
該シーケンスコードエントリのアドレスフィールドで指
定されるＩＳ１５６０内から読み出された命令語を修飾
したり変更したりする際に使用される修飾パラメータが
格納される。この修飾パラメータは、信号線１５００５
を介してＩＭＵ１５７０に送出され、ＩＳ１５６０から
読み出された命令語データの任意のフィールドのデータ
の修飾そして変換に使用される。

【０１４６】次に、図１５及び図１６を用いて、シミュ
レータ又はエミュレータ処理手順で異なる命令アーキテ
クチャを持つ命令の命令処理が、本発明の情報処理装置
でどのように行われるか説明する。

【０１４７】図１５、図１６において、情報処理装置は
命令語の処理を開始するに先立ち、処理対象の命令アー
キテクチャモードの値をＩＡＭＲ１６００に信号線１６
００１を介してセットする。その後、ＩＵ１５１０は命
令語の読み出し要求を主記憶１５００に対して送出し、
その読み出された命令語をＩＲ１５１１にセットし、該
セットされた命令語をＩＤＥＣ１５１２に送出し、該Ｉ
ＤＥＣ１５１２は、該命令語の命令コードを解読して、
その命令解読結果をＤＳ（０）１５１３−０，ＤＳ
（１）１５１３−１，・・・，ＤＳ（ｎ）１５１３−ｎ
から成るＤＳ群１５１３に送出する。

【０１４８】前記ＩＡＭＲ１６００に対し信号線１６０
０１を介してセットされた命令語の命令アーキテクチャ
モードの値は、信号線１６００２を介してＥＵ１５８０
に送られるとともに、ＤＳ（０）１５１３−０，ＤＳ
（１）１５１３−１，・・・，ＤＳ（ｎ）１５１３−ｎ
から成るＤＳ群１５１３に送出されて、前記ＩＡＭＲ１
６００の命令アーキテクチャモードの値に対応した１つ
のＤＳが選択される。例えば、ＩＡＭＲ１６００にセッ
トされた命令語の命令アーキテクチャモードの値が’
０’であれば、ＤＳ（０）１５１３−０が選択され、前
記命令アーキテクチャモードの値が’１’であれば、Ｄ
Ｓ（１）１５１３−１が選択され、そして、前記命令ア
ーキテクチャモードの値が’ｎ’であれば、ＤＳ（ｎ）
１５１３−ｎが選択される様に制御される。

【０１４９】ＤＳ群１５１３を構成しているＤＳ（０）
１５１３−０，ＤＳ（１）１５１３−１，・・・，ＤＳ
（ｎ）１５１３−ｎには、それぞれＳＳＡＲ（０）１５
２０−０とＳＳ（０）１５４０−０，ＳＳＡＲ（１）１
５２０−１とＳＳ（１）１５４０−１，・・・，ＳＳＡ
Ｒ（ｎ）１５２０−ｎとＳＳ（ｎ）１５４０−ｎが対応
づけられており、それぞれのＤＳとＳＳには、異なる命
令アーキテクチャのシーケンスコードアドレスとシーケ
ンスコードが格納されている。

【０１５０】ＤＳ群１５１３の中から選択された目的の
ＤＳ（ｉ）１５１３−ｉの出力であるシーケンスコード
アドレスは、ＳＳＡＲ群１５２０の対応する１つのＳＳ
ＡＲ（ｉ）１５２０−ｉにセットされ、ＳＳ群１５４０
を構成している前記ＤＳ（ｉ）１５１３−ｉに対応する
１つのＳＳ（ｉ）１５４０−ｉに入力されて、目的とす
るシーケンスコードが読み出される。該読み出されたシ
ーケンスコードのコードタイプやアドレスフィールドは
信号線１５００４を介してＩＳ１５６０へ、また、修飾
パラメータフィールドは信号線１５００５を介してＩＭ
Ｕ１５７０に送出される。

【０１５１】ＩＳ１５６０は、前記ＳＳ（ｉ）１５４０
−ｉから送られたシーケンスコードを命令アドレスとし
て目的とする命令語を読み出し、ＩＭＵ１５７０に該読
み出した命令データを送出する。

【０１５２】ＩＭＵ１５７０は、ＩＳ１５６０で読み出
された命令データを受取り、ＳＳ（ｉ）１５４０−ｉか
ら送られてくるシーケンスコード（修飾パラメータ）の
内容に基づいて、当該命令データの任意のフィールドの
データを修飾そして変換して、ＥＵ１５８０で実行可能
なフォーマットの命令語データ、すなわち、当該情報処
理装置が基本的にサポートしている命令アーキテクチャ
のフォーマットの命令語データを生成し、この命令語デ
ータを信号線１５００７を介してＩＵ１５１０に送出す
る。

【０１５３】ＩＵ１５１０は、前記ＩＭＵ１５７０から
の命令語データを受け取ると、あたかもＭＳ１５００か
ら読み出されたと同様に該命令語をＩＲ１５１１にセッ
トし、該セットされた命令語をＩＤＥＣ１５１２に送出
し、該ＩＤＥＣ１５１２は、該命令語の命令コードを解
読して、その命令解読結果をＤＳ群１５１３に送出し、
該ＤＳ群１５１３のＤＳ（ｉ）１５１３−ｉは、前記命
令語の命令解読結果を元に、今度は該命令語に対応する
命令の実行パラメータである、該命令の実行の対象とな
る命令のオペランドアドレスやオペランドデータ及び命
令の実行に必要な命令実行タイプや命令実行手順の指定
などのＩＵセットアップデータを生成し、信号線１５０
１０を介してＥＵ１５８０に送出する。

【０１５４】一方、ＭＳ１５００から読み出された命令
について、ＤＳ群１５１３を構成しているＤＳ（０）１
５１３−０，ＤＳ（１）１５１３−１，・・・，ＤＳ
（ｎ）１５１３−ｎが、前記ＩＡＭＲ１６１５の出力で
ある命令アーキテクチャモードの値とＩＤＥＣ１５１２
から送出される命令解読結果とから、該命令はシーケン
スコードを使用せずに実行可能と判断した場合、選択さ
れたＤＳは、シーケンスコードアドレスを出力せず、そ
のかわりに、その命令に対応する情報処理装置が基本的
にサポートしている命令アーキテクチャそのものの命令
データを信号線１５０９を介してＩＭＵ１５７０に送出
する。該ＩＭＵ１５７０は、前記情報処理装置が基本的
にサポートしている命令アーキテクチャの命令語データ
を受取り、該命令データの任意のフィールドのデータを
修飾そして変換して、実際にＥＵ１５８０で該命令で指
定された機能を実行可能なフォーマットの命令語データ
を生成し、この命令語データをＩＵ１５１０に送出す
る。この場合、選択されたＤＳに対応するＳＳＡＲとＳ
Ｓの選択動作は抑止される。また、命令によっては、選
択されたＤＳは命令データをＩＭＲ１５７０へ送出せず
に、直ちにＩＵセットアップデータを生成してＥＵ１５
８０に送出する。

【０１５５】以上、図１６では、ＩＲ１５１１とＩＤＥ
Ｃ１５１２は１組としたが、これらを２組用意して、Ｍ
Ｓ１５００からの命令語とＩＭＵ１５７０からの命令語
とで使い分けてもよい。更に、ＩＭＵ１５７０からの命
令語についてはあらかじめ固有のＤＳを割り当てるよう
にしてもよい。これにより、ＤＳ群１５１３を形成して
いる各ＤＳの構成を簡単化できる。

【０１５６】図１８は、本発明の情報処理装置が、シミ
ュレータ又はエミュレータ処理手順で異なる命令アーキ
テクチャを持つ命令の命令処理を行なう際に、該情報処
理装置が基本的にサポートしている命令アーキテクチャ
の命令を組み合わせて１つの異なる命令アーキテクチャ
の命令機能を実現した場合の、個々の命令に対応するシ
ーケンスコードと命令のＩＳ内での記述例を示した図で
ある。

【０１５７】図１８において、（１）は、記憶領域間の
データ移動を行なう機能を持つ命令アーキテクチャｂの
命令Ａを、複数のシーケンスコードと情報処理装置が基
本的にサポートしている命令アーキテクチャａの命令の
組合せで実現した場合のプログラミング順序を示したフ
ローチャートの例である。この命令Ａは、図１４の
（１）で示した命令と同じ機能を持つ。（２）は、記憶
領域間のデータの排他的論理和を行なう機能を持つ命令
アーキテクチャｂの命令Ｂを、複数のシーケンスコード
と情報処理装置が基本的にサポートしている命令アーキ
テクチャａの命令の組合せで実現した場合のプログラミ
ング順序を示したフローチャートの例である。これは、
図１４の（２）で示した命令と同じ機能を持つ。（３）
は、前記命令アーキテクチャｂの命令Ａと命令Ｂで使用
される命令アーキテクチャａの命令のＩＳ上での配置状
況を示した図である。

【０１５８】例えば、命令アーキテクチャｂの命令Ａを
実行するに当たってのシミュレータ又はエミュレータ処
理手順は、ＳＳ群１５４０の中の１つのＳＳにシーケン
スコードアドレスａから始まる連続した領域に格納され
る複数のシーケンスコードとして記述され、それぞれの
シーケンスコードは、該当ＳＳからシーケンスコードア
ドレスが増加する方向に逐次取り出され、ＩＳ１５６０
内の該シーケンスコードが指定す命令アドレスで指定さ
れる位置から命令アーキテクチャａの命令語が逐次取り
出される。図１５で説明したように、この取り出された
命令アーキテクチャａの命令語をＩＭＵ１５７０に送出
し、該ＩＭＵ１５７０で命令アーキテクチャｂの命令Ａ
の命令情報を用いて前記命令アーキテクチャａの命令デ
ータの所定のフィールドのデータを修飾そして変換し、
この命令語データをＩＵ１５１０に送出し、ＩＵ群１５
１０からＩＵセットアップデータとしてＥＵ１５８０に
送出する。命令アーキテクチャｂの命令Ｂについても同
様である。

【０１５９】図１８に示すように、本例においては、異
なる命令アーキテクチャを持つ命令Ａと命令Ｂをシミュ
レータ又はエミュレータ処理手順で処理を行なう際、情
報処理装置が基本的にサポートしているアーキテクチャ
の命令をＩＳ１５６０内に１０個格納しておけば良い。

【０１６０】以上、本発明の情報処理装置が、シミュレ
ータ又はエミュレータ処理手順で異なる命令アーキテク
チャを持つ命令の命令処理を行なう場合のシミュレータ
又はエミュレータ処理手順の命令のＩＳ内での記述頻度
の具体例とシーケンスコードのプログラミング順序の一
実施例を説明した。

【０１６１】次に、ＩＭＵ１５７０に入力されるパラメ
ータと出力されるパラメータ及びＩＭＵ１５７０内での
命令の修飾変換操作について説明する。

【０１６２】図１５に示すように、ＩＭＵ１５７０に入
力されるパラメータとしては、ＩＵ１５１０から信号線
１５００９を介して送られてくる、情報処理装置の基本
命令アーキテクチャとは異なる命令アーキテクチャを持
つ命令をシミュレーション又はエミュレーションするた
めの異なる命令アーキテクチャを持つ命令に関する命令
語データ、あるいは、情報処理装置の基本命令アーキテ
クチャと同じ命令アーキテクチャを持つ命令の場合のシ
ミュレーション又はエミュレーションする必要がない命
令に関する命令語データ、ＳＳ群１５４０から信号線１
５００５を介して送られてくるシーケンスコードのうち
修飾パラメータフィールドの内容データ、更に、ＩＳ１
５６０から読み出され信号線１５００６を介して送られ
てくる情報処理装置が基本的にサポートしている命令ア
ーキテクチャの命令語データのパラメータ群がある。Ｉ
ＭＵ１５７０から出力されるパラメータとしては、ＩＭ
Ｕ１５７０に入力された情報処理装置の基本命令アーキ
テクチャと同じ命令アーキテクチャを持つ命令語を、実
際にＩＵ群１５１０で解読し、ＥＵ１５８０で実行でき
るように、入力された命令語のデータを修飾そして変換
した結果の命令語データのパラメータがある。

【０１６３】まず、ＩＵ１５１０から送られてくる命令
語の種類は、前述の情報処理装置の基本命令アーキテク
チャとは異なる命令アーキテクチャを持つ命令語データ
そのものであり、前記のシミュレーション又はエミュレ
ーションが必要である。次に、ＩＵ１５１０から送られ
てくる命令語の種類は、情報処理装置の基本命令アーキ
テクチャと同じ命令アーキテクチャを持つ命令であっ
て、シミュレーション又はエミュレーションする必要が
なく、命令語データは、前述の情報処理装置の基本命令
アーキテクチャと同じ命令アーキテクチャを持つ命令語
データそのものである。シミュレーション又はエミュレ
ーションを行うために、ＩＳ１５６０から読み出された
命令語データは、、前述の情報処理装置の基本命令アー
キテクチャと同じ命令アーキテクチャを持つ命令語デー
タそのものである。

【０１６４】ＳＳ群１５４０から送られてくるシーケン
スコードのうち修飾パラメータフィールドのデータは、
前述のＩＳ１５６０から送られてくる命令語データを修
飾あるいは変換する際の入力データである。この入力デ
ータとは、ＩＵ１５１０から送られてくる異なる命令ア
ーキテクチャを持つ命令語データを、ビット単位に抽出
するパラメータとして使用され、以下に示す修飾パラメ
ータ群から構成される。

【０１６５】即ち、異なる命令アーキテクチャを持つ命
令語データをソースオペランドとして、以下のパラメー
タが生成される。 修飾パラメータ１：抽出すべきビット位置を指定するパ
ラメータ。 修飾パラメータ２：抽出すべきビット幅を指定するパラ
メータ。 修飾パラメータ３：抽出すべきビット数を指定するパラ
メータ。 修飾パラメータ４：抽出したビットデータあるいはビッ
トデータ群に対する演算操作を指定するパラメータ。 修飾パラメータ５：演算操作後のビットデータあるいは
ビットデータ群の編集を指定するパラメータ。 修飾パラメータ６：編集操作後のビットデータを挿入す
べきビット位置を指定するパラメータ。 修飾パラメータ７：編集操作後のビットデータを挿入す
べきビット幅を指定するパラメータ。 修飾パラメータ８：編集操作後のビットデータを挿入す
べきビット数を指定するパラメータ。

【０１６６】更に、この入力データは、前述のＩＳ１５
６０から送られる同一の命令アーキテクチャを持つ命令
語データを、ビット単位に抽出するパラメータとしても
使用され、以下に示す修飾パラメータ群から構成され
る。即ち、同一の命令アーキテクチャを持つ命令語デー
タをソースオペランドとして、以下のパラメータが生成
される。 修飾パラメータ１１：抽出すべきビット位置を指定する
パラメータ。 修飾パラメータ１２：抽出すべきビット幅を指定するパ
ラメータ。 修飾パラメータ１３：抽出すべきビット数を指定するパ
ラメータ。 修飾パラメータ１４：抽出したビットデータあるいはビ
ットデータ群に対する演算操作を指定するパラメータ。 修飾パラメータ１５：演算操作後のビットデータに’
０’あるいは’１’の固定値の挿入を指定するパラメー
タ。 修飾パラメータ１６：演算操作後のビットデータあるい
はビットデータ群の編集を指定するパラメータ。 修飾パラメータ１７：編集操作後のビットデータを挿入
すべきビット位置を指定するパラメータ。 修飾パラメータ１８：編集操作後のビットデータを挿入
すべきビット幅を指定するパラメータ。 修飾パラメータ１９：編集操作後のビットデータを挿入
すべきビット数を指定するパラメータ。 ＩＭＵ１５７０は、前記修飾パラメータ群を用いて、次
のような手順で命令の修飾変換操作を実行する。なお、
修飾変換操作手順を開始する前に、ＩＵ１５１０からの
異なる命令アーキテクチャを持つ命令に関する命令語デ
ータ、ＳＳ群１５４０からの修飾パラメータ及びＩＳ１
５６０からの該情報処理装置が基本的にサポートしてい
る命令アーキテクチャの命令語データは、ＩＭＵ１５７
０内に既に入力されているとする。

【０１６７】ステップ１：修飾パラメータ１、修飾パラ
メータ２及び修飾パラメータ３の指定に基づき、ＩＵ１
５１０から入力された異なる命令アーキテクチャを持つ
命令に関する命令語のビットデータを抽出して、所定の
機能毎に定められている１つ又は複数のグループにグル
ープ化し、グループ化された１つ又は複数のデータをこ
のステップの出力とする。ステップ２：修飾パラメータ
４の指定に基づき、ステップ１の出力に対し、所定の演
算操作を施し、演算操作を施された１つ又は複数のデー
タをこのステップの出力とする。ステップ３：修飾パラ
メータ５の指定に基づき、ステップ２の出力に対し、所
定の編集操作を施し、この編集操作を施されたことによ
ってフォーマット変換された１つ又は複数のデータをこ
のステップの出力とする。ステップ４：修飾パラメータ
６、修飾パラメータ７及び修飾パラメータ８の指定に基
づき、ステップ３の出力に対し、所定の機能毎に定めら
れている１つ又は複数のグループに再度グループ化し、
グループ化された１つ又は複数のデータをこのステップ
の出力とする。ステップ５：修飾パラメータ１１、修飾
パラメータ１２及び修飾パラメータ１３の指定に基づ
き、ＩＳ１５６０から入力された同一の命令アーキテク
チャを持つ命令語のビットデータを抽出して、所定の機
能毎に定められている１つ又は複数のグループにグルー
プ化し、グループ化された１つ又は複数のデータをこの
ステップの出力とする。ステップ６：修飾パラメータ１
４の指定に基づき、ステップ４の出力とステップ５の出
力を入力オペランドとし、所定の演算操作を施し、この
演算操作を施された１つ又は複数のデータをこのステッ
プの出力とする。ステップ７：修飾パラメータ１５の指
定に基づき、ステップ６の出力に対し、必要であれば’
０’あるいは’１’の固定値の挿入する操作を施し、こ
の操作を施された１つ又は複数のデータをこのステップ
の出力とする。

【０１６８】ステップ８：修飾パラメータ１６の指定に
基づき、ステップ７の出力に対し、所定の編集操作を施
し、この編集操作を施されたことによってフォーマット
変換された１つ又は複数のデータをこのステップの出力
とする。 ステップ９：修飾パラメータ１７、修飾パラメータ１８
及び修飾パラメータ１９の指定に基づき、ステップ８の
出力に対し、所定の機能毎に定められている１つ又は複
数のグループに再度グループ化し、グループ化された１
つ又は複数のデータをこのステップの出力とする。この
ステップ９の出力が、ＩＭＵ１５７０によって修飾及び
変換された結果の命令語データであり、情報処理装置の
基本命令アーキテクチャと同じ命令アーキテクチャを持
つ命令語としてＩＵ１５１０に送出される。

【０１６９】次に、本発明の情報処理装置を半導体チッ
プ中に実装する場合の種々の実施例を図１９乃至図２５
に示す。

【０１７０】図１９は、図１に示した本発明のマイクロ
コ−ド制御で命令処理を行なう情報処理装置を半導体チ
ップ中に実装する第１の実施例を示すブロック図であ
る。図１９において、ＩＵ１１０は、図７に示したよう
に命令レジスタ（ＩＲ）と命令解読器（ＩＤＥＣ）及び
セットアップデ−タ生成器（ＤＳ）などを内蔵している
が、これらを同一半導体チップ中に実装する。これを図
１９では区画１９−０で示す。また、論理回路からなる
ＳＳＡＲ群１２０と記憶回路素子からなるＳＳ群１４０
及び論理回路からなるＣＳＡＲ１５０とアドレス加算器
１３０を同一半導体チップ中に実装する。これを図１９
では区画１９−１で示す。同様に、記憶回路素子からな
るＣＳ１６０と論理回路からなるＣＳＤＲ１７０を同一
半導体チップ中に実装する。これを図１９では区画１９
−２で示す。

【０１７１】この様に実装することで、図１９の区画１
９−０と区画１９−１及び区画１９−２の内部で閉じる
信号線に対する入出力端子を駆動する駆動回路を除去で
き、その結果、チップ内相互の信号伝送遅れを低減でき
る。更に、入出力端子を駆動する駆動回路を前記１９−
０，１９−１及び１９−２の３つの区画を接続する信号
線にのみ付加すればよいので、情報処理装置の消費電力
を低減出来る。更に、入出力端子を経由しないことによ
り、物理的な入出力端子の数で制限されていた信号線の
数の制限を除去することが出来ると共に情報処理装置を
構成しているそれぞれの機能ブロックのグルーピングを
信号線が少なくなる様に区画を決定することにより、駆
動回路を必要とする入出力端子を経由する信号線の数を
容易に低減できる。

【０１７２】図２０は、図１に示した本発明のマイクロ
コード制御で命令処理を行なう情報処理装置を半導体チ
ップ中に実装する第２の実施例を示すブロック図であ
る。図２０においては、論理回路と記憶回路素子からな
るＩＵ１１０、論理回路からなるＳＳＡＲ群１２０、記
憶回路素子からなるＳＳ群１４０、論理回路からなるＣ
ＳＡＲ１５０とアドレス加算器１３０、記憶回路素子か
らなるＣＳ１６０と論理回路からなるＣＳＤＲ１７０の
すべてを、同一半導体チップ中に実装する。これを図２
０では区画２０−１で示す。

【０１７３】この様に実装することで、前記７つの機能
ブロック間をの相互に接続する信号線を広いデータ幅を
維持したまま結線出来、図２０の区画２０−１の内部で
閉じる信号線に対する入出力端子を駆動する駆動回路を
除去でき、その結果チップ内相互の信号伝送遅れを低減
できる。更に入出力端子を駆動する駆動回路をＥＵ１３
０を接続する信号線にのみ付加することで、情報処理装
置の消費電力を低減出来る。更に、入出力端子を経由し
ないことにより、物理的な入出力端子の数で制限されて
いた信号線の数の制限を除去することが出来ると共に情
報処理装置を構成しているそれぞれの機能ブロックのグ
ルーピングを信号線が少なくなる様に区画を決定するこ
とにより、駆動回路を必要とする入出力端子を経由する
信号線の数を容易に低減できる。

【０１７４】図２１は、図１に示した本発明のマイクロ
コード制御で命令処理を行なう情報処理装置を半導体チ
ップ中に実装する第３の実施例を示すブロック図であ
る。図２１において、論理回路と記憶回路素子からなる
ＩＵ１１０、論理回路からなるＳＳＡＲ群１２０、記憶
回路素子からなるＳＳ群１４０、論理回路からなるＣＳ
ＡＲ１５０とアドレス加算器１３０を同一半導体チップ
中に実装する。これを図２１では区画２１−１で示す。
同様に、記憶回路素子からなるＣＳ１６０と論理回路か
らなるＣＳＤＲ１７０を同一半導体チップ中に実装す
る。これを図２１では区画２１−２で示す。

【０１７５】この様に実装することで、図１９の場合の
区画２１−１及び区画２１−２の内部で閉じる信号線に
対する入出力端子を駆動する駆動回路を除去でき、その
結果チップ内相互の信号伝送遅れを低減できる。更に入
出力端子を駆動する駆動回路を前記の２つの区画を接続
する信号線にのみ付加すればよいので、情報処理装置の
消費電力を低減出来る。更に、入出力端子を経由しない
ことにより、物理的な入出力端子の数で制限されていた
信号線の数の制限を除去することが出来ると共に情報処
理装置を構成しているそれぞれの機能ブロックのグルー
ピングを信号線が少なくなる様に区画を決定することに
より、駆動回路を必要とする入出力端子を経由する信号
線の数を容易に低減できる。

【０１７６】図２２は、図１５に示した本発明のシミュ
レータ又はエミュレータ制御で異なる命令アーキテクチ
ャを持つ命令の命令処理をハードウェアロジック制御で
行なう情報処理装置を半導体チップ中に実装する第１の
実施例を示すブロック図である。図２２において、命令
レジスタ（ＩＲ）および命令解読器の論理回路とデータ
生成群（ＤＳ群）の記憶回路素子からなるＩＵ１５１
０、論理回路からなるＳＳＡＲ群１５２０、記憶回路素
子からなるＳＳ群１５４０、論理回路からなるＩＳ１５
６０とアドレス加算器１５３０とＩＭＵ１５７０を同一
半導体チップ中に実装する。これを図２２では区画２２
−１で示す。同様に、記憶回路素子からなるレジスタフ
ァイル群１５９０と論理回路からなるＥＵ１５８０を同
一半導体チップ中に実装する。これを図２２では区画２
２−２示す。

【０１７７】この様に実装することで、図２２の区画２
２−１及び区画２２−２の内部で閉じる信号線に対する
入出力端子を駆動する駆動回路を除去でき、その結果チ
ップ内相互の信号伝送遅れを低減できる。更に入出力端
子を駆動する駆動回路を前記２２−１と２２−２の２つ
の区画を接続する信号線にのみ付加すればよいので、情
報処理装置の消費電力を低減出来る。更に、入出力端子
を経由しないことにより、物理的な入出力端子の数で制
限されていた信号線の数の制限を除去することが出来る
と共に情報処理装置を構成しているそれぞれの機能ブロ
ックのグルーピングを信号線が少なくなる様に区画を決
定することにより、駆動回路を必要とする入出力端子を
経由する信号線の数を容易に低減できる。

【０１７８】図２３は、本発明のシミュレータ又はエミ
ュレータ制御で異なる命令アーキテクチャを持つ命令の
命令処理をハードウェアロジック制御行なう情報処理装
置を半導体チップ中に実装する第２の実施例を示すブロ
ック図で、これは、特に図１６に示した構成を半導体チ
ップ化する一実施例を示したものである。図２３におい
て、論理回路からなるＩＲ１５１１とＩＤＥＣ１５１２
を同一半導体チップ中に実装する。これを図２３では区
画２３−１で示す。更に、記憶回路素子からなるＤＳ
（０）１５１３−０とＳＳ（０）１５４０−０及び論理
回路からなるＳＳＡＲ（０）１５２０−０を同一半導体
チップ中に実装する。これを図２３では区画２３−２で
示す。同様に、記憶回路素子からなるＤＳ（１）１５１
３−１とＳＳ（１）１５４０−１及び論理回路からなる
ＳＳＡＲ（１）１５２０−１を同一半導体チップ中に実
装し（図２３の区画２３−３）、以下同様にして、記憶
回路素子からなるＤＳ（ｎ）１５１３−ｎとＳＳ（ｎ）
１５４０−ｎ及び論理回路からなるＳＳＡＲ（ｎ）１５
２０−ｎを同一半導体チップ中に実装する（図２３の区
画２３−４）。

【０１７９】この様に実装することで、図２３において
は、区画２３−１、区画２３−２、区画２３−３及び区
画２３−４の内部で閉じる信号線に対する入出力端子を
駆動する駆動回路を除去でき、その結果チップ内相互の
信号伝送遅れを低減できる。更に入出力端子を駆動する
駆動回路を前記の２つの区画を接続する信号線にのみ付
加すればよいので、情報処理装置の消費電力を低減出来
る。更に、入出力端子を経由しないことにより、物理的
な入出力端子の数で制限されていた信号線の数の制限を
除去することが出来ると共に情報処理装置を構成してい
るそれぞれの機能ブロックのグルーピングを信号線が少
なくなる様に区画を決定することにより、駆動回路を必
要とする入出力端子を経由する信号線の数を容易に低減
できる。

【０１８０】図２４は、本発明のシミュレータ又はエミ
ュレータ制御で異なる命令アーキテクチャを持つ命令の
命令処理をハードウェアロジック制御で行なう情報処理
装置を半導体チップ中に実装する第３の実施例のブロッ
ク図で、図２３と同様に、特に図１６に示した構成を半
導体チップ化する他の実施例を示す。図２４において
は、論理回路からなるＩＲ１５１１とＩＤＥＣ１５１２
を同一半導体チップ中に実装する（図２４の区画２４−
１）。同様に、記憶回路素子からなるＤＳ（０）１５１
３−０とＤＳ（１）１５１３−１及びＤＳ（ｎ）１５１
３−ｎ及び論理回路からなるＳＳＡＲ（０）１６５０−
０とＳＳＡＲ（１）１６５０−１とＳＳＡＲ（ｎ）１６
５０−ｎを同一半導体チップ中に実装する（図２４の区
画２４−２）。同様に、記憶回路素子からなるＳＳ
（０）１５４０−０とＳＳ（１）１５４０−１及びＳＳ
（ｎ）１５４０−ｎを同一半導体チップ中に実装する
（図２４の区画２４−３）。

【０１８１】この様に実装することで、図２４において
は、区画２４−１、区画２４−２及び区画２４−３の内
部で閉じる信号線に対する入出力端子を駆動する駆動回
路を除去でき、その結果チップ内相互の信号伝送遅れを
低減できる。更に入出力端子を駆動する駆動回路を前記
の２つの区画を接続する信号線にのみ付加すればよいの
で、情報処理装置の消費電力を低減出来る。更に、入出
力端子を経由しないことにより、物理的な入出力端子の
数で制限されていた信号線の数の制限を除去することが
出来ると共に情報処理装置を構成しているそれぞれの機
能ブロックのグルーピングを信号線が少なくなる様に区
画を決定することにより、駆動回路を必要とする入出力
端子を経由する信号線の数を容易に低減できる。

【０１８２】図２５は、本発明のシミュレータ又はエミ
ュレータ制御で異なる命令アーキテクチャを持つ命令の
命令処理をハードウェアロジック制御で行なう情報処理
装置を半導体チップ中に実装する第４図の実施例のブロ
ック図で、図２３及び図２４と同様に、図１６に示した
構成を半導体チップ化更にする更に他の実施例を示す。
図２５において、論理回路からなるＩＲ１５１１とＩＤ
ＥＣ１５１２を同一半導体チップ中に実装する（図２５
の区画２５−１）。同様に、記憶回路素子からなるＩＡ
ＭＲ１６００、ＤＳ（０）１５１３−０とＤＳ（１）１
５１３−１及びＤＳ（ｎ）１５１３−ｎを同一半導体チ
ップ中に実装する（図２５の区画２５−２）。同様に、
論理回路からなるＳＳＡＲ（０）１５２０−０とＳＳＡ
Ｒ（１）１５２０−１とＳＳＡＲ（ｎ）１５２０−ｎ及
び記憶回路素子からなるＳＳ（０）１５４０−０とＳＳ
（１）１５４０−１及びＳＳ（ｎ）１５４０−ｎを同一
半導体チップ中に実装する（図２５の区画２５−３）。

【０１８３】この様に実装することで、図２５において
は、区画２５−１、区画２５−２及び区画２５−３の内
部で閉じる信号線に対する入出力端子を駆動する駆動回
路を除去でき、その結果チップ内相互の信号伝送遅れを
低減できる。更に入出力端子を駆動する駆動回路を前記
の２つの区画を接続する信号線にのみ付加すればよいの
で、情報処理装置の消費電力を低減出来る。更に、入出
力端子を経由しないことにより、物理的な入出力端子の
数で制限されていた信号線の数の制限を除去することが
出来ると共に情報処理装置を構成しているそれぞれの機
能ブロックのグルーピングを信号線が少なくなる様に区
画を決定することにより、駆動回路を必要とする入出力
端子を経由する信号線の数を容易に低減できる。

【０１８４】なお、図１９乃至図２１の実施例において
は、命令制御ユニット（ＩＵ）と実行ユニット（ＥＵ）
と命令アーキテクチャモードレジスタ（ＩＡＭＲ）は、
演算及び制御を司る電子回路として電磁波又は磁気又は
電子もしくは電磁波又は磁気又は電子のそれぞれの組み
合わせによる加工と化学的処理の組み合わせによる加工
で半導体チップ中に実装し、制御記憶（ＣＳ）とシーケ
ンス記憶（ＳＳ）は、データの記憶を司る為に誘電体の
特性を使用した記憶素子又は電子回路の結線を使用した
記憶素子として電磁波又は磁気又は電子もしくは電磁波
又は磁気又は電子の組み合わせによる加工と科学的処理
の組み合わせによる加工で半導体チップ中に実装し、セ
ットアップデータ生成部（ＤＳ）は、前記演算及び制御
を司る電子回路とデータの記憶を司る為に誘電体の特性
を使用した記憶素子又は電子回路の結線を使用した記憶
素子の双方に用いられる加工で半導体チップ中に実装す
ればよい。

【０１８５】また、図２２乃至図２５の実施例において
は、同様に、命令制御ユニット（ＩＵ）の命令読出部と
命令バッファレジスタと命令解読部と実行ユニット（Ｅ
Ｕ）と命令アーキテクチャモードレジスタ（ＩＡＭＲ）
と命令修飾ユニットは、演算及び制御を司る電子回路と
して電磁波又は磁気又は電子もしくは電磁波又は磁気又
は電子のそれぞれの組み合わせによる加工と化学的処理
の組み合わせによる加工で半導体チップ中に実装し、命
令記憶（ＩＳ）とシーケンス記憶（ＳＳ）は、データの
記憶を司る為に誘電体の特性を使用した記憶素子又は電
子回路の結線を使用した記憶素子として電磁波又は磁気
又は電子もしくは電磁波又は磁気又は電子の組み合わせ
による加工と科学的処理の組み合わせによる加工で半導
体チップ中に実装し、セットアップデータ生成部（Ｄ
Ｓ）は、演算及び制御を司る電子回路とデータの記憶を
司る為に誘電体の特性を使用した記憶素子又は電子回路
の結線を使用した記憶素子の双方に用いられる加工で半
導体チップ中に実装すればよい。

【０１８６】

【発明の効果】本発明によるマイクロコード制御で命令
処理を行う情報処理装置においては、命令アーキテクチ
ャモードレジスタの命令アーキテクチャモードを変える
ことにより、同一の命令コードを持つ命令に対して、異
なる動作仕様を持つ命令処理を実行せしめることを可能
になる。

【０１８７】また、制御記憶（ＣＳ）に着目した場合、
それぞれのシーケンス記憶（ＳＳ）に、マイクロコード
処理手順としてのマイクロ命令アドレスの組合せとその
実行順序をシーケンスコード列として格納することによ
り、情報処理装置の機械語レベルの命令機能を実現する
為に複数のマイクロ命令の複数の機能を組み合わせてマ
イクロコードを組み込む時、同一マイクロ命令を異なる
ＣＳアドレス上に複数個格納しておく必要性を無くすこ
とが可能となる。その結果、マイクロコードで命令処理
を実現している情報処理装置のハードウェアの命令処理
性能を大幅に向上出来る。また、複数の命令アーキテク
チャをサポートするマイクロコード制御マルチ命令アー
キテクチャプロセッサが容易に実現可能となる。

【０１８８】更に、マイクロ命令の種類数に比較して極
めて多い数のマイクロ命令をＣＳ内に格納しておく必要
が無くなり、集積回路内の物理的なＣＳ論理回路サイズ
を縮小出来る。この集積回路内の物理的なＣＳのサイズ
の縮小は、マイクロコードで命令処理を実現している情
報処理装置のハードウェアによるＣＳに対するアクセス
時間の短縮につながり、マイクロコード制御で命令処理
を行なう情報処理装置の性能を大幅に向上出来ると共
に、前記の集積回路内の物理的なＣＳ論理回路サイズの
縮小は、マイクロコードで命令処理を実現している情報
処理装置を構成する最も重要な部品である大規模集積回
路のチップ面積の縮小につながり、これは情報処理装置
の製造コストを大幅に減少させるという工業製品を製造
する上での工業的効果が存在し、そして工業的コストを
抑えたマルチ命令アーキテクチャプロセッサを提供する
ことが出来る。

【０１８９】また、本発明によるハードウェアロジック
制御で命令処理を行う情報処理装置においては、同様
に、命令アーキテクチャモードレジスタの命令アーキテ
クチャモードを変えることにより、同一の命令コードを
持つ命令に対して、異なる動作仕様を持つ命令処理を実
行せしめることを可能にする。

【０１９０】また、命令記憶（ＩＳ）に着目した場合、
それぞれのシーケンス記憶（ＳＳ）に、第２の命令アー
キテクチャを持つ命令の処理手順としての第１の命令ア
ーキテクチャ（情報処理装置が基本的にサポートしてい
る命令アーキテクチャ）を持つ命令アドレスの組合せと
その実行順序をシーケンスコード列として格納すること
により、情報処理装置の機械語レベルの命令機能を実現
する為に複数の第１の命令アーキテクチャを持つ命令の
複数の機能を組み合わせて第２の命令アーキテクチャを
持つ命令を組み込む時、同一の第１の命令アーキテクチ
ャを持つ命令を命令記憶の異なる記憶アドレス上に複数
個格納しておく必要性を無くすことが可能となる。その
結果、第１の命令アーキテクチャを持つ命令の組み合わ
せで第２の命令アーキテクチャを持つ命令の命令処理を
実現している情報処理装置のハードウェアの命令処理性
能を大幅に向上出来る。また、複数の命令アーキテクチ
ャをサポートするハードウェアロジック制御のマルチ命
令アーキテクチャプロセッサが容易に実現可能となる。

【０１９１】更に、第１の命令アーキテクチャを持つ命
令の種類数に比較して極めて多い数の第１の命令アーキ
テクチャを持つ命令を命令記憶内に格納しておく必要が
無くなり、集積回路内の物理的な命令記憶回路サイズを
縮小出来る。この集積回路内の物理的な命令記憶のサイ
ズの縮小は、第１の命令アーキテクチャを持つ命令の組
み合わせで第２の命令アーキテクチャを持つ命令の命令
処理を実現している情報処理装置のハードウェアによる
命令記憶に対するアクセス時間の短縮につながり、ハー
ドウェアロジック制御で命令処理を行なう情報処理装置
の性能を大幅に向上出来ると共に、前記の集積回路内の
物理的な命令記憶回路サイズの縮小は、第１の命令アー
キテクチャを持つ命令の組み合わせで第２の命令アーキ
テクチャを持つ命令の命令処理を実現している情報処理
装置を構成する最も重要な部品である大規模集積回路の
チップ面積の縮小につながり、これは情報処理装置の製
造コストを大幅に減少させるという工業製品を製造する
上での工業的効果が存在し、そして工業的コストを抑え
たマルチ命令アーキテクチャプロセッサを提供すること
が出来る。

【０１９２】更に、前記命令制御ユニットと実行ユニッ
トと命令アーキテクチャモードレジスタそしてハードウ
ェアロジック制御で第１の命令アーキテクチャを持つ命
令処理を行う情報処理装置における命令修飾変換ユニッ
トは、演算及び制御を司る電子的な論理回路として半導
体チップ中に実装し、前記制御記憶そして命令記憶とシ
ーケンス記憶は、データの記憶を司る電子的な記憶素子
又は電子回路の結線を使用した記憶素子として前述の電
子的な論理回路と同一の半導体チップ中に実装し、前記
セットアップデータ生成部は、前記演算及び制御を司る
電子回路とデータの記憶を司る記憶素子又は電子回路の
結線を使用した記憶素子を同一の半導体チップ中に実装
し、命令制御ユニットと実行ユニットと命令アーキテク
チャモードレジスタと制御記憶そして命令記憶とシーケ
ンス記憶及びセットアップデータ生成部を同一の半導体
チップ中に実装する事で、記憶素子チップと論理回路チ
ップのチップ間を渡る為に生ずる電気信号の時間的遅れ
を削減することが可能となる。その結果、ある命令アー
キテクチャを持つ命令の組み合わせで別の命令アーキテ
クチャを持つ命令処理を実現している情報処理装置のハ
ードウェアの命令処理性能を大幅に向上出来る。

【０１９３】更に、前述の如くに記憶素子と論理回路か
らなる構成要素を同一の半導体チップ中に実装する事
で、記憶素子チップと論理回路チップのチップ間の電気
信号を送受する入出力端子を除去することが可能とな
る。その結果、チップ上に実装できる物理的な入出力端
子の数の制限を除去することが出来る。その結果、記憶
素子と論理回路間の電気信号のデータ幅を大幅に拡張す
ることが出来、マイクロコードで命令処理を実現してい
る情報処理装置、そしてある命令アーキテクチャを持つ
命令の組み合わせで別の命令アーキテクチャを持つ命令
の命令処理を実現している情報処理装置のハードウェア
の命令処理性能を大幅に向上出来る。

【０１９４】更に、前述の如くに記憶素子と論理回路か
らなる構成要素を同一の半導体チップ中に実装する事
で、記憶素子チップと論理回路チップのチップ間を渡る
電気信号を増幅する回路とその回路で消費される電力と
発熱を大幅に削減することが可能となる。その結果、マ
イクロコードで命令処理を実現している情報処理装置、
そしてある命令アーキテクチャを持つ命令の組み合わせ
で別の命令アーキテクチャを持つ命令ので命令処理を実
現している情報処理装置の消費される電力と発熱を大幅
に削減出来る。

【図面の簡単な説明】

【図１】本発明の情報処理装置におけるマイクロ命令読
出し実行機構の一実施例を示すブロック図である。

【図２】従来技術である情報処理装置のマイクロ命令読
出し実行機構の一例を示すブロック図である。

【図３】従来技術である情報処理装置の命令制御ユニッ
トの構成例を示す図である。

【図４】従来技術である複数のマイクロ命令から構成さ
れるマイクロコード実行手順と複数のマイクロ命令のつ
ながりを示した図である。

【図５】従来技術における命令機能を実現する上でのマ
イクロ命令機能の組合せとプログラミング順序の一例を
示す図である。

【図６】本発明におけるシーケンス記憶内に格納される
１つのシーケンスコードエントリの形式と内容の例を示
した図である。

【図７】本発明の情報処理装置における主要部の詳細構
成を示すブロック図である。

【図８】本発明における命令機能を実現する上でのシー
ケンスコードとマイクロ命令機能の組合せとプログラミ
ング順序の一例を示した図である。

【図９】従来技術である情報処理装置の命令制御ユニッ
トの構成例を示す図である。

【図１０】従来技術である情報処理装置とその上で動作
するオペレーティングシステムとアプリケーションプロ
グラムの構成と関係を示した図である。

【図１１】従来技術である情報処理装置が複数の異なる
命令アーキテクチャを持つ命令処理を行なう場合の情報
処理装置とオペレーティングシステムとアプリケーショ
ンプログラムの構成と関係を示した図である。

【図１２】従来技術である異なる命令アーキテクチャプ
ログラムをインタープリタなる手段で実行するときの機
能資源の構成と機能資源の役割を示した図である。

【図１３】従来技術である異なる命令アーキテクチャプ
ログラムをシミュレータ又はエミュレータなる手段で実
行するときの機能資源の構成と機能資源の役割を示した
図である。

【図１４】従来技術における命令機能を実現する上での
命令機能の組合せとプログラミング順序の一例を示す図
である。

【図１５】本発明のハードロジック制御で命令処理を行
なう情報処理装置における命令読出し実行機構の一実施
例を示すブロック図である。

【図１６】図１５の情報処理装置における主要部の詳細
構成を示した図である。

【図１７】本発明における命令機能を実現する上でのシ
ーケンスコードと命令機能の組合せとプログラミング順
序の一例を示した図である。

【図１８】本発明におけるシーケンス記憶内に格納され
る１つのシーケンスコードエントリの形式と内容の例を
示した図である。

【図１９】本発明におけるマイクロコ−ド制御で命令処
理を行なう情報処理装置を半導体チップ中に実装する実
施例を示すブロック図である。

【図２０】本発明におけるマイクロコ−ド制御で命令処
理を行なう情報処理装置を半導体チップ中に実装する他
の実施例を示すブロック図である。

【図２１】本発明におけるマイクロコ−ド制御で命令処
理を行なう情報処理装置を半導体チップ中に実装する更
に他の実施例を示すブロック図である。

【図２２】本発明におけるハードロジック制御で命令処
理を行なう情報処理装置を半導体チップ中に実装する実
施例を示すブロック図である。

【図２３】本発明におけるハードロジック制御で命令処
理を行なう情報処理装置の命令読出し実行機構を半導体
チップ中に実装する実施例を示すブロック図である。

【図２４】本発明におけるハードロジック制御で命令処
理を行なう情報処理装置の命令読出し実行機構を半導体
チップ中に実装する他の実施例を示すブロック図であ
る。

【図２５】本発明における情報処理装置の命令読出し実
行機構を半導体チップ中に実装する更に他の実施例を示
すブロック図である。

【符号の説明】

１００，１５００ 主記憶 １１０，１５１０ 命令制御ユニット １２０，１５２０ シーケンス記憶アドレスレジスタ群 １３０，１５３０ アドレス加算器 １４０，１５４０ シーケンス記憶群 １５０ 制御記憶アドレスレジスタ １６０ 制御記憶 １７０ 制御記憶データレジスタ １８０，１５８０ 実行ユニット １１１，１５１１ 命令レジスタ １１２，１５１２ 命令解読器 １１３，１５１３ セットアップデータ生成器群 １１５，１６１５ 命令アーキテクチャモードレジスタ １５６０ 命令記憶 １５７０ 命令修飾変換ユニット

Claims (9)

【特許請求の範囲】
1. 【請求項１】 命令の読み出しと解読を行う命令制御ユ
   ニットと、命令を実行する実行ユニットを具備してなる
   情報処理装置において、 処理対象の命令のアーキテクチャモードを保持する命令
   アーキテクチャモードレジスタと、 命令のアーキテクチャモード毎に、それぞれ命令処理に
   必要なセットアップデータを生成する複数のセットアッ
   プデータ生成部と、 命令のアーキテクチャモード毎に、それぞれ命令の実行
   順序を定めたシーケンスコード列を格納する複数のシー
   ケンス記憶と、 実行すべき命令語群を、重複を排して格納する命令記憶
   とを設け、 前記命令アーキテクチャモードレジスタの出力値によっ
   て、前記複数のセットアップデータ生成部の中から一つ
   のセットアップデータ生成部を選択し、処理対象命令の
   解読結果を、前記選択されたセットアップデータ生成部
   の入力として、当該命令の処理に必要なセットアップデ
   ータを得、 前記得られたセットアップデータの少なくとも一部を、
   前記複数のシーケンス記憶の中の一つのシーケンス記憶
   の先頭読み出しアドレスとして、当該シーケンス記憶か
   ら処理対象命令の実行順序を定めたシーケンスコード列
   を読み出し、 前記読み出されたシーケンスコード列を前記命令記憶の
   読み出しアドレス列として、該命令記憶から処理対象命
   令に対応する命令語群を読み出し、前記実行ユニットへ
   送出することにより、 複数のアーキテクチャの異なる命令を実行可能としたこ
   とを特徴とする情報処理装置。
2. 【請求項２】 請求項１記載の情報処理装置において、
   前記命令アーキテクチャモードレジスタの命令アーキテ
   クチャモードを変えることにより、同一の命令コードを
   持つ命令に対して、異なる動作仕様を持つ命令処理を実
   行せしめることを特徴とする情報処理装置。
3. 【請求項３】 命令の読み出しと解読を行う命令制御ユ
   ニットと、命令の実行を制御するための複数のマイクロ
   命令を格納する制御記憶と、マイクロ命令を実行する実
   行ユニットを備え、マイクロコード制御で命令処理を行
   う情報処理装置において、 処理対象の命令のアーキテクチャモードを保持する命令
   アーキテクチャモードレジスタと、 命令のアーキテクチャモード毎に、それぞれ命令の種類
   に応じて異なるシーケンスコードアドレスを含む命令処
   理のセットアップデータを生成する複数のセットアップ
   データ生成部と、 命令のアーキテクチャモード毎に、それぞれ命令の種類
   に応じて前記制御記憶に格納されているマイクロ命令の
   実行順序を定めたシーケンスコード列を格納する複数の
   シーケンス記憶とを設け、 前記命令アーキテクチャモードレジスタの出力によっ
   て、前記複数のセットアップデータ生成部の中から一つ
   のセットアップデータ生成部を選択し、 処理対象命令の解読結果を、前記選択されたセットアッ
   プデータ生成部の入力として、当該命令に対応するセッ
   トアップデータを得、 前記得られたセットアップデータ中のシーケンスコード
   アドレスを、前記複数のシーケンス記憶の中の一つのシ
   ーケンス記憶の入力として、当該シーケンス記憶から前
   記シーケンスコードアドレスを先頭にシーケンスコード
   を順次読み出し、 前記読み出されたシーケンスコードを前記制御記憶の読
   み出しアドレスに用いて、前記制御記憶からマイクロ命
   令を順次読み出して実行ユニットに送出することを特徴
   とする情報処理装置。
4. 【請求項４】 請求項２記載の情報処理装置において、
   前記複数のセットアップデータ生成部の各々は、命令処
   理のセットアップデータとして、前記命令の種類に応じ
   て異なるシーケンスコードアドレスに加えてマイクロ命
   令アドレスを生成する機能を有し、 前記選択されたセットアップデータ生成部は、解読され
   た命令の種類によって、マイクロ命令アドレスを送出す
   る条件が成立した場合、当該マイクロ命令アドレスを前
   記制御記憶の入力として、該制御記憶から直接マイクロ
   命令を読み出すことを特徴とする情報処理装置。
5. 【請求項５】 任意の命令アーキテクチャを持つ命令を
   格納する主記憶と、命令の読み出しと解読を行う命令制
   御ユニットと、特定の命令アーキテクチャを持つ命令語
   （以下、第１の命令アーキテクチャの命令語という）の
   みを格納する命令記憶と、命令語を修飾する命令修飾ユ
   ニットと、第１の命令アーキテクチャの命令語を実行す
   る実行ユニットを具備してなる情報処理装置において、 処理対象の命令のアーキテクチャモードを保持する命令
   アーキテクチャモードレジスタと、 命令のアーキテクチャモード毎に、それぞれ命令の種類
   に応じたセットアップデータを生成する複数のセットア
   ップデータ生成部と、 命令のアーキテクチャモード毎に、それぞれ命令の実行
   順序を定めたシーケンスコード列を格納する複数のシー
   ケンス記憶を設け、 前記命令アーキテクチャモードレジスタの出力値によっ
   て、前記複数のセットアップデータ生成部の中から一つ
   のセットアップデータ生成部を選択し、 前記主記憶から読み出された処理対象命令の解読結果
   を、前記選択されたセットアップデータ生成部の入力と
   して、当該命令の処理に必要なセットアップデータを
   得、 前記得られたセットアップデータに少なくとも一部を、
   前記複数のシーケンス記憶の中の一つのシーケンス記憶
   の先頭読み出しアドレスとして、当該シーケンス記憶か
   ら処理対象命令の実行順序を定めたシーケンスコードを
   順次読み出し、 前記読み出されたシーケンスコードの少なくとも一部を
   前記命令記憶の読み出しアドレスとして、該命令記憶か
   ら処理対象命令に対応する前記第１のアーキテクチャの
   命令語を順次読み出し、 前記読み出された命令語に対して前記命令修飾ユニット
   修飾及び変換操作を行い、前記実行ユニットに送出する
   ことを特徴とする情報処理装置。
6. 【請求項６】 請求項５記載の情報処理装置において、
   前記選択されたセットアップデータ生成部は、処理対象
   命令が第１のアーキテクチャを持つ命令以外の場合に、
   生成したセットアップデータの一部をシーケンス記憶の
   先頭読み出しアドレスとして当該シーケンス記憶に送出
   し、処理対象命令が第１のアーキテクチャを持つ命令の
   場合には、生成したセットアップデータをそのまま命令
   修飾ユニットに送出することを特徴とする情報処理装
   置。
7. 【請求項７】 請求項１記載の情報処理装置において、
   命令制御ユニット、命令アーキテクチャモードレジス
   タ、セッフアップデータ生成部群、シーケンス記憶群及
   び命令記憶の全部あるいはその所望の組み合せごとに一
   つの半導体チップで実装したことを特徴とする情報処理
   装置。
8. 【請求項８】 請求項３もしくは４記載の情報処理装置
   において、命令制御ユニット、命令アーキテクチャモー
   ドレジスタ、セッフアップデータ生成部群、シーケンス
   記憶群及び制御記憶の全部あるいはその所望の組み合せ
   ごとに一つの半導体チップで実装したことを特徴とする
   情報処理装置。
9. 【請求項９】 請求項５もしくは６記載の情報処理装置
   において、命令制御ユニット、命令アーキテクチャモー
   ドレジスタ、セットアップデータ生成部群、シーケンス
   記憶群、命令記憶及び命令修飾変換ユニットの全部ある
   いはその所望の組み合せごとに一つの半導体チップで実
   装したことを特徴とする情報処理装置。