JPH1092290A - ヒューズ論理回路 - Google Patents

Abstract

(57)【要約】 【課題】 プログラマブル・ヒューズ回路において、電
源−グランド間の電流経路を選択的に有効化または無効
化できるようにする。 【解決手段】 制御線２８の信号で制御される可制御ス
イッチ２６によって選択的に電源(VDD)−グランド(GND)
間の電流経路を有効化または無効化できるようにする。
これによって、ヒューズ２２が溶断されていない回路に
おいて強制的に電源−グランド間の経路が遮断され、静
止電流試験（DUTが静的状態にある時の漏れ電流試験）
を行うことができる。また、本発明による回路をＩＣの
シリアル番号の生成に使用した場合に、シリアル番号の
読み込み時のみスイッチ２６をＯＮすればよいので、無
駄な消費電流も削減することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願発明は総じて集積回路におけ
るプログラマブル・ヒューズ回路に関し、より詳細に
は、ヒューズ回路を通る静止電流経路を無効化するため
の可制御スイッチを有するプログラマブル・ヒューズ回
路に関する。

【０００２】

【従来技術及びその問題点】集積回路は、多数の相互接
続トランジスタ及びその他の構成部品から成るマイクロ
エレクトロニクス半導体デバイスである。１個の集積回
路は、小規模集積化(SSI)と呼ばれる、１乃至２個程度
の少ない部品から成るものもあり、また、大規模集積化
(VLSI)と呼ばれる千個以上もの多数の部品から構成され
るものもある。集積回路は典型的にはシリコンのような
適当な材料から作ったウェハ上に作られるする。１個の
ウェハ上に50〜100個の集積回路を有するものもある。
組立製造後は、そのウェハを個別の集積回路から成る小
矩形ダイに切断する。次いで、各ダイ上に搭載された集
積回路を保護するようにパッケージする。

【０００３】様々な理由から、ウェハ上に作られる集積
回路の数パーセントは製造上の欠陥があり、修理できな
い限りその集積回路は使いものにならなくなる。そのよ
うな製造上の欠陥は、材料の不完全さ、製造作業者のミ
スに起因し、又は塵埃のような異物の存在さえその原因
となることがある。欠陥の原因に関係なく、品質基準を
維持し且つ欠陥製品のそれ以後の処理に係わる如何なる
コストも抑えられるように、その欠陥を最終組立工程に
おいてできるだけ早い時期に検出することが肝要であ
る。従って、最終組立工程以前に欠陥のある集積回路を
識別し、そして可能なら修理できるように、集積回路に
対しては通常ウェハの切断に先立ち幾つかの試験が実施
される。

【０００４】集積回路において実施される試験の重要な
局面は、回路中のある種の欠陥は集積回路のパッケージ
ング以前に見付けられれば修理可能であるということで
ある。例えば、メモリバンクは典型的には欠陥のあるメ
モリ素子を取り換えられるように、回路にマップ・イン
または回路からマップ・アウトできる冗長メモリ素子を
含むよう設計される（欠陥素子を冗長素子と交換するプ
ロセスを「マッピング」と呼び、その交換時に欠陥素子
が「マップ・アウト」され、冗長素子が「マップ・イ
ン」される）。欠陥のあるメモリ素子も同様に、大事に
至らないようにメモリバンクからマップ・アウトする。
メモリ素子のマップ・イン及びマップ・アウトは典型的
には、マップ・イン及びマップ・アウト素子によりメモ
リバンクの動作をプログラムできるようにメモリバンク
に接続されているヒューズ論理回路へ制御論理信号を供
給できるように構成された、複数のプログラマブル・ヒ
ューズ回路を用いて実行される。図１には、プログラミ
ング・メモリに用いられた従来型のプログラマブル・ヒ
ューズ回路12が図示されている。ヒューズ回路12では、
ヒューズ14がアース(GND)と負荷素子16間に直列に接続
されている。負荷素子16はまた、電源(VDD)とも直列に
接続されている。このようにして結果的に得られる電圧
分周器は、ヒューズの状態に依存する論理出力レベルを
作り出すのに用いられる。例えば、ヒューズが溶断され
た場合の論理出力レベルはハイ(ハイ)である。あるい
は、ヒューズが溶断されない場合の論理出力レベルはロ
ー(ロー)である。それ故、プログラマブル・ヒューズ回
路はメモリバンクの動作の永続的プログラムを行うのに
用いることができる。

【０００５】組立製造中の集積回路に実施される試験の
１つは論理機能試験である。論理機能試験では、テスト
パターンの形で刺激信号を集積回路の入力に印加する。
その後、集積回路の出力を観測し、そしてその集積回路
が適切に機能していれば予測されるであろう所望の応答
パターンと観測される出力のパターンとを比較する。好
ましくは、集積回路の動作を十分にテストできるよう
に、多数のパターンを作り出して集積回路に適用する。
同様に論理機能試験は、集積回路がセットアップ時間、
ホールド時間、及び伝搬遅延時間に関する要求性能を満
足しているかどうかを決められるよう、集積回路に入力
信号を投入してタイミング試験を行うのに用いることが
できる。

【０００６】論理機能試験はほとんどの集積回路をテス
トするのに適しているが、複雑な集積回路、特にそれに
属する下位の回路（sub-circuit）に関しては、入力パ
ターンで回路を刺激するのが困難なことがあり、また、
その故障を見つけ出すための応答パターンを観測するの
が困難なことがあるということが認識されている。下位
回路はまた、周囲の回路の多重層中に深く埋め込まれる
ことがあり、そのため、物理的にアクセスすること、ま
してやテスト・パターンを印加し及び／又は適当な応答
パターンを観測することができない。さらに、ASICのよ
うな複雑な集積回路は不規則であり、それ故、起こり得
る故障と欠陥の全ての組合せを見付けるためにASICを適
切にテストできるよう必要な多数のテスト・パターンを
作り出すことは往々にして実際的ではない。

【０００７】集積回路において実施される別のタイプの
試験は、静止電流試験（static current testing）であ
る。静止電流試験とは、試験中のその集積回路が静止状
態（quiescent state）にある時にその回路から漏れる
電流を測定する試験のことを指す。もし集積回路に欠陥
があれば、その欠陥によって生ずる電流経路に起因し
て、正常な静止電流（零入力電流（quiescent curren
t）とも呼ぶ）より高い電流が検出される。この試験技
術の利点は、アクセス可能で且つ観測が容易な集積回路
の電源とアースの接続を通して電流が観測されるという
ことである。加えてこの技術は、集積回路又はそれに属
するいかなる下位回路の機能的な出力にも頼らない。現
在は静止電流試験は主としてCMOS回路の試験に限定され
ている。その理由は、CMOSの回路機構は、静止状態にあ
る間はほとんど電流を発生しないからである。それ故、
回路が静止状態にある時に予定しきい値以上の電流が検
出される場合は、その回路内部に欠陥が存在することに
なる。

【０００８】しかし、静止電流試験の欠点は、CMOSによ
くあることであるが、静止状態にある間ほとんど電流が
流れないということだけでは種類の多い集積回路を特徴
付けられないということである。例えば、プログラマブ
ル・ヒューズ回路12（図１）は、ヒューズ14が溶断され
ない限り、連続したスタティック（即ち、静止）電流経
路をもつている。従って、プログラマブル・ヒューズ回
路12を組込んでいる集積回路はどれも静止電流試験を行
うことができない。このことは次の理由により重大な欠
点であるといえる。即ち、上述のように、ランダム・ア
クセス・メモリ(RAM)、消去可能プログラマブル読出し
専用メモリ(EPROM)、フラッシュEPROM及びその他多数の
適当なメモリ構成から成るメモリバンクの動作を永続的
にプログラムするために、ヒューズ論理回路機構と共
に、図１に示したものと類似のプログラマブル・ヒュー
ズ回路が通常用いられるからである。

【０００９】産業界における上述のニーズに加えて最近
では識別の目的のために固有の機械読取り式シリアル番
号を個々の集積回路に付けることが望まれるようになっ
た。固有のシリアル番号を集積回路に付けることによ
り、様々な機能が提供されるのである。例えば、集積回
路の出所、販売、仕様等に関する情報のデータ・ベース
を維持することができる。各ヒューズ回路のヒューズを
選択的に溶断することにより作られる２進シリアル番号
を生成するのに、図１に図示したもののような複数のプ
ログラマブル・ヒューズ回路が用いられてきた。しか
し、この方法は望ましいものではない。何故なら、シリ
アル番号として使われるプログラマブル・ヒューズ回路
は、ほとんどの集積回路の応用における重大な設計問題
であるところの、ある一定の電力漏れとなるであろうか
らである。

【００１０】このように、以前は選択的に無効化が可能
な静止電流経路を有するプログラマブル・ヒューズ回路
に対する要求が産業界にあった。

【００１１】

【発明の概要】本願発明は、ここに開示したような、ま
た、産業界で周知のような従来技術の諸々の不完全性と
欠陥を克服するものである。本願発明は、静止電流経路
を無効化することのできるプログラマブル・ヒューズ回
路を提供するものである。プログラマブル・ヒューズ回
路を集積回路に適用し、様々な機能目的、例えばメモリ
素子をマップ・イン又はマップ・アウトできるようにヒ
ューズ論理回路をプログラムするためのプログラマブル
・ヒューズ回路を組込んだメモリバンクの静止電流試験
を可能にするといったことに役立てることができる。

【００１２】簡単に云えば、本願発明のプログラマブル
・ヒューズ回路は、回路中の静止電流（即ち、静止電
流）経路を有効化又は無効化するように選択的に動作可
能な可制御スイッチを設けている。該可制御スイッチ
は、好ましくは論理ハイ又は論理ローの何れかである入
力信号を受信できるように構成されたトランジスタであ
る。トランジスタは入力信号の状態に基づき、同トラン
ジスタ中を流れる電流、つまりヒューズ論理回路中を流
れる電流を有効化又は無効化する。

【００１３】従って、従来プログラマブル・ヒューズ回
路の静止電流経路が原因で静止電流技術（static curre
nt techniques）を使って試験することができなかった
集積回路が、本願発明の原理によるプログラマブル・ヒ
ューズ回路を組み込めば、静止電流技術を使ってテスト
することができる。プログラマブル・ヒューズ回路にお
ける電流経路を可制御スイッチを介して無効化すること
により、集積回路の静止電流を観測して、欠陥が存在す
るかどうかを判定することができる。このことは、従来
では静止電流試験ができなかった集積回路を静止電流試
験に供することができ、よって、集積回路のより完全な
試験を実現できるという理由から、特に有益である。さ
らに、上文に記述したように、欠陥のあるメモリ素子を
冗長メモリ素子と交換するのにメモリバンクをマッピン
グして行うように確認されれば、ある程度の欠陥を補正
することができる。それ故、本願発明は、品質を向上さ
せるのみならず、廃棄しなければならない欠陥製品の数
を最低に抑えて製造コストを低減するものである。

【００１４】本願発明の原理によるプログラマブル・ヒ
ューズ回路の別の機能は、プログラマブル・ヒューズ回
路に連続的に電力をかけないで集積回路に識別目的のシ
リアル番号を付けることにある。一例として、集積回路
に配置した複数のプログラマブル・ヒューズ回路の出力
をプログラムして、ヒューズを選択的に溶断することに
より独自の２進シリアル番号を設けることができる。本
願発明はこの構成により集積回路のシリアル番号が読出
されるまで可制御スイッチを無効にすると云う利点を提
供するものであって、その結果、プログラマブル・ヒュ
ーズ回路は何ら電力を消費しないようになる。シリアル
番号が読出される時には、溶断ヒューズが無い各プログ
ラマブル・ヒューズ回路に電流が流れるように可制御ス
イッチが有効になり、そしてシリアル番号の読み出しが
可能になる。その後、集積回路のシリアル番号の読出し
が再度要求されるまで、可制御スイッチを引き続き無効
化できる。このことは、電力消費が重大な設計的要点で
ある集積回路の設計において特に有用である。

【００１５】第１の実施例では、プログラマブル・ヒュ
ーズ回路は、直列に接続された負荷素子とヒューズ素子
を包含する。負荷素子はさらに電源(VDD)に接続され、
ヒューズ素子はさらに、接地されている可制御スイッチ
に直列に接続される。この実施例では、可制御スイッチ
はプルダウン素子として配置構成されたn-チャネルMOS
FET（NMOS FET）である。NMOS FETの使用は、その高い
電荷移動度のために、P形不純物をドープしたシリコン
基板の組立工程に好まれる。プログラマブル・ヒューズ
回路の出力は、負荷素子とヒューズ間の接続点で取出
す。従って、ヒューズが溶断されるか、又はNMOS FETが
無効化された時は、その出力論理レベルはハイである。
そうでない時は、その出力論理レベルはローである。

【００１６】第１の実施例の代替構成において、しばし
ば望まれるように、多重出力を設けるために、負荷素子
とNMOS FETの間に複数ヒューズを直列に接続してもよ
い。この代替配置では、出力は典型的には隣り合ったヒ
ューズ間の接続点及び負荷素子と隣接ヒューズ間の接続
点からそれぞれ取り出される。典型的には、この直列ヒ
ューズ回路でヒューズを１個だけ溶断してもよい。先ほ
どの構成と同様に、各出力の論理レベルはヒューズ群の
状態で決まる。特に、溶断ヒューズのグランド(GND)側
にあるヒューズはどれも論理レベルがローである出力を
有し、一方、溶断ヒューズの電源(VDD)側にあるヒュー
ズはどれも論理レベルがハイである出力を有する。

【００１７】第２の実施例において、本願発明のプログ
ラマブル・ヒューズ回路は、前述の実施例におけるよう
に、直列に接続された負荷素子とヒューズ素子を包含す
る。しかし、この実施例に関しては、負荷素子は、さら
に、グランド(GND)に直列に接続され、ヒューズ素子
は、電源(VDD)に接続されている可制御スイッチに直列
接続される。この実施例では、可制御スイッチはプルダ
ウン素子として配置構成したp-チャネルMOS FET（PMOS
FET）である。PMOS FETは、N形不純物をドープしたシリ
コン基板の組立工程において、また、プログラムされな
い限りその出力論理レベルが通常ハイであることが望ま
れる回路において好適である。このプログラマブル・ヒ
ューズ回路の出力は、負荷素子とヒューズ間の接続点で
取出す。第１の実施例とは逆で、ヒューズ論理回路の出
力は、ヒューズが溶断されない限り、また、PMOS FETが
無効化されない限り論理ハイである。

【００１８】第１の実施例におけるように、第２の実施
例も代替配置では複数のヒューズで構成され、そこで
は、ヒューズ群をPMOS FETと負荷素子間で直列に接続し
て多重出力を得ている。この配置では、出力は隣り合っ
たヒューズ間の接続点及び負荷素子と隣接ヒューズ間の
接続点のどこからでも取り出される。

【００１９】本願発明によるプログラマブル・ヒューズ
回路の利点は、静止電流が試験できるプログラマブル・
ヒューズ回路を実現できることである。特に、このよう
なプログラマブル・ヒューズ回路は、静止電流技術を使
った集積回路の試験の可能性を妨げないことであろう。
そのため、プログラマブル・ヒューズ回路を組み込んで
いる集積回路のより完全な試験ができる。

【００２０】本願発明によるプログラマブル・ヒューズ
回路の別の利点は、回路の出力が不要の時は何ら電力を
消費しないプログラマブル・ヒューズ回路を実現できる
ことである。

【００２１】本願発明によるプログラマブル・ヒューズ
回路のさらに別の利点は、作製が簡単で且つ動作が効率
的なプログラマブル・ヒューズ回路を実現できることで
ある。

【００２２】本願発明のその他の特徴と利点は、添付し
た図面と詳細な説明を考察すれば当業者にとって明らか
となろう。そのような追加の形態と利点は全て、特許請
求の範囲を逸脱しない限り、本願発明の範囲として含ま
れるものとする。

【００２３】

【実施例】本願発明を実施する際の最良の形態を以下に
記述する。その記述は、限定的意味で解釈されるべきで
はなく、単に本発明の全般的原理を説明する目的で行う
ものである。それ故、本発明の範囲は、特許請求の範囲
を参照して決定されるべきである。

【００２４】（１）回路設計 これより図面を参照して説明する。図２は、本願発明に
よるプログラマブル・ヒューズ回路20の第１の実施例を
示すものである。プログラマブル・ヒューズ回路20は、
直列に接続されたヒューズ素子22と負荷素子24を包含す
る。負荷素子24はさらに電源(VDD)に直列に接続され、
ヒューズ素子22はさらに可制御スイッチ26に直列に接続
され、同スイッチはさらにグランド(GND)に接続されて
いる。可制御スイッチ26に接続されている制御ライン28
によって、可制御スイッチ26を有効化及び無効化するた
めの制御信号が供給される。プログラマブル・ヒューズ
回路20の出力は出力線30から取り出される。

【００２５】この実施例では、ヒューズ素子22は、好ま
しくは、それが溶断されたかどうかによって導通、非導
通状態になる金属層から成る。あるいは金属層の代わり
にポリシリコン又はケイ化物の層を使ってもよい。負荷
素子は、任意の抵抗性素子で作製できるが、好ましく
は、N形不純物をドープしたWELL抵抗又はp-チャネルMOS
FET（PMOS FET）の何れかで作製する。可制御スイッチ2
6は、好ましくは、プルダウン素子として構成されたn-
チャネルMOS FET（NMOS FET）である。しかし、この点
で留意すべきは、可制御スイッチ26は、NPN及びPNPバイ
ポーラ接合トランジスタ(BJT)素子、又は接合型電界効
果トランジスタ(JFET)素子のような可制御スイッチとし
て構成された、任意数の適当な素子で実施し得るという
ことである。

【００２６】第１の実施例において、可制御スイッチ26
用のプルダウン素子としてNMOS FETが特別に構成されて
いることが、通常の技術を有する当業者には明らかであ
ろう。しかし、このNMOS FETはそのドレインがヒューズ
に接続され、そのソースがグランド(GND)に接続され、
且つそのゲートが制御ライン28に接続されるように構成
されるべく採用されている。それ故、制御ライン28上の
制御信号が論理ハイに設定されると、可制御スイッチ26
が導通する。逆に、制御ライン28上の制御信号が論理ロ
ーに設定されると、可制御スイッチ26は非導通状態とな
り、プログラマブル・ヒューズ回路20中の静止電流経路
が不能状態となる。また、もしヒューズ素子が溶断され
ると、プログラマブル・ヒューズ回路20の静止電流経路
は、可制御スイッチ26の状態に無関係に、同様に不能状
態となるということも留意されたい。

【００２７】図３に、第１の実施例の代替構成を示し、
それを参照番号32で表示する。プログラマブル・ヒュー
ズ回路32は、プログラマブル・ヒューズ回路32によりそ
れぞれの出力線34、36、及び38を介して多重出力A、B、
及びCが与えられることを除けば、実質的にはプログラ
マブル・ヒューズ回路20のそれと同様に構成される。直
列に接続された各ヒューズ40、42、及び44は、出力線3
4、36、及び38の各々と繋がれている。図３に示すよう
に、負荷素子46は、ヒューズ40と電源(VDD)間に直列に
接続する。さらに、プルダウン素子48は、ヒューズ44と
グランド(GND)間に直列に接続する。第１の実施例にお
けるように、可制御スイッチ48は、プルダウン素子とし
て構成されたNMOS FETが好適である。従ってNMOS FET
は、通常の技術を有する当業者には明らかなように、そ
のドレインがヒューズ44に接続され、そのソースがグラ
ンド(GND)に接続され、且つそのゲートが制御ライン50
に接続されるように構成される。

【００２８】従って、制御ライン50上の制御信号が論理
ハイである時、可制御スイッチ48が導通する。その代わ
りに、制御ライン50上の制御信号が論理ローに設定され
ると、可制御スイッチ48は非導通状態となり、よって、
プログラマブル・ヒューズ回路32中の静止電流経路を無
効にする。さらに留意すべきは、各出力線34、36、及び
38で取り出される出力は、プログラマブル・ヒューズ回
路20（図２）に関連して先に説明したように、それぞ
れ、ヒューズ40、42、及び44の状態で決まる、というこ
とである。さらに、この場合、複数のヒューズ素子40、
42、及び44のうち１つのヒューズ素子だけが溶断される
ことになる。

【００２９】図４に示すように、第２の実施例では、プ
ログラマブル・ヒューズ回路60は、直列に接続された負
荷素子62とヒューズ素子64を包含する。負荷素子はグラ
ンド(GND)に接続され、ヒューズ素子64は、電源(VDD)に
接続されている可制御スイッチ66に接続される。この実
施例において可制御スイッチ66は、プルダウン素子とし
て構成したP-チャネルMOS FET (PMOS FET)である。しか
し、留意すべきは、可制御スイッチ66は、NPN及びPNP B
JTデバイス、又はJFETデバイスのような任意数の他の適
当なデバイスで実施し得るということである。前述した
ように、可制御スイッチ66の動作を制御するための制御
ライン68を可制御スイッチ66と接続する。プログラマブ
ル・ヒューズ回路60の出力は、ヒューズ素子64と負荷素
子62間の接続点から出力線70に取り出される。

【００３０】可制御スイッチ66に使うPMOS FETの特定の
構成は図４に示されていないが、このPMOS FETは、その
ソースを電源(VDD)に、ゲートを制御ライン68に、そし
てドレインをヒューズ素子64に接続されるようにして組
み込まれている。従って、制御ライン68上の制御信号が
論理ローである時、PMOS FETが導通し、その結果、静止
電流は可制御スイッチ66の部分では無効にならない。そ
の代わりに、制御ライン68上の制御信号が論理ハイに設
定されると、PMOS FETは非導通状態となり、プログラマ
ブル・ヒューズ回路60中の静止電流経路を無効にする。

【００３１】図５に、第２の実施例の代替構成を示し、
それを参照番号72で表示する。プログラマブル・ヒュー
ズ回路72は、出力線74、76、及び78を介してそれぞれ多
重出力A'、B'、及びC'を与えるように変更されていると
はいえ、大部分は、プログラマブル・ヒューズ回路60と
同様に構成される。直列に接続されたヒューズ80、82、
及び84のそれぞれは、各出力線74、76、及び78に接続さ
れている。ヒューズ80と電源(VDD)間には可制御スイッ
チ86が接続され、該可制御スイッチ86は、好ましくはPM
OS FETによって作製されプルダウン素子として構成され
ている。可制御スイッチ86には、先に説明したように、
可制御スイッチ86の動作を制御する制御ライン88が接続
される。さらに、負荷素子90をヒューズ84とグランド(G
ND)間に接続する。

【００３２】多重出力を有するプログラマブル・ヒュー
ズ回路の動作によると、それぞれの出力線74、76、及び
78での各出力A'、B'、及びC'の論理状態は、可制御スイ
ッチ86の状態に加えて、ヒューズ群80、82、及び84のそ
れぞれの状態に依存する。図３に図示したような第１の
実施例の多重出力の構成配置におけるように、この場合
においても複数のヒューズ素子80、82、及び84のうち１
つのヒューズ素子だけが溶断される。

【００３３】可制御スイッチ86の動作に特に注目して説
明すれば、制御ライン88上の制御信号が論理ローである
時、PMOS FETが導通し、その結果、静止電流は可制御ス
イッチ86の部分では無効にならない。その代わりに、制
御ライン88上の制御信号が論理ハイに設定されるとPMOS
FETは非導通状態となり、プログラマブル・ヒューズ回
路72中の静止電流経路を無効にする。

【００３４】（２）回路動作 本願発明によるプログラマブル・ヒューズ回路に関連す
る好ましい動作と事象シーケンスを、簡潔にするために
以後プログラマブル・ヒューズ回路20（図２）を参照し
て説明する。以下の説明に基づいて本開示を全般的に考
慮すれば、プログラマブル・ヒューズ回路32、60、及び
72がどのように作動するかは、通常の技術を有する当業
者には明らかとなろう。

【００３５】図２を参照して、先ず、ヒューズ論理回路
を介してメモリバンクから外へ及びその中へメモリ素子
をマッピングするという情況におけるプログラマブル・
ヒューズ回路20の動作を説明する。複数のプログラマブ
ル・ヒューズ回路20からの出力を使ってヒューズ論理回
路をプログラムすれば、プログラマブル・ヒューズ回路
20中の静止電流経路を可制御スイッチ26を介して無効化
できるので、メモリバンクは静止電流試験が可能とな
る。上述のように、これは、集積回路のより完全な試験
を実施するためには望まれるところである。

【００３６】静止電流試験を実施するには、それぞれの
各プログラマブル・ヒューズ回路20に対する制御ライン
28上の信号を論理ローに設定する。ちなみに、プログラ
マブル・ヒューズ回路20の制御ライン28は互いに接続し
ておくのが好適である。こうして可制御スイッチ26を非
導通状態にすることでプログラマブル・ヒューズ回路20
中の静止電流経路が無効となる。従って、その回路が欠
陥による静止状態以外の静止状態にある時には実質上静
止電流が流れることがないので、静止電流試験を実施す
ることができる。

【００３７】次に、集積回路を識別するために集積回路
にシリアル番号を付すという情況におけるプログラマブ
ル・ヒューズ回路20の動作を議論する。詳細には、これ
は、集積回路（即ち、チップ）上に複数のプログラマブ
ル・ヒューズ回路20を設け、そしてその集積回路を識別
する２進シリアル番号を使ってそれらのプログラマブル
・ヒューズ回路群をプログラムすることによって実施さ
れる。シリアル番号を与えるのにプログラマブル・ヒュ
ーズ回路20を使用することに関する特別の利点は、シリ
アル番号が要求されない時に電力が消費されないよう、
可制御スイッチ26によってプログラマブル・ヒューズ回
路20の静止電流経路を非導通状態にできることである。
しかし、シリアル番号を読出すことが望まれる時は、可
制御スイッチを導通するよう有効化でき、従って、その
シリアル番号を読出すことが可能となる。

【００３８】シリアル番号に関連した上述の機能は、プ
ログラマブル・ヒューズ回路20群の各可制御スイッチ26
がほぼ同時に作動され、且つそれらの各出力がその集積
回路を識別できるシリアル番号を形成できるような方法
で読み出されるように、複数のプログラマブル・ヒュー
ズ回路20を配置することにより達成される。動作上、論
理レベルローの信号が各プログラマブル・ヒューズ回路
20の制御ライン28に設定され、各回路20の静止電流経路
が無効状態に保持され、その結果、各プログラマブル・
ヒューズ回路20には直流電流が流れなくなる。しかし、
シリアル番号が読み出される時には、論理ハイの信号が
各制御ライン28に設定され、そのヒューズ22が溶断され
ていない各プログラマブル・ヒューズ回路20の電流経路
を有効化する。従って、ヒューズが溶断されていないヒ
ューズ論理回路のそれぞれは、それらの出力において論
理ローを呈する。一方、ヒューズ22が溶断されているヒ
ューズ論理回路のそれぞれは、それらの出力において論
理ハイを呈する。従って、それぞれのプログラマブル・
ヒューズ回路20からの論理ローと論理ハイの出力を組合
わせれば、集積回路を識別するための独自の２進シリア
ル番号が完成するわけである。

【００３９】〔実施態様〕なお、本発明の実施態様の例
を以下に示す。

【００４０】〔実施態様１〕 プログラマブル・ヒュー
ズ回路(20)において、第１の電源(VDD)と、前記第１の
電源との間に電圧差を有する第２の電源(GND)と、前記
第１の電源に接続されていて、前記第１と第２の電源間
の前記電圧差を分割して前記プログラマブル・ヒューズ
回路(20)の出力線(30)に論理出力信号を生ずるよう構成
された負荷素子(24)と、前記第２の電源に接続されてい
て、前記プログラマブル・ヒューズ回路(20)中の静止電
流経路を選択的に有効化及び無効化できるよう構成され
た可制御スイッチ(26)と、前記負荷素子(24)と前記可制
御スイッチ(26)との間に直列に接続されていて、その状
態が前記プログラマブル・ヒューズ回路(20)の前記論理
出力信号の論理レベルを決定するヒューズ素子(22)とを
備えており、前記可制御スイッチ(26)中の前記電流経路
を選択的に有効化及び無効化して前記プログラマブル・
ヒューズ回路(20)に静止電流が流れるのを防止できるこ
とを特徴とする回路。

【００４１】〔実施態様２〕 前記可制御スイッチ(26)
がプルダウン素子であることを特徴とする、実施態様１
に記載の回路。

【００４２】〔実施態様３〕 前記可制御スイッチ(26)
がプルアップ素子であることを特徴とする、実施態様１
に記載の回路。

【００４３】〔実施態様４〕 さらに、前記ヒューズ素
子(22)と直列に接続されていて、その状態が前記プログ
ラマブル・ヒューズ回路(20)の第２の論理出力信号の論
理レベルを決定する第２のヒューズ素子をさらに含むこ
とを特徴とする、実施態様１ないし実施態様３のいずれ
か一項に記載の回路。

【００４４】〔実施態様５〕 前記負荷素子(24)が抵抗
体であることを特徴とする、実施態様１ないし実施態様
４のいずれか一項に記載の回路。

【００４５】〔実施態様６〕 前記ヒューズ素子(22)が
導電性の金属層であることを特徴とする、実施態様１な
いし実施態様５のいずれか一項に記載の回路。

【００４６】〔実施態様７〕 前記第１の電源が電圧源
であり且つ第２の電源がアースであることを特徴とす
る、実施態様１ないし実施態様６のいずれか一項に記載
の回路。

【００４７】〔実施態様８〕 前記第１の電源がアース
であり且つ第２の電源が電圧源であることを特徴とす
る、実施態様１ないし実施態様６のいずれか一項に記載
の回路。

【００４８】〔実施態様９〕 前記論理出力信号がメモ
リバンクをプログラムするためのヒューズ論理回路に送
信されることを特徴とする、実施態様１ないし実施態様
８のいずれか一項に記載の回路。

【００４９】〔実施態様１０〕 前記論理出力信号が識
別の目的で用いられることを特徴とする、実施態様１な
いし実施態様８のいずれか一項に記載の回路。

【００５０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、プログラマブル・ヒューズ回路において、ヒュー
ズが溶断されていない部分に対しても電源−グランド間
の経路を可制御スイッチを介して選択的に遮断できるよ
うにすることにより、集積回路の静止電流を観測して欠
陥が存在するかどうかを判定することができる。このこ
とは、従来では静止電流試験ができなかった集積回路を
静止電流試験に供することができ、よって、集積回路の
より完全な試験を実現することができるので有益であ
る。さらに、上述したように、欠陥のあるメモリ素子を
冗長メモリ素子と交換するためのにメモリバンクをマッ
ピングして行うようにして見分ければ、ある程度の欠陥
を補正することができる。それ故、本願発明は、品質を
向上させるのみならず、廃棄しなければならない欠陥製
品の数を最低に抑えて製造コストを低減するものであ
る。また、本願発明はこの構成を集積回路のシリアル番
号を生成するためのプログラマブル・ヒューズ回路に採
用すると、その集積回路のシリアル番号が読出されるま
で可制御スイッチを無効にしておけば、プログラマブル
・ヒューズ回路は何ら電力を消費しないようになる。シ
リアル番号が読出される時には、ヒューズが溶断されて
いない各プログラマブル・ヒューズ回路に電流が流れる
ように可制御スイッチが有効になり、そしてシリアル番
号の読み出しが可能になる。その後、集積回路のシリア
ル番号の読出しが再度要求されるまで、可制御スイッチ
を再度無効化できる。このことは、電力消費が重大な設
計的要点である集積回路の設計において特に有用であ
る。

【００５１】以上本願発明を詳細に説明してきたが、好
ましい実施例に対し発明の原理から実質的に逸脱するこ
となく多くの変更並びに修正をなし得ることは、熟練し
た当業者には明らかであるということを留意されたい。
該変更並びに修正は全て、特許請求の範囲において記さ
れている通り、本願発明の範囲内に包含されるものとす
る。さらに、特許請求の範囲において、その構造、材
料、作用、及び全ての手段またはステップ並びに機能要
素の等価物は、特に請求されたような他の請求要素との
組合せにおいて列挙した諸機能を実行するための任意の
構造、材料、又は作用を包含するものと企図されてい
る。

【図面の簡単な説明】

【図１】 従来技術によるプログラマブル・ヒューズ回
路の略回路図である。

【図２】 本願発明による単一出力を有するプログラマ
ブル・ヒューズ回路の第１の実施例の略回路図である。

【図３】 多重出力を有する第１の実施例の代替構成の
略回路図である。

【図４】 本願発明による単一出力を有するプログラマ
ブル・ヒューズ回路の第２の実施例の略回路図である。

【図５】 多重出力を有する第２の実施例の代替構成の
略回路図である。

【符号の説明】

１２：プログラマブル・ヒューズ回路 １４：ヒューズ素子 １６：負荷素子 ２０：プログラマブル・ヒューズ回路 ２２：ヒューズ素子 ２４：負荷素子 ２６：可制御スイッチ ２８：制御線 ３０：出力線 ３２：プログラマブル・ヒューズ回路 ３４、３６、３８：出力線 ４０、４２、４４：ヒューズ素子 ４６：負荷素子 ４８：可制御スイッチ ５０：制御線 ６０：プログラマブル・ヒューズ回路 ６２：負荷素子 ６４：ヒューズ素子 ６６：可制御スイッチ ６８：制御線 ７０：出力線 ７２：プログラマブル・ヒューズ回路 ７４、７６、７８：出力線 ８０、８２、８４：ヒューズ素子 ８６：可制御スイッチ ８８：制御線 ９０：負荷素子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プログラマブル・ヒューズ回路におい
   て、 第１の電源と、 前記第１の電源との間に電圧差を有する第２の電源と、 前記第１の電源に接続されていて、前記第１と第２の電
   源間の前記電圧差を分割して前記プログラマブル・ヒュ
   ーズ回路の出力線に論理出力信号を生ずるよう構成され
   た負荷素子と、 前記第２の電源に接続されていて、前記プログラマブル
   ・ヒューズ回路中の静止電流経路を選択的に有効化及び
   無効化できるよう構成された可制御スイッチと、 前記負荷素子と前記可制御スイッチとの間に直列に接続
   されていて、その状態が前記プログラマブル・ヒューズ
   回路の前記論理出力信号の論理レベルを決定するヒュー
   ズ素子とを備えており、前記可制御スイッチ中の前記電
   流経路を選択的に有効化及び無効化して前記プログラマ
   ブル・ヒューズ回路に静止電流が流れるのを防止できる
   ことを特徴とする回路。