JPH1092943A - プログラマブル論理素子 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 スイッチが少なく、配線長が短い、長い相互
接続可能で、局所的相互接続性を向上させる、タイリン
グ可能な階層的相互接続構造のＦＰＧＡ。 【解決手段】 ＰＡＬＥ１００は論理的に複数の階層的
に結合された区分により整理されている。各区分は、独
自の組をなす次に低い区分の一組の階層区分と、その区
分内にある独自の組をなす次に低い区分だけに延びる相
互接続バスによって形成される。最低レベルの階層は、
複数のＰＡＬＥ１００の１つである。各ＰＡＬＥ１００
内に設けられた複数のハイパーリンクによって、ＰＡＬ
Ｅ出力信号と、ＰＡＬＥ１００を含むそれぞれのより高
い階層レベルにおけるそれぞれの相互接続バス１０２〜
１０５がプログラム可能に結合される。ＰＡＬＥ１００
には、区分の任意の１つの相互接続バスを利用せずに、
ＰＡＬＥデータ出力信号を隣接する近傍ＰＡＬＥに結合
するためのトンネル接続も含まれている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、プログラ
マブル論理素子に関するものであり、とりわけ、プログ
ラマブル相互接続を形成するための階層アーキテクチャ
及びハイパーリンクを備えた、フィールド・プログラマ
ブル・ゲート・アレイに関するものである。

【０００２】

【従来の技術】フィールド・プログラマブル・ゲート・
アレイ（ＦＰＧＡ）が、顧客設計論理回路の迅速な実施
のために数年間にわたって利用されてきた。しかし、Ｆ
ＰＧＡの論理密度及び性能は、ＦＰＧＡの利用者による
プログラムを可能にするのに必要な追加回路要素によっ
て生じるオーバヘッドのため、アプリケーション専用集
積回路（ＡＳＩＣ）テクノロジを用いて実施される回路
よりも１桁低くなる。従って、ＦＰＧＡは、主として比
較的単純な論理回路の実施に利用される。しかし、回路
設計の検証及び最適化のため、超大型回路の実施が可能
なＦＰＧＡの要求が強まっている。ＡＳＩＣの設計を機
能的にエミュレートするように、ＦＰＧＡを迅速に構成
することが可能である限りにおいて、こうした検証によ
って、ＡＳＩＣの設計に必要な時間量を大幅に短縮する
ことが可能になる。

【０００３】典型的なＦＰＧＡのアーキテクチャは、プ
ログラム可能な相互接続によって、さまざまな回路設計
を実現することが可能な基本論理素子のアレイから構成
される。基本論理素子は、１つ以上のデータ入力信号の
選択された組み合わせ論理関数または順序論理関数であ
る、１つ以上のデータ出力信号を発生するようにプログ
ラム可能にすることができる。代替案として、基本論理
ブロックは、各論理素子に対するデータ入力を選択する
ことによって、所望の組み合わせ出力または順序出力を
発生する、固定された組み合わせのアンド及びオアゲー
トとすることも可能である。論理ブロックは、トランジ
スタのように単純にすることもできるし、あるいは、マ
イクロプロセッサのように複雑にすることも可能であ
る。

【０００４】ＦＰＧＡは、従来のプログラマブル論理素
子（ＰＬＤ）と同様に、電気的にプログラム可能なスイ
ッチを用いてプログラムされる。従来、ＰＬＤは、１つ
のスイッチを介して、全ての論理素子の出力を全ての論
理ブロック入力に直接接続することが可能な、単純であ
るが、非効率的なクロスバー状の相互接続アーキテクチ
ャを利用している。最新のＦＰＧＡは、一般に、各接続
がいくつかのスイッチを通る、より効率的な相互接続ア
ーキテクチャを用いている。

【０００５】ＦＰＧＡ相互接続アーキテクチャの総合的
な目的は、基本論理素子間に豊富なプログラマブル相互
接続を設け、集積回路チップによる多種多様な設計を可
能にし、高速動作のための高データ帯域幅（High data
bandwidth ）を与え、マルチチップ・モジュール設計に
よる集積回路チップ間において多量のデータ転送を行う
ことにある。相互接続アーキテクチャは、ステップ・ア
ンド・リピート処理で設計され、製作されるのが望まし
い。

【０００６】ＦＰＧＡは、大規模集積回路テクノロジに
よって実施される。一般に、ＦＰＧＡ相互接続アーキテ
クチャには、電気的にプログラム可能なスイッチを介し
て相互接続することができる、さまざまな長さのワイヤ
・セグメントが用いられる。組み込まれるワイヤ・セグ
メント数の選択は、ＦＰＧＡによって得られる密度に影
響を及ぼす。セグメント数が不十分であれば、論理素子
の利用が不十分になる。ワイヤ・セグメント数が過剰に
なると、スペースが浪費され、相互接続性能は改善され
ない。さまざまな長さのワイヤ・セグメントの分布及び
密度は、ＦＰＧＡの性能にも影響を及ぼす。全てのセグ
メントが長い場合、局所的相互接続の実施は、面積的に
コストが高くなりすぎ、伝搬遅延が増すことになる。一
方、全てのセグメントが短すぎる場合、長い相互接続に
は、多数のスイッチを直列に接続することが必要にな
り、この結果伝搬遅延が大きくなる。長いワイヤと短い
ワイヤを効率よく割り当てることによって、相互接続構
造に対してあまり多くのチップ面積を犠牲にすることな
く、多種多様な設計を実施するＦＰＧＡ相互接続アーキ
テクチャが、必要とされている。

【０００７】大規模集積回路は、「ステップ・アンド・
リピート」処理によって最も効率よく設計される。ステ
ップ・アンド・リピート設計の場合、小ブロックの回路
要素が設計され、回路の大部分は、小ブロックのアレイ
を形成することによって充填される。こうして、小ブロ
ックまたは「タイル」及び小ブロックの正確な複製が分
布したチップ領域に、設計努力の的をしぼることが可能
になる。ステップ・アンド・リピート設計は、全ての基
本論理ブロックがほぼ同じである、メモリ及び「フラッ
ト」ＦＰＧＡアーキテクチャのような回路要素に広く用
いられている。あいにく、ステップ・アンド・リピート
設計によって、ＦＰＧＡの集積回路チップの設計に制限
が加えられ、より高度で、効率のよい相互接続アーキテ
クチャの実施が阻害された。高度で、複雑な相互接続を
可能にし、同時に、チップ領域の大部分にわたるタイル
のステップ・アンド・リピート処理になじみやすいＦＰ
ＧＡアーキテクチャが必要とされている。

【０００８】従来のＦＰＧＡでは、プログラマブル素子
が、プログラマブル素子グループ間にスペースまたはチ
ャネルを残すように配列される「チャネル経路選択」構
造が用いられている。これらのチャネルは、相互接続配
線を施すために用いられる。チャネル経路選択相互接続
は、ステップ・アンド・リピート処理による実施が容易
であるが、チップの面積効率が悪く、コンパイラ・ソフ
トウェアが低速になる。チャネル経路選択は、順序が強
制されない（ステップ・アンド・リピートＩＣレイアウ
トの観点からすると望ましい）ので、コンパイル（すな
わち、ＦＰＧＡへの設計の配置、経路選択）が極めて困
難である。大規模集積回路チップが関係する場合、設計
スペース（すなわち、コンパイルの実施に用いられるコ
ンピュータに必要なメモリ・スペース）は、管理不可能
な程度にまで急速に増大する。

【０００９】アプリケーション専用集積回路（ＡＳＩ
Ｃ）設計プロセスにおけるＦＰＧＡテクノロジの利用に
対する関心が高まっている。従来、ＡＳＩＣは、設計が
済むと、さまざまなコンポーネントのソフトウェア・モ
デルを用いて、コンピュータでシミュレートされた。シ
ミュレーションは、マスク及びシリコンの高価な発生プ
ロセスに先立って、ＡＳＩＣの機能性を評価するのに役
立つ。しかし、複雑なＡＳＩＣデバイスのためにシミュ
レーション・プログラムを開発するには、多くの工数の
かかる努力が必要になる。さらに、シミュレーション・
プログラム自体、コンピュータで実行するのに何週間も
かかる可能性がある。従って、ＡＳＩＣ設計のシミュレ
ーションよりも、エミュレーションにＦＰＧＡテクノロ
ジを用いることに対する関心が高まっている。しかし、
先行技術によるＦＰＧＡアーキテクチャは、ＡＳＩＣの
エミュレーションの支援に十分なサイズに合わせてスケ
ーリングを施すと、一般に利用可能なコンピュータまた
はワークステーションでコンパイルすることはできず、
ＦＰＧＡプログラミングは低速であった。

【００１０】ＦＰＧＡの物理的及び論理的アーキテクチ
ャは、ＦＰＧＡによる回路設計の実施に用いられるコン
パイル・ソフトウェアと対話する。コンパイル・ソフト
ウェアすなわちコンパイラは、入力としてゲート・レベ
ル（すなわち、構造的）ネット・リストを受け取り、Ｆ
ＰＧＡに効率よくプログラムするために用いることが可
能なコマンドを埋め込んだ２進イメージを出力する。コ
ンパイル・ソフトウェアによって実施される２つの主た
る操作は、「配置」と「経路選択」である。配置には、
ＦＰＧＡにおける単一プログラマブル素子によって実施
するのに十分な程度に小さいネットワークに繰り返し分
割することによって、回路設計を区分化することが含ま
れる。配置は、ピンの配置、論理分析の仕様、及び、顧
客指定の制約条件による制約を受ける。一般には、最小
二分割法（Mincut bipartition）のような対称区分化が
用いられるが、高レベルの相互接続及び経路選択を考慮
すると、シリコン領域の最も効率のよい利用を可能にす
るものではない。従って、経路選択プロセスでは、配置
制約、フォールト・マッピング、ファン・アウト制限、
及び、特定の回路設計に関して指定される他の経路選択
制限を受ける、必要な論理の経路選択が行われる。

【００１１】先行技術による対称ＦＰＧＡアーキテクチ
ャは、各ネットが配置される毎に、論理設計の残りの配
置されていない部分と共用する所定の相互接続資源を充
当することになるので、配置及び経路選択の問題に混乱
を生じる。回路設計が配置されると、経路選択資源が浪
費されることになり、回路を「リップ・アップ（ripped
up）」しなければならない。配置、経路選択、及び、
リップ・アップ処理は、対話処理で繰り返され、最終的
なコンパイルが生じる。コンパイル・ソフトウェアは、
ＦＰＧＡアーキテクチャに従って配置と経路選択のいず
れかに優先順位を与えることによってこの問題に対処し
ている。配置及び経路選択を繰り返す効率の悪さを回避
するため、配置と経路選択の問題を実質的に分離するＦ
ＰＧＡアーキテクチャが必要になる。

【００１２】市販の「フラットな」または「対称的」Ｆ
ＰＧＡアーキテクチャの代替案として、研究者は、数年
間にわたって階層アーキテクチャの研究を行ってきた。
Aditya A. Agarwal and David M. Lewis著 「階層フィ
ールド・プログラマブル・ゲート・アレイのための経路
選択アーキテクチャ（Routing Architectures for Hier
archical Field Programmable Gate Arrays）」ＦＰＧ
Ａ’９４（フィールド・プログラマブル・ゲート・アレ
イ第２回国際ＡＣＭ／ＳＩＧＤＡワークショップ会報）
（１９９４年２月１３日）と題する論文には、階層的相
互接続アーキテクチャの解説がある。階層的相互接続ア
ーキテクチャは、大部分のデジタル回路設計に存在する
階層を利用する。階層的に設計されたシステムには、配
線に局所性を備えている傾向がある（すなわち、物理的
に接近した素子間の短い相互接続数は、物理的に遠い素
子間の長いワイヤ数よりも多い）。階層アーキテクチャ
の場合、論理素子は、グループ、または、階層レベルを
なすように編成され、各グループには、そのグループ内
における通信のみを支援する相互接続ワイヤが含まれ
る。グループ間の通信を可能にするため、独立したワイ
ヤが設けられる。階層的相互接続アーキテクチャによっ
て、利用者は、回路がＡＳＩＣまたは専用ＩＣ設計で実
施される場合、結果として生じる混合により厳密に整合
する、短い配線資源と長い配線資源の混合を利用して、
回路設計を実施することが可能になる。

【００１３】Agarwal他の評価を受けた経路選択アーキ
テクチャによって、局所的相互接続は改善された。ま
た、Agarwalの構造によって、ｎレベルの階層の任意の
経路における最大スイッチ数が、競合する対称的アーキ
テクチャまたはフラット・アーキテクチャより優れた２
×ｎであることが立証された。しかし、この最悪のケー
スは、より多くの階層レベルを備えた設計にとってます
ます許容できないものになる。基本的困難は、先行技術
による階層的構造の場合、階層の最低レベルから、より
高い各レベルを経て、最高レベルにまで上方への接続を
行い、その後、各レベルを経て、宛先論理素子まで下方
へ接続しなければならないということである。この接続
では、あるレベルから次のレベルへの各遷移毎に、直列
スイッチを追加し、ある長さのワイヤを消費しなければ
ならない。伝搬遅延は、大きく、相互接続資源は、急速
に使い尽くされる。必要なのは、用いるスイッチが少な
く、配線長が短い、長い相互接続を可能にし、同時に、
局所的相互接続性を向上させる階層的相互接続構造であ
る。

【００１４】

【発明が解決しようとする課題】１９９５年１０月３日
のHo他に対する米国特許第５、４４５、５２５号には、
Agarwal他による解説のものと同様の階層的ＦＰＧＡア
ーキテクチャの説明がある。Hoのアーキテクチャは、行
バスと列バスによって階層の各レベルを相互接続するの
で、レベル間接続に必要なスイッチは、せいぜい１つで
あった。Ho他による構造は、１度につき１つずつ、階層
レベルを上方に接続することによって、所定のレベルに
基づいて論理グループ間に信号を分配する。代替案とし
て、Ho他は、階層的相互接続構造の資源を利用しない接
続を可能にする、ある階層グループから物理的に隣接し
た同位のグループへの相互接続を考案した。しかし、Ho
他の構造では、非隣接階層グループ（すなわち、同位グ
ループ）の論理素子間における接続に必要なスイッチ数
は減少しない。さらに、Ho他に構造は、相互接続構造が
各階層グループの周辺に沿って形成されるので、基本素
子すなわち「タイル」のタイリング可能な構造における
実施が困難である。あらためて必要なのは、用いるスイ
ッチが少なく、配線長が短い、長い相互接続を可能に
し、同時に、局所的相互接続性を向上させるタイリング
可能な階層的相互接続構造である。

【００１５】

【課題を解決するための手段】要するに、本発明には、
それぞれ、複数のデータ入力を備え、データ出力信号を
発生する複数のプログラマブル・アトミック論理素子
（ＰＡＬＥ）を含むプログラマブル論理素子が必要であ
る。ＰＡＬＥは、複数の階層をなすように結合された区
分として論理的に配列される。各区分は、独自の組をな
す次に低い階層区分と、その区分内にある独自の組をな
す次に低い区分だけに延びる相互接続バスによって形成
される。最低レベルの階層は、複数のＰＡＬＥの１つで
ある。各ＰＡＬＥ内に設けられた複数のハイパーリンク
によって、ＰＡＬＥ出力信号と、ＰＡＬＥを含むそれぞ
れのより高い階層レベルにおけるそれぞれの相互接続バ
スがプログラム可能に結合される。ＰＡＬＥには、区分
の任意の１つの相互接続バスを利用せずにＰＡＬＥデー
タ出力信号を隣接する、近傍ＰＡＬＥに結合するための
トンネル接続も含まれている。

【００１６】

【発明の実施の形態】効率的な大面積の集積回路は、そ
の設計において、できるだけステップ・アンド・リピー
ト処理が利用されることを必要とする。これは、単一の
複雑なタイルを設計し、さらに、それを繰り返すことに
よって、集積回路本体に規則的なアレイを形成する、
「タイル」・アーキテクチャと呼ばれるものである。基
本素子すなわち「タイル」をタイリング可能にするに
は、該アーキテクチャは、互いに接続されると、垂直方
向及び水平方向に長いバス及び短いバスを形成する、最
小部分及びパーツとして十分な階層バス構造を備えてい
なければならない。

【００１７】本発明の望ましい実施例の場合、各タイル
は、プログラマブル・アトミック論理素子（ＰＡＬＥ）
と呼ばれる基本的なプログラマブル素子から構成され
る。各ＰＡＬＥは、階層的相互接続ネットワークの最小
部分、並びに、いくつかのプログラマブル・スイッチに
包囲されて、タイルを形成する。タイルを並べて配置す
ると、６レベルの相互接続バス階層、並びに、局所目的
及び特殊目的の相互接続が形成される。

【００１８】一般に、相互接続ネットワークにおける各
階層レベルは、エミュレーション・システムのサブセク
ション内における電気通信を支援する。これらのサブセ
クションは、「リーフ」、「ブロック」、「セクタ」、
「チップ」、及び、「システム」と呼ばれる。理解しや
すくするため、これらの素子（さらに詳細に後述する）
は、互いに表１に示すように関連づけられている。

【００１９】

【表１】

【００２０】表１の各サブセクション毎に一覧された相
互接続レベルは、そのサブセクション内における素子間
の通信を支援する相互接続レベルを表している。特定の
サブセクション外において通信が必要な場合、より高い
階層レベルを利用して、相互接続することが可能であ
る。

【００２１】図１には、４つのデータ入力信号Ａ、Ｂ、
Ｃ、Ｄ、及び、繰上げ入力信号を受信するＰＡＬＥ１０
０が、ブロック図の形で示されている。ＰＡＬＥ１００
は、トンネル出力ドライバ１０２、レベル１／２出力ド
ライバ１０３、レベル３出力ドライバ１０４、及び、レ
ベル４出力ドライバ１０５、並びに、繰上げ出力信号を
含む４つの出力ドライバで得られる単一データ出力信号
を発生する。ＰＡＬＥ１００は、単一集積回路チップに
おける５つ以上の相互接続階層レベルを支援するように
設計されている。図１に示す特定の設計は、単なる一例
でしかなく、任意の数のデータ入力及びデータ出力を用
いることが可能である。繰上げ入力及び繰上げ出力は、
オプションである。ＰＡＬＥ１００にプログラムするの
に必要な入力は、図示されておらず、また、クロック信
号、イネーブル信号、及び、セット／リセット信号のよ
うな制御入力は、説明を容易にするため、図示されてい
ない。

【００２２】望ましい実施例の解説は、直交アレイをな
すように配列された特定のＰＡＬＥ及びタイル設計に関
連して行われるが、もちろん、さまざまなＰＡＬＥ及び
タイル設計が可能であり、代替アレイを用いることも可
能である。本発明の図解及び説明は、その論理構造に関
連して行われる。実際には、半導体集積回路で実施され
る物理的構造が、本書に示す論理構造に似ている場合も
あるが、物理的実施例は、本発明の教示を逸脱すること
なく、論理構造と大幅に異なることもあり得る。望まし
い実施例において指定される特定の用語、サイズ、及
び、スケール制限は、単なる例として示されるものであ
り、本発明の教示に対する制限と解釈すべきではない。

【００２３】以下にプログラマブル・アトミック論理素
子について説明する。本書で図解され、解説される特定
の例に用いられる基本論理ブロックは、プログラマブル
・アトミック論理素子（ＰＡＬＥ）と呼ばれる。本発明
の原理を理解するには、ＰＡＬＥの内部構造及び動作を
詳細に理解することが必要になる。いくつかの入力のプ
ログラマブル論理機能である、出力を発生することが可
能ないくつかの既知のプログラマブル・ビルディング・
ブロックの任意の１つを用いて、ＰＡＬＥを実施すれば
十分である。また、本発明の利点の多くは、基本論理素
子がプログラム可能でなくても実施可能である。本書で
は、完璧を期して、望ましい実施例のＰＡＬＥ設計に関
する詳細及び明細が示される。

【００２４】図１にブロック図の形で示すＰＡＬＥ１０
０は、特定の例において任意の４入力・１出力論理機能
または任意の２出力・１出力機能を実施するように構成
可能である。ＰＡＬＥ１００は、４つのデータ入力（Ａ
〜Ｄで表示）を備えている。本発明の論理アーキテクチ
ャを強調するため、実際の構造に必要な各種クロック及
び制御入力は示されていない。こうしたクロック及び制
御構造は、既知のテクノロジを利用して、あるいは、例
えば、本発明の譲受人が所有する米国特許出願第０８／
号に解説の制御構造によって実施することが可
能である。

【００２５】４つのデータ入力Ａ〜Ｄは、タイル２００
（図２に示す）内に終端がきており、タイル間の信号を
結合するために直接利用されることはない。繰上げ入力
ラインは、図１に示す特定の例におけるＡデータ入力ラ
インにプログラム可能に結合されるが、省略することも
できるし、あるいは、独立した入力として、ＰＡＬＥ１
００に直接結合することも可能である。

【００２６】ＰＡＬＥ１００は、図１に示す黒い三角形
１０２、１０３、１０４、及び、１０５によって示され
た多重データ出力ドライバに分配される、あるデータ出
力信号を発生する。各出力ドライバ１０２〜１０５は、
さらに詳細に後述する階層的相互接続構造の選択された
レベルにプログラム可能に結合される。多重出力ドライ
バは、所定のＰＡＬＥの出力に直接アクセス可能な階層
レベル数を増すことによって、相互接続の問題を軽減す
るために用いられる。

【００２７】以下にタイル・アーキテクチャについて説
明する。本発明による重要な利点は、ステップ・アンド
・リピート処理を通じて再生することにより、大型ＦＰ
ＧＡ構造を形成することができる、タイルとして実施す
ることが可能な階層アーキテクチャである。図２に示す
ように、タイル２００は、相互接続構造の関連する極小
部分を備えたＰＡＬＥ１００から構成される。図２にお
ける２つのラインの交差点の上に位置する中空の円は、
２つのラインを選択的に結合するプログラマブル相互接
続であることを表している。図２における黒のべた塗り
の円は、２つの交差ライン間における固定接続またはハ
ード配線接続を表している。その交差点に中空の円また
はべた塗りの円がない交差ラインは、電気的に結合され
ていない。

【００２８】既述のように、図２に示す論理構造は、本
発明の物理的実施例に似ている場合もあれば、似ていな
い場合もある。図２に示す論理構造の説明及び図解例
は、既知の任意のＩＣテクノロジで実施することが可能
である。各階層レベルにおけるワイヤ数は、プログラマ
ブル・スイッチの数及びプログラマブル・スイッチの配
置と同様、設計上の選択の問題である。示される特定の
例は、例示により、理解が得られるようにするためのも
のであって、本発明の教示に対する制限と解釈してはな
らない。

【００２９】出力ドライバ１０２は、本書において「レ
ベル０」相互接続または「トンネル」と呼ばれるものに
結合される。トンネルは、各タイル２００から、タイル
２００の４つの側部のそれぞれにおいて最も近い近傍タ
イルに対してハード配線される。ライン２０１は、出力
ドライバ１０２をタイル２００の右側のタイルに結合す
る。同様に、ライン２０２は、出力ドライバ１０２をタ
イル２００の左側のタイルに結合し、ライン２０３は、
出力ドライバ１０２をタイル２００の上方のタイルに結
合し、ライン２０４は、出力ドライバ１０２をタイル２
００の下方のタイルに結合する。

【００３０】ライン２０６、２０７、２０８、及び、２
０９は、隣接する最も近い近傍タイルからタイル２００
に入ってくるトンネル・ラインである。右のタイルから
のライン２０６は、プログラマブル・スイッチを介し
て、ＰＡＬＥ１００へのＣデータ入力に選択的に結合さ
れる。タイル２００の上方のタイルからのライン２０７
は、ＰＡＬＥ１００のＣデータ入力に選択的に結合され
る。同様に、左からのライン２０８及び下方からのライ
ン２０９は、それぞれ、Ａ及びＤデータ入力ラインに、
それぞれ、プログラム可能に結合される。

【００３１】８つのライン、２０１、２０２、２０３、
２０４、２０５、２０６、２０７、２０８、及び、２０
９は、レベル０相互接続から構成され、最も近い近傍タ
イルとの局所的相互接続を可能にする。本発明によれ
ば、レベル０相互接続では、単一のプログラマブル・ス
イッチだけしか利用せずに、任意のＰＡＬＥ１００の出
力が最も近い任意のＰＡＬＥ１００に結合され、この結
果、低損失で、遅延のわずかな接続が形成される。多く
の回路設計には、近傍ＰＡＬＥ間における多数のこうし
た局所的相互接続が必要とされるので、レベル０相互接
続によれば、プログラマブル・スイッチ及びワイヤ専用
のチップ領域に関して、比較的オーバヘッドの少ない相
互接続の要求が、全体として高い割合で満たされる。

【００３２】望ましい実施例の場合、ライン２０１〜２
０９によって形成されるレベル０相互接続は、タイル２
００の上方及び下方のタイルが、タイル２００の左右の
タイルとは異なる階層グループであるため、厳密には階
層的ではない。このため、レベル０相互接続に関して対
称的またはフラットな相互接続アーキテクチャを用いる
ことによって、優れた局所的相互接続性が得られるが、
相互接続が長くなると、より多くの従来の階層的構造に
依存することになる。先行技術に対する本発明のこの卓
越性は、下記の階層的相互接続構造に関する論考におい
てよりいっそう明らかになる。

【００３３】タイル２００には、望ましい実施例の場
合、ＰＡＬＥ１００に対するＡ、Ｂ、Ｃ、及び、Ｄ入力
と交差する１２のワイヤによって形成されるレベル１の
相互接続バス２１１の最小部分が含まれている。タイル
２００には、レベル２の相互接続バス２１２、レベル３
の相互接続バス２１３、及び、レベル４の相互接続バス
２１４も含まれている。出力ドライバ１０３は、プログ
ラマブル・スイッチを介して、レベル１の相互接続バス
２１１及びレベル２の相互接続バス２１２から選択され
たワイヤにＰＡＬＥ１００の出力信号を結合する。

【００３４】従来の階層的構造の場合、出力信号は、例
えば、レベル１の相互接続バス２１１といった、１つの
階層レベルだけにしか結合されない。従って、従来の構
造の場合、信号は、ＰＡＬＥ出力からレベル２の相互接
続バスに達するのに、少なくとも２つのスイッチを通過
しなければならない。これに対し、本発明では、各ＰＡ
ＬＥ１００からレベル２の相互接続バスへの直接接続す
なわち「ハイパーリンク」が可能になる。ハイパーリン
クによって、先行技術に比べると、信号経路からスイッ
チが１つ排除される。本発明によるアーキテクチャは、
従来のやり方で（すなわち、各レベルの交差時に、スイ
ッチを利用してレベル毎に）信号を通すことも可能であ
るが、ハイパーリンクによって、スイッチ数が大幅に減
少する。

【００３５】出力ドライバ１０４がレベル３の相互接続
バス２１３の選択されたワイヤに結合することによっ
て、レベル３の相互接続バスへのハイパーリンクが形成
される。さらに、出力ドライバ１０５によって、ＰＡＬ
Ｅ１００からレベル４の相互接続バスの選択されたワイ
ヤへのハイパーリンクが形成される。従来の階層的相互
接続は、レベル３の相互接続バス２１３に達するのに、
少なくとも３つのプログラマブル・スイッチを必要と
し、レベル４の相互接続バス２１４に達するのに少なく
とも４つのスイッチを必要とする。云うまでもないこと
ではあるが、発明者が、４つ以上の階層レベルを備えた
ＦＰＧＡを承知しているわけではないので、また、部分
的には、追加される階層レベルが増えるにつれて、必要
とされるスイッチ数も増加するため、従来の相互接続構
造に対する言及は、比較のためだけになされている。

【００３６】本発明による、基本素子すなわち「タイ
ル」のタイリング可能な構造によれば、ステップ・アン
ド・リピート処理に適した、タイリング可能なアーキテ
クチャによる階層的構造の利点が得られる。

【００３７】以下に階層的相互接続構造について説明す
る。本発明の望ましい実施例による階層的相互接続構造
は、集積回路の３つの金属層において実施するのが望ま
しい、マルチレベル（レベル０〜６）論理的階層として
実施される。階層的構造は、望ましい実施例において専
用相互接続を形成する繰上げサブシステムによって補足
される。タイルを並べて配置すると、６つの相互接続バ
ス階層レベル（すなわち、各集積回路チップ毎に４つの
レベルと、複数の集積回路チップを接続する２つのレベ
ル）、並びに、局所的相互接続を可能にするレベル０構
造が形成される。

【００３８】図３には、図２のタイル２００と同様の４
つのタイルを組み合わせて、「リーフ」３００と呼ばれ
る階層レベルを形成する方法が示されている。任意の数
のタイル２００をグループにまとめて、リーフ３００を
形成することが可能であるが、高レベルの相互接続及び
経路選択を考慮すると、４つのタイルによって、チップ
領域を最も効率よく利用できることが分かった。階層レ
ベルにおける素子数は、ＦＰＧＡのプログラムに用いら
れる制御バス（不図示）を効率よく利用するために選択
される。

【００３９】望ましい実施例の４タイル・リーフ３００
によって、繰上げサブシステム（後述する）を介した論
理素子の緊密な結合、及び、直接的な最も近い近傍タイ
ルとの接続が得られるので、マクロ回路（例えば、カウ
ンタ、シフト・レジスタ、加算器等）に対する論理の効
率的なパッキングが可能になる。

【００４０】特定の例の場合、水平方向にタイル２００
のステップ・アンド・リピートを４回行うことによっ
て、リーフ３００が発生する。レベル１の相互接続バス
２１１は、レベル３の相互接続バス２１３と同様、リー
フ３００を横切って連続状態になる。本発明によれば、
レベル１の相互接続バス２１１は、リーフ３００の境界
に終端がくるが、レベル３の相互接続バス２１３は、リ
ーフ３００を越えて延び、リーフ３００の左右に隣接し
たリーフに対する接続を可能にする。これを実施するた
め、リーフ３００の設計は、タイル２００のステップ・
アンド・リピート後に、レベル３の相互接続バス２１３
がレベル１の相互接続バス２１１より遠くまで延びるよ
うに、左側及び右側に変更を加えることによって、修正
される。他の修正を施すことによって、例えば、繰上げ
サブシステムの接続性を高めることも可能である。レベ
ル２の相互接続バス２１２及びレベル４の相互接続バス
２１４は、リーフの境界を越えて延び、リーフ３００の
上方及び下方のリーフに結合するが、この段階では、修
正の必要はない。

【００４１】リーフ３００の配置が済むと、それは、
「ブロック」と呼ばれる次に高い階層レベルのためのビ
ルディング・ブロックになる。従って、リーフ３００の
右エッジに生じるレベル３の相互接続バス２１３の変更
は、１回だけしか設計されないので、設計努力が最小限
に抑えられる。リーフ３００が、ステップ・アンド・リ
ピート処理を利用して複製されると、「ブロック」と呼
ばれるより高いレベルの階層（その一部が図４に示され
ている）が形成される。ブロック４００は、図４に示す
ように、レベル２の相互接続バス２１２がブロック４０
０の全てを横切って延び、その終端がブロック４００の
エッジにくるようにして、互いに垂直方向に形成される
いくつかのリーフ３００から構成される。

【００４２】ブロック４００は、ステップ・アンド・リ
ピート処理の後、エッジに修正を施して、次の階層レベ
ルのためのタイリング可能な単位を形成するという点
で、リーフ３００と同様に形成される。図４の特定の例
に示すブロック４００の場合、レベル２の相互接続バス
２１２の終端がブロック４００の上方及び下方のエッジ
にくるように、一方、レベル４の相互接続バス２１４
は、ブロック４００の境界を越えて外側に延びることが
できるように、上方及び下方のエッジに修正が施され
る。

【００４３】ステップ・アンド・リピート処理を利用し
て、ブロック４００を複製することにより、図５に示す
セクタ５００と呼ばれるさらに高いレベルを形成するこ
とができる。レベル３の相互接続バス２１３は、セクタ
５００を横切って延びるが、その内部に制限される。レ
ベル４の相互接続構造は、結合すると、セクタ５００の
境界を横切って延び、チップ全体を横断することにな
る。

【００４４】例示の構造の場合、レベル２の相互接続バ
ス２１２は、各ブロック４００におけるスタックされた
リーフ３００の高さに沿って延びる８０本のワイヤ（２
０本／タイル×４タイル／リーフ）によって形成され
る。レベル２の相互接続バス２１２によって、各ブロッ
ク４００毎に、１６つのリーフ間だけのデータ・トラヒ
ックが可能になる。レベル２の相互接続バス２１２が、
レベル１の相互接続バス２１１と交差する位置で、各レ
ベル２のワイヤと各レベル１の交差点に、十分なプログ
ラマブル・クロスバー・マトリックスを形成することが
可能になる。しかし、十分なクロスバー・スイッチはけ
た外れに複雑である。望ましい実施例の場合、粗密なク
ロスバーが用いられる。粗密なクロスバーを用いる場
合、所定の修正を施して、ＦＰＧＡに対する設計の容易
な配置及び経路選択を可能にするのに十分な多様性を持
たせることが必要になる。これらの修正については、さ
らに詳細に後述する。

【００４５】該プログラマブル・スイッチは、レベル２
の相互接続バス２１２からレベル１の相互接続バス２１
１への信号伝達だけを行うのが望ましいが、レベル１の
相互接続バス２１１から上位のレベル２の相互接続バス
２１２への信号伝達を意図したものではない。この特徴
によって、スイッチの設計が単純化され、また、本発明
に従って、ＦＰＧＡに対する設計の経路選択時における
制約条件として課せられると、コンパイルが大幅に単純
化される。階層レベル間のスイッチを単一方向において
のみ可能にするため、上述のハイパーリンクが必要にな
る。

【００４６】特定の例の場合、１つのメモリ・ブロック
に加えて、１５つのブロック４００を並べて配置するこ
とにより、セクタ５００が形成される。レベル３の相互
接続バス２１３が、セクタの長さに沿って延びる３５２
本までのワイヤ（２２本／リーフ×１６リーフ／ブロッ
ク）によって形成される。後述のように、レベル３のワ
イヤに利用可能な３５２本のワイヤの一部については、
利用者がより高い階層レベルに指定することが可能であ
る。従って、レベル３の相互接続バス２１３における実
際のワイヤ数は、アプリケーション毎に変動することに
なる。解説をしやすくするため、レベル３の相互接続バ
ス２１３は、レベル３／６相互接続バス２１３とも称す
ることにする。

【００４７】レベル３／６相互接続バス２１３によれ
ば、セクタ５００の１５つのブロック４００間における
データ・トラヒックだけが可能になる。レベル６の相互
接続バスによれば、集積回路チップ６００（図６に示
す）間のデータ・トラヒックが可能になる。レベル３の
相互接続バス２１３は、レベル２の相互接続バス２１２
と交差し、特定の例の場合、レベル３のワイヤとレベル
２のワイヤとの選択された交差点に配置されたプログラ
マブル・スイッチによって、粗密なクロスバーが形成さ
れる。やはり、レベル２の相互接続バス２１２から上位
のレベル３の相互接続バス２１３に対してではなく、レ
ベル３の相互接続バス２１３からレベル２の相互接続バ
ス２１２に対してのみ、信号を結合できるようにするこ
とが望ましい。

【００４８】特定の例の場合、３つのセクタを互いに上
部で組み合わせることによって、図５に示す集積回路チ
ップ６００が形成される。レベル４の相互接続バス２１
４は、６６０本のワイヤ（１１本／タイル×４タイル／
リーフ×１５リーフ／セクタ）によって形成され、その
一部については、利用者が後述のレベル５の相互接続バ
スに指定することが可能である。解説を容易にするた
め、レベル４の相互接続バス２１４に利用可能な６６０
本のワイヤは、代わりに、レベル４／５相互接続バス２
１４と呼ぶことにする。レベル４の相互接続バス２１４
のレベル４の部分は、集積回路チップ６００のセクタ５
００間におけるデータ・トラヒックだけを伝達する。レ
ベル４の相互接続バス２１４のレベル５の部分は、デー
タ・トラヒックを他の集積回路チップ６００にまで拡張
できるようにする。

【００４９】特定の例の集積回路チップ６００は、従っ
て、幅６０タイル×高さ４８タイルであり、集積回路チ
ップ上に２８８０つのタイルを設けられることになる。
レベル４／５相互接続バス２１４が、レベル３／６相互
接続バス２１３と交差する。望ましい実施例の場合、粗
密なクロスバーが、レベル４／５相互接続バス２１４の
ワイヤと、レベル３／６相互接続バス２１３のワイヤと
の交差点において用いられる。他の階層レベルとは異な
り、レベル４の相互接続バスとレベル３の相互接続バス
を結合するスイッチは、双方向性であることが望まし
い。

【００５０】これ以上の階層レベルは、既述のように相
互接続バスのうち任意のものを再分割することによって
得られる。図６の場合、２つの対向エッジ（すなわち、
北エッジと南エッジ）にマルチプレクサ（ＭＵＸ）６０
３を形成することによって、レベル４／５相互接続バス
２１４におけるワイヤから選択されたワイヤが多重化さ
れ、垂直方向に位置するワイヤ・ボンド６１５によって
示されるレベル５の相互接続バスが形成される。レベル
５の相互接続バスには、複数の集積回路チップ６００を
包囲して、集積回路チップ６００の非隣接側にボンド・
パッド６０７を結合するワイヤ６０５も含まれている。
レベル４／５相互接続バス２１４における上述の１１本
のワイヤのうちの６本をプログラム可能に交換して、こ
れらを複数の集積回路チップ６００の相互接続に用いら
れるレベル５のワイヤ６０５及びワイヤ・ボンド６１５
にすることが可能である。換言すれば、集積回路チップ
６００の周辺において、１１本のうち６本までのワイヤ
を選択的にボンド・パッドに結合することが可能であ
る。従って、レベル４及びレベル５の相互接続の実際の
数は、互いに自由に交換できるので、動的である。レベ
ル４の相互接続バス２１４は、集積回路チップ６００の
境界に終端がくるが、レベル５のバスは、隣接集積回路
チップ６００内に入り込む。

【００５１】図６にワイヤ６１６によって示されたレベ
ル６の相互接続は、マルチプレクサ６０２を用いて、レ
ベル３／６相互接続バス２１３の選択されたワイヤとワ
イヤ・ボンド６１６を結合することによって得られる。
望ましい実施例の場合、マルチプレクサ６０４は、各集
積回路チップ６００の１つのエッジだけにしか形成され
ない。望ましい実施例の場合、マルチプレクサ６０４
は、各集積回路チップ６００のマルチプレクサ６０２と
は反対の側に設けられる。マルチプレクサ６０４は、選
択されたレベル３及びレベル４の相互接続ワイヤをユー
ザ入力及び出力に結合するために利用される。図６に示
すように、集積回路チップ６００を回転させて、隣接す
る集積回路チップのマルチプレクサ６０２が互いに向か
い合うようにすることによって、複数の集積回路チップ
が組み合わせられて、相互接続バスの第５及び第６レベ
ルが形成される。レベル３の相互接続バス２１３におけ
る上述の２２本のワイヤのうちの８本までは、集積回路
チップ周辺におけるボンド・パッドに選択的にスイッチ
することができる。ボンド・パッドに結合されると、レ
ベル６のバスは、ワイヤ・ボンドまたは他の既知の集積
回路チップ相互接続方法によって、隣接するＦＰＧＡの
集積回路チップ６００まで延ばすことが可能である。従
って、レベル３及びレベル６のバスの実際の幅は、互い
に自由に交換できるので、動的である。レベル３の相互
接続バス２１３は、集積回路チップ６００の境界に終端
がくるが、レベル６のバスは、隣接集積回路チップまた
は一次Ｉ／Ｏにまで延びる。

【００５２】５つ以上の集積回路チップを互いに結合す
ることが可能であり、望ましい実施例の場合、６つの集
積回路チップが結合される。図６に示すように結合する
ことが可能なチップ数に関する実際の制限は、とりわ
け、各集積回路チップ６００のＰＡＬＥ１００の数、相
互接続バスの各レベルが支援可能な帯域幅、並びに、所
望の性能によって決定される。

【００５３】タイルを再生して、階層構造を形成する
と、レベル１の相互接続バス２１１及びレベル２の相互
接続バス２１２のラインは比較的短くなり、結果とし
て、ラインの長さに沿ったバッファリングが不要にな
る。しかし、レベル３の相互接続バス２１３及びレベル
４の相互接続バス２１４のラインは、チップ６００の長
さ及び幅にわたって延びるので、ＲＣ効果のために信号
速度がかなり低下する。従って、レベル３及び４のバス
にバッファ（不図示）を配置して、完全な論理状態及び
エッジを確保することが望ましい。各ラインの信号の方
向は、回路の配置及び経路選択の前に分かっているの
で、バッファは、単一方向に動作するようにプログラム
することができる。また、バッファを使用禁止にして、
バッファのいずれかの側のラインの部分をセグメント化
する働きをする、高インピーダンスの開路ブレークをバ
ス・ラインに生じさせることも可能である。バス・ライ
ンをセグメント化すると、バスの未使用部分のリサイク
ルが可能になるので、有効バス幅が増大する。また、セ
グメント化すると、バス・ライン長の選択的短縮によっ
て、ＲＣ効果に起因する伝搬遅延を短くすることも可能
になる。

【００５４】階層レベル２及び４／５は、物理的には金
属層３によって実施される。階層レベル３／６は、金属
層２によって実施される。階層レベル１は、金属層１に
よって実施される。金属層２の導体は、金属層１及び３
の導体に対して垂直な配向が施されている。各金属層に
おいて、ワイヤが１つのタイルから隣接タイルに渡る際
に生じる周期的なワイヤの回転を除けば、金属ワイヤ
は、互いにほぼ平行な配向が施されている。

【００５５】あるレベルと次のレベルをプログラム可能
に結合して、上述のクロスバー・マトリックスを形成す
るため、あるレベルからのワイヤが、別のレベルからの
ワイヤと交差する位置に、複数のＳＲＡＭ制御式スイッ
チが配置される。ＳＲＡＭ制御式スイッチは、信号がレ
ベル１からＰＡＬＥ１００の入力へ下方にだけしか伝搬
することができないような、単方向性スイッチであるこ
とが望ましい。同様に、単方向性スイッチは、信号が階
層レベル１つ分下方にだけしか伝搬することができない
ように、レベル２をレベル１に、レベル３をレベル２に
接続するために用いられる。レベル４とレベル３との間
の３つのクロスオーバにおけるプログラマブル・スイッ
チは、双方向性であり、上方及び下方への信号の伝搬を
可能にする。

【００５６】本発明の特定の実施例を解説し、例証する
ために、かなりの特定情報が与えられる。本発明が、本
書で示される特定の設計基準によって制限を受けるもの
ではないことはもちろん明白である。各階層レベルにお
ける素子数、並びに、各相互接続レベル毎に用いられる
ワイヤ数によって、さまざまな実施が可能である。スイ
ッチは、指示のある場合（ハイパーリンクが用いられる
場合）、単一方向性とすることもできるし、あるいは、
双方向性とすることも可能である。スイッチは、再度プ
ログラム可能とすることも、あるいは、一度だけプログ
ラム可能とすることも可能である。ＦＰＧＡ設計の熟練
者には明らかな、以上の及びその他の修正は、本発明に
よる構造の単なる拡張であり、同等物である。

【００５７】以下に繰り上げサブシステムについて説明
する。上述の相互接続構造を補足するため、専用相互接
続を設けることも可能である。例えば、望ましい実施例
の場合、図２に示す繰り上げ入力ライン３１２及び繰り
上げ出力ライン３１３、並びに、図３に示す繰り上げリ
ターン・ワイヤ３１４が実施される。繰り上げサブシス
テムによって、各ＰＡＬＥは、主出力項と繰り上げ出力
項の両方を計算することが可能になる。繰り上げ項は、
タイル２００の右側だけにおける近傍ＰＡＬＥ１００の
選択されたデータ入力（例えば、図２のＡデータ入力）
に接続される。

【００５８】繰り上げ信号は、リーフ３００内の多くの
ＰＡＬＥ１００を伝搬することが可能であり、繰り上げ
リターン・ワイヤ３１４を用いて、次のリーフ３００の
始端に戻すことが可能である。本発明のタイリング可能
なアーキテクチャの場合、各タイルには、図２に示すよ
うに、繰り上げリターン・ワイヤの最小部分が含まれて
いる。リーフ３００の形成に用いられるステップ・アン
ド・リピート処理の後で、各リーフ３００におけるタイ
ル２００の繰り上げ出力ライン２１３は、繰り上げリタ
ーン・ライン３１４にハード配線される。同様に、繰り
上げ入力ライン３１２は、リーフ３００の反対側におい
て、下方の隣接リーフ３００からの繰り上げリターン・
ライン３１４に結合される。これによって、ブロック４
００内におけるタイル２００を最大で全部利用して、レ
ジスタ、カウンタ、または、加算器を形成することが可
能になる。繰り上げシステムは、ブロック４００の外側
にまで延びないことが望ましい。

【００５９】以下に相互接続の強化について説明する。
上述のように、粗密なクロスバー・スイッチ・マトリッ
クスを用いて、各相互接続バスと次に低い階層の相互接
続バスを結合するのが望ましい。十分な交差プログラマ
ブル相互接続アレイには、全ての信号について１００％
の接続性が得られるという潜在的利点がある。しかし、
各プログラマブル・スイッチは、集積回路チップのかな
りの面積を占めるので、各回路設計には、ほんのわずか
しか用いられず、従って、十分な交差マトリックスは非
効率的である。

【００６０】本発明のハイパーリンクの特徴によって、
各交差マトリックスは、階層的に下方への信号伝搬だけ
しか必要としなくなるので、交差スイッチ・マトリック
スの重圧がある程度軽減される。ハイパーリンクが階層
的に上方への信号伝搬を取り扱うという点を想起された
い。

【００６１】相互接続性は、交差マトリックスにおける
擬似ランダム・スイッチ配置によってさらに強化され
る。交差マトリックスにきちんとした順序でスイッチを
配置すると、設計をＦＰＧＡにコンパイルする場合に困
難を生じることが分かった。これは、とりわけ、大型Ｆ
ＰＧＡの場合に当てはまる。一般に、この困難が生じる
のは、集積回路チップ６００のある部分において利用可
能な相互接続が、集積回路チップ６００の別の部分にお
いて利用可能な相互接続と同一であるためである。つま
り、相互接続の多様性が規則的なスイッチ・アレイによ
って制限される。

【００６２】本発明によれば、レベル１〜４の相互接続
バス２１１〜２１４のそれぞれから構成されるライン
が、１つのタイル２００から隣接するタイル２００に渡
る際に回転する。タイル２００のエッジに注目すると、
これは図２及び図３に示されている。例えば、タイル２
００の側部の１つにおけるレベル１の相互接続バス２１
１の各ワイヤは、回転またはレベル１の相互接続バス２
１１の全幅だけ下方に位置調整する最上部のワイヤを除
いて、上方に向かい、ワイヤ位置１つ分だけ位置調整す
る。同様の構成が、バスの全てに存在する。

【００６３】回転時、１つのラインを除く全てが、ある
方向において位置１つ分だけ回転し、残りの１つのライ
ンは、別の方向に逆回転して、バス全体にわたって延
び、バス内の他の全てのラインと交差する。このワイヤ
の回転によって、相互接続スイッチは、物理的に規則的
パターン内に位置することが可能になるので、各タイル
は同一であるが、同時に、スイッチが隣接タイル２００
の相互接続バスにおける電気的に異なる位置に生じるこ
とになる。従って、相互接続の多様性の問題が、簡単に
製造できるタイリング可能な構造を妥協によって損なう
ことなく、解決される。

【００６４】相互接続性を高めるもう１つの特徴は、上
述のレベル３／６相互接続バス及びレベル４／５相互接
続バスに関する自由に交換できる手段である。ＦＰＧＡ
の設計において、バス幅は、バスに流れると予測される
トラヒックの統計分析に基づいて選択される。統計分析
によって、平均的なバス幅の設計基準及び分散（すなわ
ち、標準偏差の二乗）が得られるので、ＦＰＧＡにおい
て十分な数の設計を実施することが可能になる。

【００６５】可変な共用手段を備えたバスを設計する場
合、バス幅は、各バスの平均バス幅を加算し、さらに、
個々の分散の合計の平方根を加算することによって求め
られる。この結果、２つの独立したバスで実施した場
合、より多くのラインが必要となるトラヒックの処理を
行うことが可能なバス幅が狭くなる。例えば、望ましい
実施例の場合、２つの独立したバスとして実施すると、
幅が２２ライン分で、レベルが３／６のバスは、２５本
のラインを必要とする。

【００６６】望ましい行い方は、十分なまたは豊富なク
ロスバー・マトリックスを実施して、チップ周辺におい
て、レベル５の相互接続バスとレベル６の相互接続バス
をボンド・パッドに結合する。レベル５の相互接続バス
とレベル６の相互接続バスの各ラインをボンド・パッド
に結合する最小限の相互接続を許容することができる
が、この最小限の相互接続によって、ＦＰＧＡの１つに
対する設計の配置／経路選択とマルチチップ設計の隣接
ＦＰＧＡの１つに対する設計の配置／経路選択がリンク
される。十分なクロスバー・マトリックスによって、２
つの設計問題が分離されるので、チップ・レベルの区分
化が完了すると、各集積回路チップに対する設計のコン
パイルを個別に実施することが可能になり、コンパイル
時に同時に処理しなければならない情報量が大幅に減少
する。これには、より小型で、非力なコンピュータ及び
ワークステーションによるコンパイルを可能にするとい
う実用的な効果がある。

【００６７】結論として、これまでに明らかになったよ
うに、フィールド・プログラマブル・ゲート・アレイ・
アーキテクチャには、設計効率がよく、相互接続資源の
効率のよい利用を可能にする真の階層的相互接続が施さ
れる。望ましい実施例に基づいて例示され、解説された
特定の例の詳細は、完璧を期して示されただけのもので
あり、本発明の教示に関する制限とみなされるものでは
ない。従って、本書で明白に示唆された修正を含む特定
の実施例に関する多くの修正は、本書に解説の望ましい
実施例と同等である。

【００６８】以下に本発明の実施の形態を要約する。 １． それぞれ、複数のデータ入力（１０１）を備え、
データ出力信号を発生する、複数のプログラマブル・ア
トミック論理素子（ＰＡＬＥ）（１００）と、それぞ
れ、いくつかのＰＡＬＥ（１００）と、リーフ（３０
０）内に制限されたレベル１の相互接続バス（２１１）
とからなる複数のリーフ（３００）と、それぞれ、いく
つかのリーフ（３００）と、ブロック（４００）内に制
限されたレベル２の相互接続バス（２１２）とからなる
複数のブロック（４００）と、それぞれ、複数のブロッ
ク（４００）と、セクタ（５００）内に制限されたレベ
ル３の相互接続バス（２１３）とからなる複数のセクタ
（５００）と、各ＰＡＬＥ（１００）内にあって、ＰＡ
ＬＥ（１００）からのデータ出力信号を１つ以上のすぐ
隣接したＰＡＬＥ（１００）に送り込むための第１のド
ライバ（１０２）と、各ＰＡＬＥ（１００）内にあっ
て、ＰＡＬＥ（１００）からのデータ出力信号を送り出
すための第２のドライバ（１０３）と、第２のドライバ
（１０３）をリーフ（３００）の１つにおけるレベル１
の相互接続バス（２１１）に結合する、各ＰＡＬＥ（１
００）に関連した第１のプログラマブル・ハイパーリン
クと、第２のドライバ（１０３）をブロック（４００）
の１つにおけるレベル２の相互接続バス（２１２）に結
合する、各ＰＡＬＥ（１００）に関連した第２のプログ
ラマブル・ハイパーリンクと、各ＰＡＬＥ（１００）内
にあって、ＰＡＬＥ（１００）からのデータ出力信号を
送り出すための第３のドライバ（１０４）と、第３のド
ライバ（１０４）をセクタ（５００）の１つにおけるレ
ベル３の相互接続バス（２１３）に結合する、各ＰＡＬ
Ｅ（１００）に関連した第３のプログラマブル・ハイパ
ーリンクとが含まれている、プログラマブル論理素子。

【００６９】２． 複数のセクタ（５００）が、単一の
集積回路チップ（６００）と、該集積回路チップ内に制
限されるレベル４の相互接続バス（２１４）と、各ＰＡ
ＬＥ内にあって、ＰＡＬＥからデータ出力信号を送り出
すための第４のドライバ（１０５）と、第４のドライバ
（１０５）を集積回路チップのレベル４の相互接続バス
（２１４）に結合する、各ＰＡＬＥ（１００）に関連し
た第４のプログラマブル・ハイパーリンクとを含む素子
から形成される上記１に記載のプログラマブル論理素
子。

【００７０】３． 複数のセクタ（５００）が、複数の
集積回路チップ（６００）と、各集積回路チップ内に制
限されるレベル４の相互接続バス（２１４）と、各ＰＡ
ＬＥ内にあって、ＰＡＬＥからデータ出力信号を送り出
すための第４のドライバ（１０５）と、第４のドライバ
（１０５）を集積回路チップのレベル４の相互接続バス
（２１４）に結合する、各ＰＡＬＥ（１００）に関連し
た第４のプログラマブル・ハイパーリンクとを含む素子
から形成される上記１に記載のプログラマブル論理素
子。

【００７１】４． 第４のプログラマブル・ハイパーリ
ンクが、第４のドライバ（１０５）をプログラム可能に
レベル５の相互接続バス（６０５）へと結合し、各集積
回路チップ（６００）から別の集積回路チップ（６０
０）に第１の方向に延びるレベル５の相互接続バス（６
０５）と、 第３のプログラマブル・ハイパーリンク
が、第３のドライバ（１０４）をプログラム可能にレベ
ル６の相互接続バス（６０６）へと結合し、各集積回路
チップ（６００）から別の集積回路チップ（６００）に
第２の方向に延びるレベル６の相互接続バス（６０６）
とが含まれている上記３に記載のプログラマブル論理素
子。

【００７２】５． 第１のスイッチが、第２のドライバ
（１０３）をレベル２の相互接続バス（２１２）の独自
のワイヤに結合する、第１の複数のスイッチからなる第
２のプログラマブル・ハイパーリンクと、各第２のスイ
ッチが、第３のドライバ（１０４）をレベル３の相互接
続バス（２１３）の独自のワイヤに結合する第２の複数
のスイッチからなる第３のプログラマブル・ハイパーリ
ンクとが含まれている上記１に記載のプログラマブル論
理素子。

【００７３】６． レベル１の相互接続バス（２１１）
をリーフ（３００）内のＰＡＬＥ（１００）データ入力
に結合する、十分に稠密なクロスバー・マトリックス
と、レベル２の相互接続バス（２１２）をレベル１の相
互接続バス（２１１）に結合する、第１の粗密なクロス
バー・マトリックスと、レベル３の相互接続バス（２１
３）をレベル２の相互接続バス（２１２）に結合する、
第２の粗密なクロスバー・マトリックスとが含まれてい
る上記１に記載のプログラマブル論理素子。

【００７４】７． 稠密なクロスバー・マトリックス
と、第１の粗密なクロスバー・マトリックスと、第２の
粗密なクロスバー・マトリックスとが、それぞれ、高レ
ベルの相互接続バスから低レベルの相互接続バスに第１
の方向に信号を伝導するスイッチからなる上記６に記載
のプログラマブル論理素子。

【００７５】８． それぞれ、複数のデータ入力（１０
４）を備え、データ出力信号を発生する、複数のプログ
ラマブル・アトミック論理素子（ＰＡＬＥ）（１００）
と、各区分が、独自の組をなす次に低い階層区分と、そ
の区分内にある独自の組をなす次に低い区分だけに延び
る相互接続バス（２１２、２１３、２１４）とから構成
され、最低レベルの階層が複数のＰＡＬＥ（１００）の
１つである、複数の階層的に結合された区分（１００、
３００、４００、５００）と、ＰＡＬＥを含むより高レ
ベルの階層のそれぞれにおける相互接続バスのそれぞれ
に、ＰＡＬＥデータ出力信号をプログラム可能に結合す
る、各ＰＡＬＥ内の複数のハイパーリンクとが含まれて
いる、プログラマブル論理素子。

【００７６】９． プログラマブル論理素子への目標回
路設計のプログラミング方法において、プログラマブル
論理素子の基本プログラマブル単位と、基本プログラマ
ブル単位間の相互接続に関して定義される複数のネット
ワークに、回路設計をマッピングし、各階層レベル毎
に、いくつかの区分が含まれ、所定の階層レベルの各区
分が、所定の階層レベルにおけるいくつかの区分の他の
区分から電気的に分離された、相互接続バスを備えたプ
ログラマブル論理素子に、複数の階層的に関連した論理
区分（１００、３００、４００、５００）を設け、各区
分が、基本プログラマブル単位の１つに適合できるまで
マッピングされた回路設計を順次低い階層レベルの区分
に適合する部分をなすように再帰的に分割し、基本プロ
グラマブル単位のそれぞれに関連した複数のハイパーリ
ンクを設け、このハイパーリンクによって、基本プログ
ラマブル単位が、所定の基本プログラマブル単位がメン
バをなすレベルより高いレベルの任意の論理区分の相互
接続バスとの通信が可能であるようにする方法。

【００７７】

【発明の効果】従来の階層的構造の場合、出力信号は、
例えば、レベル１の相互接続バス２１１といった、１つ
の階層レベルだけにしか結合されない。従って、従来の
構造の場合、信号は、ＰＡＬＥ出力からレベル２の相互
接続バスに達するのに、少なくとも２つのスイッチを通
過しなければならない。これに対し、本発明では、各Ｐ
ＡＬＥ１００からレベル２の相互接続バスへの直接接続
すなわち「ハイパーリンク」が可能になる。ハイパーリ
ンクによって、先行技術に比べると、信号経路からスイ
ッチが１つ排除される。本発明によるアーキテクチャ
は、従来のやり方で（すなわち、各レベルの交差時に、
スイッチを利用してレベル毎に）信号を通すことも可能
であるが、ハイパーリンクによって、スイッチ数が大幅
に減少する。そして、フィールド・プログラマブル・ゲ
ート・アレイ・アーキテクチャには、設計効率がよく、
相互接続資源の効率のよい利用を可能にする真の階層的
相互接続が施される。

【図面の簡単な説明】

【図１】本発明によるＦＰＧＡアーキテクチャに用いら
れる基本的プログラマブル素子の一例を示すブロック図
である。

【図２】本発明によるＦＰＧＡの作製に用いられるタイ
ル例を示す図である。

【図３】「リーフ」と呼ばれるより高位の階層レベルを
形成するために組み合わせられた、図２のタイル・グル
ープを示す図である。

【図４】「ブロック」と呼ばれるより高位の階層レベル
の一部を形成するために組み合わせられた、図３に示し
たリーフ・グループを示す図である。

【図５】複数の階層レベルを有する、本発明によるアー
キテクチャを備えたＦＰＧＡ集積回路（ＩＣ）を示す図
である。

【図６】それ以上の階層レベルを形成するために相互接
続された、図５の複数ＩＣを示す図である。

【符号の説明】

１００ プログラマブル・アトミック論理素子（ＰＡＬ
Ｅ） １０２、１０３、１０４、１０５ 出力ドライバ ２００ タイル ２０１、２０２、２０３、２０４、２０６、２０７、２
０８、２０９ ライン ２１１ レベル１の相互接続バス ２１２ レベル２の相互接続バス ２１３ レベル３の相互接続バス ２１４ レベル４の相互接続バス ３００ リーフ ３１４ 繰り上げリターン・ワイヤ ４００ ブロック ５００ セクタ ６００ 集積回路チップ ６０２、６０３、６０４ マルチプレクサ ６０５ ワイヤ ６０７ ボンド・パッド ６１５、６１６ ワイヤ・ボンド

Claims (1)

【特許請求の範囲】
1. 【請求項１】それぞれ、複数のデータ入力（１０１）を
   備え、データ出力信号を発生する、複数のプログラマブ
   ル・アトミック論理素子（ＰＡＬＥ）（１００）と、 それぞれ、いくつかのＰＡＬＥ（１００）と、リーフ
   （３００）内に制限されたレベル１の相互接続バス（２
   １１）とからなる複数のリーフ（３００）と、 それぞれ、いくつかのリーフ（３００）と、ブロック
   （４００）内に制限されたレベル２の相互接続バス（２
   １２）とからなる複数のブロック（４００）と、 それぞれ、複数のブロック（４００）と、セクタ（５０
   ０）内に制限されたレベル３の相互接続バス（２１３）
   とからなる複数のセクタ（５００）と、 各ＰＡＬＥ（１００）内にあって、ＰＡＬＥ（１００）
   からのデータ出力信号を１つ以上のすぐ隣接したＰＡＬ
   Ｅ（１００）に送り込むための第１のドライバ（１０
   ２）と、 各ＰＡＬＥ（１００）内にあって、ＰＡＬＥ（１００）
   からのデータ出力信号を送り出すための第２のドライバ
   （１０３）と、 第２のドライバ（１０３）をリーフ（３００）の１つに
   おけるレベル１の相互接続バス（２１）に結合する、各
   ＰＡＬＥ（１００）に関連した第１のプログラマブル・
   ハイパーリンクと、 第２のドライバ（１０３）をブロック（４００）の１つ
   におけるレベル２の相互接続バス（２１２）に結合す
   る、各ＰＡＬＥ（１００）に関連した第２のプログラマ
   ブル・ハイパーリンクと、 各ＰＡＬＥ（１００）内にあって、ＰＡＬＥ（１００）
   からのデータ出力信号を送り出すための第３のドライバ
   （１０４）と、 第３のドライバ（１０４）をセクタ（５００）の１つに
   おけるレベル３の相互接続バス（２１３）に結合する、
   各ＰＡＬＥ（１００）に関連した第３のプログラマブル
   ・ハイパーリンクとが含まれている、プログラマブル論
   理素子。