JPH1093653A - 搬送波再生回路 - Google Patents

Abstract

(57)【要約】 【課題】 多値直交振幅変調信号を復調する復調器に用
いられる搬送波再生回路に関し、簡単な回路構成で、入
力信号（多値直交振幅変調信号）の同期が完全にはずれ
てしまった場合でも、再生搬送波信号の周波数を最適な
周波数に迅速に調整して入力信号の同期を常に確立させ
ることができるようにする。 【解決手段】 中間周波信号を局部発信器１２を用いて
検波する検波器１と、位相誤差検出部３と、第１ループ
フィルタ５をそなえることにより、位相誤差情報を第１
ループフィルタ５を通じて局部発信器１２へフィードバ
ックする第１ＰＬＬループ部２０と、周波数制御部６
と、第２ループフィルタ７とをそなえることにより、位
相誤差情報に起因するマーク率が所定の範囲から逸脱す
ると、周波数制御部６による更新動作を行なわせて、周
波数制御信号を第２ループフィルタ７を通じて局部発信
器１２へフィードバックする第２ＰＬＬループ部２１と
をそなえる。

Description

【発明の詳細な説明】

【０００１】（目次） 発明の属する技術分野 従来の技術（図１２） 発明が解決しようとする課題 課題を解決するための手段（図１，図２） 発明の実施の形態（図３〜図１１） 発明の効果

【０００２】

【発明の属する技術分野】本発明は、例えば、無線通信
システムにおける受信側無線装置の復調部、特に多値直
交振幅変調信号を復調する復調部にて用いて好適な、搬
送波再生回路に関する。

【０００３】

【従来の技術】図１２は無線システムにおける受信側無
線装置の復調部の構成を示すブロック図で、この図１２
に示す復調部（搬送波再生回路）７０は、電圧制御型発
振器（ＶＣＯ）４６を有する直交検波回路４０，アナロ
グ／ディジタル（Ａ／Ｄ）変換回路４１，位相誤差検出
回路４２，第１ディジタル／アナログ（Ｄ／Ａ）変換回
路４３，ローパスフィルタ４４，オペアンプ４５，スィ
ープ発生源（低周波発振器）４７，第２ディジタル／ア
ナログ（Ｄ／Ａ）変換回路４８，ローパスフィルタ４９
及びディジタル信号処理部５０をそなえて構成されてい
る。

【０００４】なお、この図１２に示す復調部７０は多値
直交振幅復調方式（多値ＱＡＭ：Quadrature Amplitude
Modulation)を用いている。ここで、直交検波回路４０
は、入力されたＩＦ帯のＱＡＭ信号（以下、単に入力信
号ということがある）を２分岐し、これらの２分岐され
た入力信号と電圧制御発振器４６から供給される互いに
位相の９０°異なる再生搬送波信号とをミキシング（乗
算）することにより、入力信号（ＩＦ信号）を直交検波
して互いに直交する２種〔Ｉチャネル（Ｉｃｈ），Ｑチ
ャネル（Ｑｃｈ）〕のベースバンド信号を得るものであ
る。

【０００５】また、Ａ／Ｄ変換回路４１は、直交検波回
路４０より得られた各ベースバンド信号（アナログ信
号）を例えば８ビット（ｉ₇ 〜ｉ₀ ，ｑ₇ 〜ｑ₀ ）のデ
ィジタル信号に変換するものであり、位相誤差検出回路
４２は、Ａ／Ｄ変換回路４１を経由したＱＡＭ信号の位
相誤差を検出するもので、ここでは入力信号の信号点の
回転方向を表すＩｃｈの極性信号（極性ビット：ｉ₇ ）
と、信号点の回転速度を表すＱｃｈの誤差信号（誤差ビ
ット：ｑ₅ ）とに基づいて入力信号についての位相誤差
信号を検出するようになっている。なお、この位相誤差
信号は、上述とは逆にＱｃｈの極性信号とＩｃｈの誤差
信号とから検出する場合もある。

【０００６】さらに、第１Ｄ／Ａ変換回路４３は、位相
誤差変換回路４２からのディジタル情報としての位相誤
差情報をアナログ変換するものであり、ローパスフィル
タ４４は、第１Ｄ／Ａ変換回路４３を経由した位相誤差
検出回路４２の出力情報を受けて、電圧制御発振器４６
へ電圧制御信号を出力するものである。つまり、上述の
復調部７０は、位相誤差検出回路４２，第１Ｄ／Ａ変換
回路４３及びローパスフィルタ４４からなるＰＬＬ（Ph
ase Locked Loop)回路により入力信号に対して同期検波
を施すようになっている。

【０００７】なお、オペアンプ４５は、参照電圧Ｒｅｆ
に基づいて、ローパスフィルタ４４又は４９からの直流
（ＤＣ）電圧を調整して直交検波回路４０内の電圧制御
発振器４６の制御を行なうことにより、電圧制御発振器
４６のバラツキ（性能誤差）に応じてＤＣ電圧を最適化
するものであり、参照電圧Ｒｅｆを可変させるための図
示しない可変抵抗が取り付けられている。

【０００８】また、ディジタル信号処理部５０は、Ａ／
Ｄ変換回路４１からのディジタル信号に対して振幅等化
処理等の所要の補償処理を施して復調データを出力する
ものであり、特に入力信号の同期が完全にはずれてしま
った場合にフレームアラーム信号（ＦＡＬＭ）を出力す
るものである。さらに、スィープ発生源４７は、ディジ
タル信号処理部５０からのフレームアラーム信号に基づ
いて、超低周波の信号を電圧制御発振器４６に供給する
ことにより、入力信号の同期周波数をハントするための
スィープ動作を行なうもので、入力信号の同期が確立す
ると、このスィープ動作が停止するようになっている。

【０００９】また、第２Ｄ／Ａ変換回路４８は、スィー
プ発生源４７から出力される超低周波信号（ディジタル
信号）をアナログ変換するものであり、ローパスフィル
タ４９は第２Ｄ／Ａ変換回路４８を経由したスィープ発
生源４７からの信号を受けて、電圧制御発振器４６へ出
力するものである。このような構成により、上述の復調
部７０では、入力された受信ＱＡＭ信号は、直交検波回
路４０によって電圧制御発振器４６から供給される再生
搬送波信号に基づいて直交検波されて、Ｉｃｈ，Ｑｃｈ
の各ベースバンド信号に変換されたのち、それぞれ、Ａ
／Ｄ変換回路４１でディジタル信号に変換され、ディジ
タル信号処理部５０にて所要の補償処理を施して復調信
号を出力する。

【００１０】また、位相誤差検出回路４２において、Ｉ
チャネルの極性ビットｉ₇ とＱチャネルの信号誤差ビッ
トｑ₅ とに基づいて入力信号の位相誤差信号が検出され
る。検出された位相誤差信号は、第１Ｄ／Ａ変換回路４
３においてアナログ信号に変換されたのち、ローパスフ
ィルタ４４を介して電圧制御発振器４６に位相制御情報
として入力される。

【００１１】これにより、電圧制御発振器４６では、位
相誤差検出回路４２にて検出された位相誤差信号に応じ
て発振周波数を調整して入力信号に同期した再生搬送波
信号を供給することができる。従って、Ａ／Ｄ変換回路
４１では、常に、最適なタイミング（位相）でＡ／Ｄ変
換処理を行なうことができる。しかし、実際には６４
値，１２８値，２５６値又は５１２値などの多値ＱＡＭ
変調方式により入力信号が変調されている場合、上述の
ようなＰＬＬ回路（搬送波再生ループ）だけでは十分な
キャプチャレンジ（送りと受けの周波数差）が得られな
い（１６値に比べて１／１０以下）ために、図１２に示
すようなスィープ発生源４７を用いてスィープ動作を行
なうようになっている。即ち、入力信号の同期が完全に
はずれてしまった場合でも、スィープ発生源４７により
周波数の掃引を行ない、確実に入力信号の同期を確立す
ることができる。

【００１２】

【発明が解決しようとする課題】しかしながら、このよ
うな図１２に示す搬送波再生回路７０においては、電圧
制御型発振器４６のバラツキを許容するために可変抵抗
による事前調整をしなければならない。また、入力信号
の同期が完全にはずれてしまった場合、スィープ発生源
（低周波発振器）４７からの超低周波を使用してスィー
プ動作を行なうが、同期の再確立までに時間がかかる、
即ち、引込み時間に多大な遅延が生じてしまうという課
題がある。

【００１３】また、同期が再確立するとスィープ発生源
４７によるスィープ動作は停止するが、停止したときの
フリーラン（電圧制御発振器４６において位相同期させ
ず、自由発振させたときの周波数）と送信信号（ＩＦ信
号）のローカル周波数との差が定常位相誤差として表
れ、多値変調（例えば６４値以上）になるに従って、そ
の定常位相誤差が無視できなくなり、復調部後段での信
号発生を行なう際のエラーレートの劣化として表れてし
まう。

【００１４】本発明は、このような課題に鑑み創案され
たもので、簡単な回路構成で、入力信号（多値直交振幅
変調信号）の同期が完全にはずれてしまった場合でも、
再生搬送波信号の周波数を最適な周波数に迅速に調整し
て入力信号の同期を常に確立させることができるように
した、搬送波再生回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１に示す搬送波再生回路は、検波器
１′，位相誤差検出部３，第１ループフィルタ５，周波
数制御部６及び第２ループフィルタ７をそなえて構成さ
れている。ここで、検波器１′は中間周波信号を局部発
振器１２を用いて検波するものであり、位相誤差検出部
３は検波器１′で検波された検波信号から位相誤差情報
を検出するものであり、第１ループフィルタ５は位相誤
差検出部３で検出された位相誤差情報をろ波するもので
ある。

【００１６】なお、２０は第１ＰＬＬループ部であり、
この第１ＰＬＬループ部２０は、第１ループフィルタ５
をそなえたことにより、位相誤差情報を第１ループフィ
ルタ５を通じて局部発振器１２へフィードバックするも
のである。また、周波数制御部６は、位相誤差検出部３
からの位相誤差情報に基づいて局部発振器１２のための
周波数制御信号を更新動作によって生成するものであ
り、第２ループフィルタ７は周波数制御部６からの周波
数制御信号をろ波するものである。

【００１７】なお、２１は第２ＰＬＬループ部であり、
この第２ＰＬＬループ部２１は、周波数制御部６と第２
ループフィルタ７とをそなえたことにより、位相誤差情
報に起因するマーク率が所定の範囲から逸脱すると、周
波数制御部６による更新動作を行なわせて、周波数制御
部６からの周波数制御信号を第２ループフィルタ７を通
じて局部発振器１２へフィードバックするものである
（請求項１）。

【００１８】さらに、上述の周波数制御部６は、位相誤
差情報を積分する積分回路と、マーク率が所定の範囲か
ら逸脱したかどうかを監視して、マーク率が所定の範囲
から逸脱しない間は積分回路による積分動作を停止させ
ているが、マーク率が所定の範囲から逸脱すると、積分
回路による積分動作を行なわせる監視回路とをそなえて
構成される（請求項２）。

【００１９】また、具体的に、上述の積分回路は、位相
誤差情報を累積加算する加算器と、加算器からの累積加
算結果の更新又は保持動作を選択的に行なうラッチ回路
とをそなえて構成されるとともに、上述の監視回路が位
相誤差情報をアップダウン計数してマーク率が所定の範
囲から逸脱しない間は積分動作停止信号を発生するとと
もに、マーク率が所定の範囲から逸脱すると積分動作許
容信号を発生する計数回路をそなえて構成される（請求
項３）。

【００２０】さらに、この周波数制御部６は、マーク率
が所定の範囲から逸脱すると、位相誤差情報に基づいて
局部発振器１２のための周波数制御信号を更新動作によ
って生成するとともに、マーク率が所定の範囲から逸脱
しない間又は同期はずれ情報を受けると、周波数制御信
号生成のための更新動作を停止させるように構成される
（請求項４）。

【００２１】また、この周波数制御部６は、位相誤差情
報を積分する積分回路と、同期はずれ情報が検出されな
い間は位相誤差情報を出力する一方、同期はずれ情報を
検出すると、積分回路の出力に切り替える切替回路と、
マーク率が所定の範囲から逸脱したかどうかを監視し
て、マーク率が所定の範囲から逸脱しない間は積分回路
による積分動作を停止させているが、マーク率が所定の
範囲から逸脱すると、積分回路による積分動作を行なわ
せるとともに、同期はずれ情報が検出されたかどうかを
監視して、同期はずれ情報が検出されると、マーク率の
値にかかわらず積分回路による積分動作を停止させる監
視回路とをそなえて構成される（請求項５）。

【００２２】なお、この場合、積分回路は、位相誤差情
報を累積加算する加算器と、加算器からの累積加算結果
の更新又は保持動作を選択的に行なうラッチ回路と、監
視回路が、位相誤差情報をアップダウン計数してマーク
率が所定の範囲から逸脱しない間又は同期はずれ情報が
検出されると積分動作停止信号を発生するとともにマー
ク率が所定の範囲から逸脱すると積分動作許容信号を発
生する計数回路をそなえて構成される（請求項６）。

【００２３】さらに、この監視回路は、同期はずれ情報
を検出してから所定時間が経過すると、積分回路による
積分動作を再開させるように構成され（請求項７）、具
体的には、同期はずれ情報を検出してから所定時間が経
過すると、監視回路へその旨の信号を出力するタイマ回
路が設けられている（請求項８）。また、上述の周波数
制御部６は電源立ち上げ情報を受けると、周波数制御信
号生成のための更新動作を開始させるように構成される
（請求項９）。

【００２４】図２は本発明の原理ブロック図で、この図
２に示す搬送波再生回路は、直交検波器１，アナログ／
ディジタル変換器２，位相誤差検出部３，第１ディジタ
ル／アナログ変換器４，第１ループフィルタ５，周波数
制御部６，第２ループフィルタ７，第２ディジタル／ア
ナログ変換器８をそなえて構成されている。ここで、直
交検波器１は、中間周波信号を局部発振器１２を用いて
検波することにより、相互に直交する検波信号を出力す
るものであり、アナログ／ディジタル変換器２は、直交
検波器１で検波された検波信号をアナログ／ディジタル
変換するものであり、位相誤差検出部３は、アナログ／
ディジタル変換器２でのアナログ／ディジタル変換後の
検波信号から位相誤差情報を検出するものである。

【００２５】また、第１ディジタル／アナログ変換器４
は、位相誤差検出部３で検出された位相誤差情報をディ
ジタル／アナログ変換するものであり、第１ループフィ
ルタ５は、第１ディジタル／アナログ変換器４でのディ
ジタル／アナログ変換後の位相誤差情報をろ波するもの
である。なお、２２は第１ＰＬＬループ部であり、この
第１ＰＬＬループ部２２は、第１ループフィルタ５をそ
なえたことにより、位相誤差情報を第１ループフィルタ
５を通じて局部発振器１２へフィードバックするもので
ある。

【００２６】さらに、周波数制御部６は、電源立ち上げ
情報を受けた場合と、位相誤差情報に起因するマーク率
が所定の範囲から逸脱している間は、位相誤差情報に基
づく局部発振器１２のための周波数制御信号の更新動作
を行なう一方、マーク率が所定の範囲から逸脱しなくな
った場合と、同期はずれ情報を受けた場合は、周波数制
御信号生成のための更新動作を停止させるものである。

【００２７】また、第２ディジタル／アナログ変換器８
は、周波数制御部６から出力される周波数制御信号をデ
ィジタル／アナログ変換するものであり、第２ループフ
ィルタ７は、第２ディジタル／アナログ変換器８でのデ
ィジタル／アナログ変換後の周波数制御信号をろ波する
ものである。なお、２３は第２ＰＬＬループ部であり、
この第２ＰＬＬループ部２３は、周波数制御部６と第２
ループフィルタ７とをそなえたことにより、電源立ち上
げ情報を受けた場合と、マーク率が所定の範囲から逸脱
した場合に、周波数制御部６による更新動作を行なわせ
る一方、マーク率が所定の範囲から逸脱しなくなった場
合と、同期はずれ情報を受けた場合は、周波数制御信号
生成のための更新動作を停止させて、周波数制御部６か
らの周波数制御信号を第２ループフィルタ７を通じて局
部発振器１２へフィードバックするものである（請求項
１０）。

【００２８】また、上述の周波数制御部６へ入力される
位相誤差情報が極性ビットでもよく（請求項１１）、極
性ビットと誤差ビットとを含んでもよい（請求項１
２）。

【００２９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図３は本発明の一実施形態にかか
る搬送波再生回路が搭載された受信側無線装置であり、
この図３に示す搬送波再生回路は、受信信号について、
例えば６４値以上の多値ＱＡＭ変調方式で変調する復調
部に適用しうるものである。

【００３０】ここで、この図３において、１４は図示し
ない送信側無線装置からの送信信号を無線回線１８を介
して受信するアンテナであり、１５はアンテナ１４から
の受信信号について低雑音に増幅する低雑音増幅器であ
り、１６は不要雑音等を除去し、受信ＲＦ信号（ラジオ
周波数信号）のみを抽出する受信フィルタであり、さら
に、１７は受信フィルタ１６からの受信ＲＦ信号につい
てＬＯ信号（ローカル信号）を用いて中間周波信号（Ｉ
Ｆ信号）に周波数変換するダウンコンバータでる。

【００３１】また、本実施形態にかかる搬送波再生回路
は、受信側無線装置の復調部に適用され、ダウンコンバ
ータ１７からのＩＦ信号（中間周波数）に基づいて、同
期検波方式で搬送波信号を再生するものである。さら
に、この図３に示す搬送波再生回路は、検波回路（ミキ
サ回路）１−Ｉ，１−Ｑ，９０°ハイブリッド（Ｈ）１
１，電圧制御型発振器（ＶＣＯ）１２及びハイブリッド
（Ｈ）１３を有した直交検波回路１，アナログ／ディジ
タル（Ａ／Ｄ）変換回路２−Ｉ，２−Ｑ，位相誤差検出
回路３，第１ディジタル／アナログ（Ｄ／Ａ）変換回路
４，ループフィルタ５，周波数制御部６，ローパスフィ
ルタ７，第２ディジタル／アナログ（Ｄ／Ａ）変換回路
８，加算回路９及びディジタル信号処理部１０をそなえ
て構成されている。

【００３２】また、本実施形態では、直交検波回路１，
Ａ／Ｄ変換回路２−Ｉ，２−Ｑ，位相誤差検出回路３，
第１Ｄ／Ａ変換回路４及びループフィルタ５により第１
ＰＬＬループ部２４を構成する一方、直交検波回路１，
位相誤差検出回路３，周波数制御部６，第２Ｄ／Ａ変換
回路８及びローパスフィルタ７により、第２ＰＬＬルー
プ部２５を構成するようになっている。

【００３３】ここで、直交検波回路（直交検波器）１に
おいて、電圧制御型発振器１２は、入力信号に同期した
周波数信号（再生搬送波信号）を再生し、９０°ハイブ
リッド１１へ出力するものであり、９０°ハイブリッド
１１は、電圧制御型発振器１２からの再生搬送波信号に
９０°位相差をもたせ、互いに９０°の位相差を有する
再生搬送波信号をそれぞれ検波回路１−Ｉ，１−Ｑに出
力するものである。

【００３４】また、ハイブリッド１３は、前段でＩＦ信
号にダウンコンバートされた受信信号としての多値直交
振幅変調信号（多値ＱＡＭ信号）を２分岐するものであ
り、検波回路１−Ｉ，１−Ｑは、それぞれ、ハイブリッ
ド１３からの入力信号と、９０°ハイブリッド１１を通
じて電圧制御型発振器１２から供給される互いに位相の
９０°異なる再生搬送波信号（ローカル信号）とを乗算
（ミキシング）することによって再生搬送波信号に基づ
き入力信号を直交検波（同期検波）して２系列（Ｉｃ
ｈ，Ｑｃｈ）のベースバンド信号（直交検波信号）を出
力するものである。

【００３５】これにより、上記の直交検波回路１では、
入力された多値ＱＡＭ信号（ＩＦ信号）を９０°ハイブ
リッド１１を通じて電圧制御型発振器１２から供給され
る再生搬送波信号に基づいて同期検波（直交検波）する
ことにより、相互に直交する２系列のベースバンド信号
（直交検波信号）が得られる。また、各Ａ／Ｄ変換回路
（アナログ／ディジタル変換器）２−Ｉ，２−Ｑは、そ
れぞれ、直交検波回路１で検波された各ベースバンド信
号（アナログ出力）をディジタル変換するもので、例え
ば、図３に示すように、直交検波回路１からの各直交検
波信号が、それぞれ８ビットのＩチャネル信号（ｉ₇ ，
ｉ₆ ，．．．，ｉ₀ ）、Ｑチャネル信号（ｑ₇ ，
ｑ₆ ，．．．，ｑ₀ ）に変換される。

【００３６】さらに、ディジタル信号処理部１０は、各
Ａ／Ｄ変換回路２−Ｉ，２−Ｑからのディジタル信号
（ｉ₇ 〜ｉ₀ ，ｑ₇ 〜ｑ₀ ）に対して振幅等化処理等の
所要の復調処理を施して、復調信号を出力するもので、
特に、入力信号（多値ＱＡＭ信号）と再生搬送波との同
期がはずれてしまった場合には、フレームアラーム信号
（ＦＡＬＭ）を生成，出力するようになっている。

【００３７】そして、それぞれの信号のうち極性ビット
としてｉ₇ （又はｑ₇ ）及び信号点への距離に応じた誤
差ビットとしてｑ₅ 〜ｑ₂ （又はｉ₅ 〜ｉ₂ ）が位相誤
差検出回路３へ入力される。なお、Ｉチャネルのｉ₇ ，
Ｑチャネルのｑ₇ は、極性ビットとしても信号ビットと
しても用いられている。さらに、位相誤差検出回路（位
相誤差検出部）３は、Ａ／Ｄ変換回路２−Ｉ，２−Ｑで
のアナログ／ディジタル変換後の検波信号から位相誤差
情報を検出するもので、具体的には、検波信号の信号点
に対する距離に応じたビット情報を位相誤差情報として
出力するようになっている。

【００３８】例えば、１６値ＱＡＭの復調方式の場合
は、図４に示すように、Ｉチャネル信号の極性ビット
（極性信号）ｉ₇ とＱチャネル信号の各誤差ビット（誤
差信号）ｑ₅ 〜ｑ₂ とについて、論理回路（ＥＸＯＲ：
排他的論理和回路）３１〜３４においてそれぞれ排他的
論理和演算処理を施すことによって、位相誤差信号Ｐ_e4
〜Ｐ_e1が得られる。なお、位相誤差信号Ｐ_e4は極性ビッ
トである。

【００３９】また、第１Ｄ／Ａ変換回路（第１Ｄ／Ａ変
換器）４は、位相誤差検出回路３で検出された位相誤差
情報（ディジタル信号）Ｐ_e4〜Ｐ_e1をアナログ変換する
ものであり、ループフィルタ（第１ループフィルタ）５
は、第１Ｄ／Ａ変換回路４でのディジタル／アナログ変
換後の位相誤差情報をろ波するものである。さらに、周
波数制御部６は電源立ち上げ情報を受けた場合と、位相
誤差情報に起因するマーク率〔ＨｉｇｈとＬｏｗの割合
（同期時５０：５０）：信号点の右まわり方向及び左ま
わり方向の制御〕が所定の範囲から逸脱している間は、
位相誤差情報としてのＰ_e4に基づく電圧制御型発振器１
２のための周波数制御信号の更新動作を行なう一方、マ
ーク率が所定の範囲から逸脱しなくなった場合と、同期
はずれ情報（フレームアラーム信号）を受けた場合は、
周波数制御信号生成のための更新動作を停止させるもの
で、例えば本実施形態では、図３に示すように、後述す
る積分回路６１，監視回路６２，データ切替回路６３及
びタイマ回路６４をそなえて構成されている。

【００４０】次に、第２Ｄ／Ａ変換回路（第２Ｄ／Ａ変
換器）８は、周波数制御部６から出力される周波数制御
信号（ＡＤＤ９，ＡＤＤ８，．．．，ＡＤＤ１，ＡＤＤ
０）をディジタル／アナログ変換するものであり、ロー
パスフィルタ（第２ループフィルタ）７は、第２Ｄ／Ａ
変換回路８でのディジタル／アナログ変換後の周波数制
御信号をろ波するものである。

【００４１】また、加算回路９は、ループフィルタ５か
らの位相制御信号（電圧信号）及び第２Ｄ／Ａ変換回路
８を経由した周波数制御部６からの周波数制御信号を加
算（相加）して電圧制御型発振器１２へ出力するもので
ある。従って、第１ＰＬＬループ部２４は、少なくとも
ループフィルタ５とＡ／Ｄ変換回路２−Ｉ，２−Ｑとを
そなえることにより、位相誤差情報をループフィルタ５
を通じて電圧制御発振器１２へフィードバックするよう
になっている。

【００４２】同様に、第２ＰＬＬループ部２５は、少な
くとも周波数制御部６と第２Ｄ／Ａ変換回路８とローパ
スフィルタ７とをそなえることにより、電源立ち上げ情
報を受けた場合と、マーク率が所定の範囲から逸脱した
場合に、周波数制御部６による更新動作を行なわせる一
方、マーク率が所定の範囲から逸脱しなくなった場合
と、同期はずれ情報を受けた場合は、周波数制御信号生
成のための更新動作を停止させて、周波数制御部６から
の周波数制御信号をローパスフィルタ７を通じて電圧制
御発振器１２へフィードバックするようになっている。

【００４３】ここで、上述の周波数制御部６の積分回路
６１は、位相誤差情報を積分するもので、１つ前に入力
された過去のデータと現在のデータとを加算するように
なっており、例えば、図５に示すように、加算器６１
Ａ，ラッチ回路（ＦＦ）６１Ｂ，６１Ｃをそなえて構成
されている。また、加算器６１Ａは、後述するデータ切
替回路６３からの位相誤差情報（ＩＤ２３，ＩＤ２
２，．．．，ＩＤ１，ＩＤ０）を累積加算し、ラッチ回
路６１Ｂを経て出力するもので、後段の第２Ｄ／Ａ変換
回路８へは、更新後のデータのうち上位１０ビットのデ
ータ（ＡＤＤ９，ＡＤＤ８，．．．，ＡＤＤ０）を選択
して出力されるようになっている。

【００４４】なお、加算器６１Ａにおいては、累積加算
の結果、２４ビットのデータ（ＩＤ２３〜ＩＤ０）全て
が「１」になった場合及び２４ビットのデータ（ＩＤ２
３〜ＩＤ０）全てが「０」になった場合には、オーバー
フロー信号（ＯＦＬ）が出力されるようになっている。
さらに、ラッチ回路（アキュムレータ）６１Ｂは、加算
器６１Ａからの累積結果の更新又は保持動作を選択的に
行なうもので、後述する監視装置６２からの情報として
“Ｈ”レベル信号を受けると加算器６１Ａの出力を一時
的に保持して累積結果を更新する一方、ホールド信号
（ＨＯＬＤ；“Ｌ”レベル信号）を受けると更新を停止
するようになっている。

【００４５】また、ラッチ回路６１Ｃは、加算器６１Ａ
から出力されるオーバーフロー信号を一時的に保持する
ものであり、このオーバーフロー信号については、上述
のラッチ回路６１Ｂからのデータと同期して出力される
ようになっている。これにより、この積分回路６１で
は、例えばデータ切替回路６３からのデータＩＤ２３，
ＩＤ２２，．．．，ＩＤ１，ＩＤ０を、加算器６１Ａに
て、ラッチ回路６１Ｂで一時的に保持されていた過去の
加算結果（Ａ＋Ｂ）に順次累積加算してゆくことで、随
時、データを更新してゆく。

【００４６】なお、この積分回路６１は、監視回路６２
から加算を停止する信号（ＨＯＬＤ；ホールド信号，積
分動作停止信号）を受けた場合は、加算器６１Ａにおけ
る加算が停止され、その信号を受ける前のラッチ回路６
１Ｂに保持されていたデータが後段の第２Ｄ／Ａ変換回
路８へ出力される。また、監視回路６２は、マーク率が
所定の範囲から逸脱したかどうかを監視して、マーク率
が所定の範囲から逸脱しない間は積分回路６１による積
分動作を停止させているが、マーク率が所定の範囲から
逸脱すると、積分回路６１による積分動作を行なわせる
ものであり、例えば、図６に示すように、計数回路（８
ビットアップダウンカウンタ）６２Ａ及び論理回路６２
Ｂをそなえて構成されている。

【００４７】ここで、計数回路６２Ａは、位相誤差情報
をアップダウン計数してマーク率が所定の範囲から逸脱
しない間はホールド（“Ｌ”レベル信号）を発生すると
ともに、マーク率が所定の範囲から逸脱すると積分動作
許容信号（“Ｈ”レベル信号）を発生するものである。
具体的には、計数回路６２Ａは、後述するタイマ回路６
４から定期的（例えば、１０２４クロック時間毎）に出
力される信号（Ｓｅｌ３；図９の参照）に基づいて、
位相誤差検出回路３からの位相誤差情報Ｐ_e4（極性ビッ
ト）のアップダウン計数を行なうもので、Ｓｅｌ３信号
の入力によりロード（ＬＯＡＤ）がかかると、計数値が
初期設定値にリセットされてアップダウン計数が開始さ
れるようになっている。つまり、定期的にアップダウン
計数を開始することにより、マーク率の監視を正確に行
なうことができるようになっているのである。

【００４８】なお、上述の初期設定値としては、例えば
８ビットの２進データ（Ｄ７〜Ｄ０）により（１，
０，．．．，０；１０進表記では「１２８」）設定され
る一方、上限のオーバーフロー値を（１，１，．．．，
１；１０進表記では「２５６」）、下限のオーバーフロ
ー値を（０，０，．．．，０；１０進表記では「０」）
としており、この初期設定値から上限又は下限のオーバ
ーフロー値の範囲内でアップダウン計数を行なうように
なっている。

【００４９】即ち、この計数回路６２Ａは、位相誤差情
報Ｐ_e4のアップダウン計数値を等価な値とし、マーク率
が所定の範囲から逸脱しないかどうかを判断するように
なっており、そのアップダウン計数の結果、マーク率が
所定の範囲から逸脱しない間（０〜２５６以内）は、積
分回路６１による積分動作は停止され、積分回路６１の
データが保持（ホールド）される。

【００５０】一方、マーク率が所定の範囲から逸脱した
場合（アップダウン計数が「０」以下、又は「２５６」
以上）は、キャリアウト信号（Carry out ；“Ｈ”レベ
ル信号 )を発生するようになっており、このキャリアウ
ト信号が出力されると、その信号は反転して計数回路６
２Ａにはイネーブル（ＥＮ）が入力されて、位相誤差情
報Ｐ_e4のアップダウン計数が停止するようになってい
る。この場合においては、計数回路６２Ａでは、次のＬ
ＯＡＤがかかるまで、キャリアウト信号は継続して出力
されるようになっている。

【００５１】具体的には、１０２４クロック時間中に入
力される１０２４個の位相誤差信号Ｐ_e4のうち、正の極
性を有しているもの又は負の極性を有しているものが５
７６個以上ある場合（正負の極性ビットの数の差が１２
８以上の場合）、即ち、正負の極性ビットの数の比が５
７６：４４８（又は４４８：５７６）以上のときであ
り、それ以下のとき（５７６：４４８〔又は４４８：５
７６〕よりも５：５に近いとき）は発生しない。

【００５２】また、監視回路６２は、マーク率が所定の
範囲から逸脱したかどうかを監視して、マーク率が所定
の範囲から逸脱しない間は積分回路６１による積分動作
を停止させているが、マーク率が所定の範囲から逸脱す
ると、積分回路６１による積分動作を行なわせるととも
に、ディジタル信号処理部１０からのＦＡＬＭに基づい
て、同期はずれ情報が検出されたかどうかを監視して、
同期はずれ情報が検出されると、マーク率の値にかかわ
らず積分回路６１による積分動作を停止させるようにな
っている。

【００５３】換言すれば、監視回路６２は、例えば図９
のタイムチャートに示すように、マーク率が所定の範囲
から逸脱しない間と、同期はずれ情報を受けた場合は、
積分回路６１による積分動作を停止させる（ホールド信
号を出力する）一方〔図９のにおける時点（ｔ２）〜
（ｔ４），（ｔ５）〜（ｔ６）参照〕、電源立ち上げ情
報（パルス幅情報）を受けた場合と、マーク率が所定の
範囲から逸脱した場合に積分回路６１による積分動作を
行なわせるようになっている〔図９のにおける時点
（ｔ１）〜（ｔ２）及び図９のにおける時点（ｔ４）
〜（ｔ４１）参照〕。

【００５４】つまり、このタイマ回路６４からのＳｅｌ
３信号は、定期的に出力されるほかにデータの同期がは
ずれたときにおいても出力されるようになっており、監
視回路６２においては、同期がはずれたときには、定期
的に出力される信号のタイミングにかかわらず、Ｓｅｌ
３信号が計数回路６２Ａに入力され、アップダウン計数
が再スタートされるようになっている。即ち、この場合
は、マーク率の値にかかわらず、積分回路６１の積分動
作は停止される。

【００５５】この場合においては、計数回路６２Ａは、
位相誤差情報をアップダウン計数してマーク率が所定の
範囲から逸脱しない間又は同期はずれ情報が検出される
と積分動作停止信号を発生するとともにマーク率が所定
の範囲から逸脱すると積分動作許容信号を発生するので
ある。さらに、論理回路６２Ｂは、ＯＲ（論理和）回路
として構成され、計数回路６２Ａからのキャリアウト信
号（マーク率が所定の範囲から逸脱した場合に発生する
信号）と後述するタイマ回路６４からの信号（Ｓｅｌ
２）とについて論理和演算処理を施すもので、論理和演
算の結果が「０」ならば、積分回路６１における加算を
停止する信号（積分動作停止信号）が出力される一方、
論理和演算の結果が「１」ならば、積分回路６１におけ
る加算を許容する信号（積分動作許容信号）が出力され
るようになっている。

【００５６】即ち、この監視回路６２は、マーク率が所
定の範囲から逸脱しない間と、一定周期（定期的）のタ
イミングで積分回路６１における積分動作を停止させる
一方、マーク率が所定の範囲から逸脱した場合に、積分
回路６１における積分動作を行なうように監視している
ので、第１ＰＬＬループ部２４の周波数制御による周波
数制御動作に影響することなく、第２ＰＬＬループ部２
５を必要時にのみ動作させることができるようになって
いる。

【００５７】また、上述のごとく、同期はずれ情報が検
出されたときにおいては、積分回路６１による積分動作
を停止することができるようになっているが、この場合
においては、後述するように、同期はずれ情報を検出し
てから所定時間（例えば５秒程度）が経過すると、積分
回路６１による積分動作を再開させるようになってい
る。

【００５８】これにより、監視回路６２では、一定周期
のタイミングにより計数回路６２ＡにＬＯＡＤがかかる
と、位相誤差情報Ｐ_e4のアップダウン計数が行なわれ、
そのアップダウン計数の結果、マーク率が所定の範囲か
ら逸脱しない間においては、キャリアウト信号は出力さ
れず、論理回路６２Ｂの入力はＬレベル（＝０）とな
る。ここで、後述するように、タイマ回路６４からの信
号に基づいて、マーク率逸脱以外の積分動作許容条件を
有しない場合には、論理回路６２Ｂのもう一方の入力も
Ｌレベルであることから積分動作は停止する。

【００５９】一方、マーク率が所定の範囲から逸脱した
場合には、キャリアウト信号が出力されるため、論理回
路６２Ｂの入力はＨレベル（＝１）となり、位相誤差情
報Ｐ _e4のアップダウン計数が停止し、積分動作が行なわ
れる。従って、上述の周波数制御部６は、監視回路６２
からの信号に基づき、マーク率が所定の範囲から逸脱す
ると、積分回路６１では位相誤差情報に基づいて電圧制
御型発振器１２のための周波数制御信号を更新動作によ
って生成するとともに、監視回路６２からの信号に基づ
き、マーク率が所定の範囲から逸脱しない間又は同期は
ずれ情報を受けると、周波数制御信号生成のための更新
動作を停止させることになる。

【００６０】同様に、電源を立ち上げた際にもＨレベル
（＝１）となるため、積分動作が行なわれる。また、同
期はずれ情報を受けたときには、マーク率の値にかかわ
らず、積分動作は停止される。さらに、データ切替回路
６３は、ディジタル信号処理部１０からの同期はずれ情
報としてのフレームアラーム信号に基づいて、位相誤差
検出回路３からの位相誤差情報Ｐ_e4を後段の積分回路６
１の入力に適した信号（２４ビット信号）に切り換えて
（生成して）出力するもので、例えば、図７に示すよう
に、セレクタ６３Ａ及びラッチ回路（ＦＦ）６３Ｂをそ
なえて構成されている。

【００６１】ここで、セレクタ６３Ａは、位相誤差検出
回路３からの位相誤差情報Ｐ_e4とラッチ回路６３Ｂから
の出力のいずれか一方を選択して出力するもので、ディ
ジタル信号処理部１０からの同期はずれ情報によって切
り換えられるようになっている。具体的には、セレクタ
６３Ａは、ディジタル信号処理部１０からの同期はずれ
情報を受けていない場合には、位相誤差情報Ｐ_e4を選択
的に出力する一方、同期はずれ情報を受けると、ラッチ
回路６３Ｂからのデータを選択的に出力するようになっ
ている。

【００６２】また、セレクタ６３Ａから出力されるデー
タ（１ビット）は、積分回路６１へ出力する際には、２
３ビットへ拡張（分岐）されるとともに（ＩＤ２３，Ｉ
Ｄ２２，．．．，ＩＤ１）、最下位ビット（ＩＤ０＝１
固定）を合わせた２４ビットが積分回路６１に出力され
るようになっている。即ち、セレクタ６３Ａから「１」
が出力されると、２４ビット信号〔（ＩＤ２３，ＩＤ２
２，．．．，ＩＤ１，ＩＤ０）＝（１，１，．．．，
１，１）；１０進数表記では“−１”〕が積分回路６１
へ出力される一方、セレクタ６３Ａから「０」が出力さ
れると２４ビット信号〔（ＩＤ２３，ＩＤ２
２，．．．，ＩＤ１，ＩＤ０）＝（０，０，．．．，
０，１）；１０進数表記では“＋１”〕が積分回路６１
へ出力されるようになっている。

【００６３】さらに、ラッチ回路６３Ｂは、積分回路６
１における加算状態がオーバーフローとなったとき（オ
ーバーフロー信号が入力されたとき）の値〔最上位ビッ
ト（２４ビット全てが「１」のときはＡＤＤ９＝１で、
２４ビット全てが「０」のときはＡＤＤ９＝０）をオー
バーフロー信号（ＯＦＬ）に基づいてラッチするもので
あり、同期はずれ情報を受けてから所定時間経過しても
復旧しない場合には、積分回路６１からの出力データを
フィードバックすることにより、三角波を形成するよう
になっている。

【００６４】即ち、イネーブル信号としてのオーバーフ
ロー信号を受けることにより、ラッチ回路６３Ｂに最上
位ビットＡＤＤ９＝“１”がラッチされた場合は、（Ｉ
Ｄ２３，ＩＤ２２，．．．，ＩＤ１，ＩＤ０）＝（１，
１，．．．，１，１）というデータ（１０進数で−１）
が積分回路６１に出力される一方、オーバーフロー信号
を受けることにより最下位ビット（ＡＤＤ０＝−１）が
ラッチされた場合は、（ＩＤ２３，ＩＤ２２，．．．，
ＩＤ１，ＩＤ０）＝（０，０，．．．，０，１）という
データ（１０進数で１）が積分回路６１に出力される。

【００６５】後述するように、同期はずれ信号が入力さ
れてから所定時間経過しても、復旧しない場合には、監
視回路６２からの積分動作許容信号により積分回路６１
が動作状態となる。積分回路６１では、そのときの値に
ラッチ回路６３Ｂからのデータを累積的に加算（又は減
算）するようになり、結果的に三角波が出力されること
になるのである。

【００６６】換言すれば、セレクタ６３Ａに同期はずれ
情報が入力されてから、所定時間経過後においても復旧
しない場合は、積分回路６１では、ラッチ回路６３Ｂか
らのデータを用いて積分することを通じて、三角波を生
成するようになっており、生成された三角波を第２Ｄ／
Ａ変換回路８，ローパースフィルタ７及び加算回路９を
介して電圧制御型発振器１２に出力することにより、実
質的に同期周波数をハントするためのスィープ動作を行
なうことができる。

【００６７】また、タイマ回路６４は、定期的にキャリ
アウト信号を発生するとともに、電源立ち上げ情報（Ｐ
ＯＷＥＲ ＲＳＴ：パワーオンリセット信号）を受けた
ときに監視回路６２へその旨の信号を出力するほか、同
期はずれ情報を検出してから所定時間が経過すると、監
視回路６２へその旨の信号を出力するものである。さら
に、このタイマ回路６４は、例えば図８に示すように、
第１カウンタ（１０ビットカウンタ）６４Ａ，第２カウ
ンタ６４Ｂ，論理回路６４Ｃ，パワーリセット部６４Ｄ
をそなえて構成されている。

【００６８】ここで、第１カウンタ６４Ａは、クロック
（ＣＬＫ）に基づいてキャリアウト信号を発生するもの
で、例えば、１０ビットカウンタにより構成されてい
る。即ち、第１カウンタ６４Ａでは、カウント数１０２
４回につき１回のタイミングでキャリアウト信号（Ｓｅ
ｌ３）を発生するようになっている〔図９の〕。ま
た、第２カウンタ６４Ｂは、第１カウンタ６４Ａのクロ
ックとは別のクロック（ＣＬＫ２）に基づいて信号（Ｓ
ｅｌ２）を発生するものである。この信号（Ｓｅｌ２）
は、同期はずれ情報（ＦＡＬＭ）を受けるとリセット
（Ｒ）され〔図９の，時点（ｔ５）参照〕、Ｓｅｌ２
信号の出力が停止する（“Ｌ”レベル信号が出力され
る）一方、クロック（ＣＬＫ２）により、リセット時か
ら数秒後（ここでは５秒後）に再度出力される（“Ｈ”
レベル信号が出力される）ようになっている〔図９の
，時点（ｔ６）参照〕。

【００６９】つまり、一時的な同期はずれの場合は、例
えばフェージング等のように、わずかな時間で復旧する
ような現象が回線の劣化要因となっている場合があるの
で、ある一定期間を待つことによって自身で再同期する
可能性もある。従って、第２ＰＬＬループ部２５による
制御は、同期はずれが検出されていると停止し、５秒後
に再開するように設定されているのである。即ち、５秒
後に信号（Ｓｅｌ２）を出力することにより、上述のご
とく積分回路６１が動作状態となって、実質的に同期周
波数をハントするためのスィープ動作を行なっている。

【００７０】また、パワーリセット部６４Ｄより電源立
ち上げ情報を受けると、この第２カウンタ６４ＢにＬＯ
ＡＤがかかり、信号（Ｓｅｌ２）が出力され、反転して
第２カウンタ６４Ｂにイネーブル（ＥＮ）がかかるよう
になっている。さらに、論理回路６４ＣはＯＲ（論理
和）回路として構成されるもので、第１カウンタ６４Ａ
からのキャリアウト信号（定期的に発生する信号）と同
期はずれ情報（ＦＡＬＭ）とについて論理和演算処理を
施すことにより、第１カウンタ６４Ａからキャリアウト
信号が出力されているか又は同期はずれ情報を示すフレ
ームアラーム信号のいずれかが立ち上がっている場合に
は、信号（Ｓｅｌ３）が出力されるようになっている。
換言すれば、第１カウンタ６４Ａからのキャリアウト信
号のタイミングにかかわらず、同期はずれ情報が検出さ
れると、Ｓｅｌ３信号は出力される。

【００７１】また、パワーリセット部６４Ｄは、電源を
立ち上げた際にその旨の信号をカウンタ６４Ｂに出力す
るもので、ラッチ回路（ＦＦ）６４０，６４１及び論理
回路（１入力反転型のＯＲ回路）６４２をそなえて構成
されており、電源が立ち上がると、その信号は論理回路
６４２の一方に入力されるとともに、ラッチ回路６４
０，６４１を経て遅延した信号として論理回路６４２の
もう一方に反転して入力されるようになっている。

【００７２】これにより、このタイマ回路６４では、定
期的にキャリアウト信号（Ｓｅｌ３）を出力し、監視回
路６２によるマーク率が所定の範囲を逸脱したかどうか
の監視データを一定期間毎に更新（リセット）させると
ともに、電源を立ち上げた際には、即座にキャリアウト
信号（Ｓｅｌ２）を出力し、監視回路６２を通じて積分
回路６１による積分動作を行なわせる。

【００７３】なお、データの同期がはずれたときには、
キャリアウト信号（Ｓｅｌ３）を出力するとともに、信
号（Ｓｅｌ２）を“Ｌ”レベル信号とすることにより、
監視回路６２による監視データをリセットし、積分動作
を停止させることができる。従って、上述の周波数制御
部６は、電源立ち上げ情報を受けると、監視回路６２か
らの積分動作許容信号により、積分回路６１が動作状態
となることを通じて、周波数制御信号生成のための更新
動作を開始させるようになっていることになる。

【００７４】以下、上述のごとく構成された本実施形態
にかかる搬送波再生回路を適用された受信側無線装置の
復調部の全体の動作について簡単に説明すると、図３に
示すように、受信信号としての多値ＱＡＭ信号は、直交
検波回路１において、電圧制御型発振器１２からのロー
カル信号（再生搬送波信号）に基づいて直交検波が施さ
れることによって、２系列（Ｉｃｈ，Ｑｃｈ）のベース
バンド信号となる。そして、各ベースバンド信号は、そ
れぞれ、Ａ／Ｄ変換回路２−Ｉ，２−Ｑにおいてディジ
タル変換されたのち、ディジタル信号処理部１０におい
て等化処理などを施され、復調信号として出力される。

【００７５】一方、このとき第１ＰＬＬループ部２４で
は、各Ａ／Ｄ変換回路２−Ｉ，２−Ｑの出力を用いてＩ
ｃｈ，Ｑｃｈの各主信号の位相誤差情報を検出し、これ
に基づいて直交検波回路１の電圧制御型発振器１２用の
電圧制御信号を生成して電圧制御型発振器１２にフィー
ドバックして供給しており、これにより、直交検波回路
１での検波周波数の位相が最適な値に調整される。

【００７６】具体的には、この第１ＰＬＬループ部２４
では、位相誤差検出回路３において、Ｉｃｈの極性信号
ｉ₇ とＱｃｈの誤差信号ｑ₅ 〜ｑ₂ とについて排他的論
理和をとることにより位相誤差信号Ｐ_e4〜Ｐ_e1を生成し
（図４参照）、これを第１Ｄ／Ａ変換回路４においてア
ナログ信号に変換して、電圧制御型発振器１２用の電圧
制御信号として出力している。

【００７７】ところで、第１ＰＬＬループ部２４による
上記の一連の位相調整処理の間に、第２ＰＬＬループ部
２５では、マーク率が所定の範囲から逸脱するかどうか
を監視することにより、定常位相誤差を監視している。
即ち、このマーク率に基づいて定常位相誤差が大きくな
ったと判定されると、第２ＰＬＬループ部２５では、第
１ＰＬＬループ部２４による位相制御量に、定常位相誤
差をなくすような制御量（周波数制御情報）を加算する
一方、マーク率が所定の範囲を逸脱しない場合には、こ
の第２ＰＬＬループ部２５による周波数制御は行なわな
い。

【００７８】例えば、図９のタイムチャートに示すよう
に、同期が確立している状態においては、監視回路６２
では、タイマ回路６４から定期的に出力される信号（Ｓ
ｅｌ３）に基づいて、位相誤差検出回路３の出力
（Ｐ_e4）により、マーク率が所定の範囲を逸脱している
かどうかを監視し、マーク率が所定の範囲を逸脱しない
間は、ホールド信号（“Ｌ”レベル信号）を出力するこ
とにより、積分回路６１の積分動作を停止させている
〔図９のにおける時点（ｔ２）〜（ｔ４）参照〕。

【００７９】一方、同期が確立しているにもかかわら
ず、電圧制御型発振器１２からの発振周波数（フリーラ
ン）と直交検波回路１に入力されるＩＦ信号のローカル
周波数との差による定常位相誤差に起因して、マーク率
が所定の範囲を逸脱すると、監視回路６２において積分
回路６１の積分動作を許容するための積分動作許容信号
（“Ｈ”レベル信号）が出力され、これにより、積分回
路６１のラッチ回路６１Ｂにラッチされたデータ（積分
結果）のうちの先頭１０ビット（ＡＤＤ９〜ＡＤＤ０）
が周波数制御情報として第２Ｄ／Ａ変換回路８に出力さ
れる。

【００８０】即ち、データ切替回路６３では、位相誤差
検出回路３からの位相誤差信号Ｐ_e4が積分回路６１の入
力に適したビット数〔２４ビット（ＩＤ２３，ＩＤ２
２，．．．，ＩＤ１，ＩＤ０）〕にデータ変換されて、
積分回路６１へ出力される。その後、積分回路６１の加
算器６１Ａでは、データ切替回路６３からの連続的に入
力されるデータＩＤ２３，ＩＤ２２，．．．，ＩＤ１，
ＩＤ０と現在入力されたデータを累積的に順次加算して
ゆき、加算結果としての２４ビットデータ中の上位１０
ビットの信号データＡＤＤ９，ＡＤＤ８，．．．，ＡＤ
Ｄ１，ＡＤＤ０が第２Ｄ／Ａ変換回路８に出力される。

【００８１】そして、第２Ｄ／Ａ変換回路８では、入力
されたディジタルデータＡＤＤ９，ＡＤＤ８，．．．，
ＡＤＤ１，ＡＤＤ０をアナログデータに変換したのち、
このアナログデータについてローパスフィルタ７にてル
ープフィルタ処理を施し、加算回路９に周波数制御信号
として出力する。その後、加算回路９では、ループフィ
ルタ５を通じて入力される第１ＰＬＬループ部２４から
の位相制御信号（電圧信号）とローパスフィルタ７を通
じて入力される第２ＰＬＬループ部２５からの周波数制
御信号とを加算して、その加算結果を電圧制御型発振器
１２に出力することによって、周波数ずれ，位相ずれを
補正し、定常位相誤差を抑圧している。

【００８２】さらに、後段のディジタル信号処理部１０
において、同期はずれが生じた場合には、上述の第２Ｐ
ＬＬループ部２５による周波数制御動作を停止させ、第
１ＰＬＬループ部２４による位相制御のみを行なうこと
により、同期はずれを復旧させるようにしている。な
お、上述の同期はずれが検出されてから所定時間経過し
ても復旧しない場合には、積分回路６１及びデータ切替
回路６３により三角波を生成して、電圧制御型発振器１
２にフィードバックさせることにより、同期周波数をハ
ントするためのスィープ動作を実質的に行なうことがで
きる。

【００８３】即ち、例えば図９のタイムチャートに示す
ように、ディジタル信号処理部１０から同期はずれが生
じたことが検出されると〔図９の，時点（ｔ５）参
照〕、タイマ回路６４から出力される信号（Ｓｅｌ３；
図９の）に基づいて、監視回路６２からのホールド信
号が出力されて、積分回路６１における積分動作が停止
される。

【００８４】このとき、同期はずれが検出されてから所
定時間（例えば５秒）経過しても、同期はずれが復旧し
ない場合は〔図９の，時点（ｔ６）参照〕データ切替
回路６３では、保持していた積分回路６１のデータ（Ａ
ＤＤ９＝１又はＡＤＤ０＝−１，オーバーフロービット
立ち上がりにより切り替わる）を積分回路６１の入力に
適したデータに切り換えて出力されることにより、積分
回路６１ではその出力に応じたデータの減算又は加算が
行なわれる。

【００８５】これにより、積分回路６１からは三角波が
生成，出力されて、電圧制御型発振器１２にフィードバ
ックされることにより、周波数のスィープ動作が行なわ
れる。その後、上記のような一連のスィープ処理によ
り、受信多値ＱＡＭ信号に対する同期確立状態に近づく
と、第１ＰＬＬループ部２４の出力（電圧制御信号）が
有効となり、安定状態となる。

【００８６】なお、電源立ち上げ時においても同期が確
立していないときは、同期はずれ情報が出力されるので
〔図９の時点（ｔ１）〜（ｔ２）参照〕、タイマ回路６
４からの信号（Ｓｅｌ２）に基づいて、監視回路６２に
よる積分動作が行なわれるため、上述の同期はずれが生
じた場合とほぼ同様な周波数制御処理が施される。

【００８７】このように、本発明の実施形態における搬
送波再生回路によれば、位相誤差検出回路３からの位相
誤差情報に基づいて、周波数制御部６においてマーク率
が所定の範囲から逸脱しているかどうかを監視し、マー
ク率が所定の範囲から逸脱している場合に、この周波数
制御部６による更新動作を行なわせて、周波数制御部６
からの周波数制御信号を直交検波回路１の電圧制御型発
振器１２用へフィードバックするので、送信周波数と再
生搬送波の周波数のずれを迅速に一致させて、定常位相
誤差を抑圧することができ、エラーレートの劣化を防ぐ
ことができる利点がある。

【００８８】また、電圧制御型発振器１２のフリーラン
の自動調整が可能となるため、通常使用時は、スィープ
動作が不要となり、再同期させる時間を短縮することが
できるので、本回路の性能を向上させることができ、ひ
いては無線装置全体の品質の向上に寄与する。さらに、
マーク率が所定の範囲から逸脱しない間は、積分回路６
１による積分動作を停止させるとともに、マーク率が所
定の範囲から逸脱すると、積分回路６１による積分動作
を行なわせるので、第１ＰＬＬループ部２４による周波
数制御動作に影響することなく、第２ＰＬＬループ部２
５を必要時にのみ動作させることができ、周波数制御処
理を安定に保つことができる。

【００８９】また、本発明によれば、同期はずれ情報が
検出されると、マーク率の値にかかわらず積分回路６１
による積分動作を停止させることができ、同期はずれ発
生直前の周波数は、第２ＰＬＬループ部２５によって最
適化されるので、例えばフェージング等の無線回線品質
の劣化原因がなくなれば、スィープ動作を行なうことな
く、速やかに再同期することができる利点がある。

【００９０】さらに、同期はずれ情報を検出してから所
定時間が経過しても、同期はずれが復旧しない場合に、
積分回路６１による積分動作を再開させることができる
ので、第１ＰＬＬループ部２４における独自の引き込み
（位相同期）ができなかった場合においても第２ＰＬＬ
ループ部２５からの信号により非常時に同期周波数を引
き込むための専用のスィープ発生源をそなえる必要がな
くなり、従来よりのスィープ機能をもちながら、いかな
る回線環境下においても搬送波を再生することができ
る。

【００９１】また、電源立ち上げ情報を受けると、周波
数制御信号生成のための更新動作を自動的に開始させる
ことができるので、可変抵抗による事前調整を行わずに
電圧制御型発振器１２のバラツキを吸収することがで
き、受信側無線装置の電源立ち上げ直後から入力信号の
位相同期を迅速に行なうことができる利点がある。な
お、図６に示す監視回路６２では、位相誤差検出回路３
から入力される位相誤差情報としては、１ビットの位相
誤差信号Ｐ_e4（極性ビット）を用いているが、これに限
定されず、例えば図１０に示す監視回路６５のように、
位相誤差検出回路３からの位相誤差信号Ｐ_e4（極性ビッ
ト）とともに、誤差ビットＰ_e3〜Ｐ_e1を含んだものを用
いてもよい。この場合においては、上述のビット情報Ｐ
_e4〜Ｐ _e1を８ビット情報Ｐ_e4，Ｐ_e4，Ｐ_e4，Ｐ_e4，
Ｐ_e4，Ｐ_e3，Ｐ_e2，Ｐ_e1として用いてマーク率を監視す
るようになっている。

【００９２】前述の図６に示す監視回路６２では、マー
ク率そのものを表現する位相誤差信号Ｐ_e4を用いている
が、監視回路６５では、ビット情報Ｐ_e4〜Ｐ_e1を用いる
ことにより、ある一定時間の加算結果と絶対値による加
算結果との比により、マーク率を算出するようになって
いる。このため、この図１０に示す監視回路６５は、加
算器６５Ａ，ラッチ回路（ＦＦ）６５Ｂ，６５Ｃ及び論
理回路６５Ｄをそなえて構成されている。ここで、加算
器６５Ａは位相誤差検出回路３からの出力（８ビット信
号；Ｐ_e4，Ｐ_e4，Ｐ_e4，Ｐ_e4，Ｐ_e4，Ｐ_e3，Ｐ_e2，
Ｐ_e1）を累積加算し、ラッチ回路６５Ｂを経て出力する
もので、その累積加算の結果、全ビット情報が「１」か
又は「０」となった場合には、オーバーフロー信号（Ｏ
ＦＬ）を出力するようになっている。

【００９３】また、ラッチ回路６５Ｂは、加算器６５Ａ
の出力を一時的に保持し、加算器６５Ａの累積加算結果
の更新を行なうもので、タイマ回路６４からの信号（Ｓ
ｅｌ３）を受けると、このラッチ回路６３Ｂにて保持さ
れている累積加算結果がリセット（Ｒ）されるようにな
っている。さらに、ラッチ回路６５Ｃは、加算器６５Ａ
から出力されるオーバーフロー信号を一時的に保持する
もので、オーバーフロー信号を受けるとＣＥ（クロック
イネーブル）がかかり、“Ｈ”レベル（振幅は５Ｖ）の
信号が論理回路６５Ｄへ出力されるようになっており、
同様に、タイマ回路６４からの信号（Ｓｅｌ３）を受け
ると、このラッチ回路６５Ｃに保持されている累積加算
結果がリセットされるようになっている。

【００９４】換言すれば、上述の加算器６５Ａにおいて
オーバーフロー信号が出力された場合には、マーク率が
所定の範囲を逸脱したものと判断することができるの
で、このオーバーフロー信号を前述の加算器６２Ａから
出力されるキャリアウト信号と等価なものとすることが
できる。また、論理回路６５Ｄは、ＯＲ（論理和）回路
として構成され、ラッチ回路６５Ｃからの出力（オーバ
ーフロー信号）とタイマ回路６４からの信号（Ｓｅｌ
２）とについて論理和演算処理を施すもので、論理和演
算の結果が「０」ならば、ホールド信号となり、積分回
路６１における積分動作を停止する一方、論理和演算の
結果が「１」ならば、積分動作許容信号となり、積分回
路６１における積分動作を行わせるようになっている。

【００９５】これにより、ラッチ回路６５Ｃからのオー
バーフロー検出情報か又はタイマ回路６４からの信号
（Ｓｅｌ２）のいずれかが入力されると、積分回路６１
における積分動作を行わせることができる。従って、こ
の図１０に示す監視回路６５では、多ビットのデータに
基づいてマーク率を測定し、このマーク率が所定の範囲
から逸脱しているかどうかを監視することができるの
で、信号点の距離（＋，−）の度合いをより詳細に把握
することができ、位相誤差検出精度を飛躍的に向上させ
ることができる。

【００９６】また、図７に示すデータ切替回路６３にお
いては、位相誤差検出回路３から１ビットの位相誤差信
号Ｐ_e4に基づいて積分回路６１の入力に適したデータの
切替を行なっているが、上述の監視回路６５の場合と同
様、例えば図１１に示すデータ切替回路６６のように、
位相誤差検出回路３から出力される位相誤差信号Ｐ_e4〜
Ｐ_e1（４ビット：Ｐ_e4，Ｐ_e3，Ｐ_e2，Ｐ_e1）を用いてデ
ータの切替を行なってもよい。

【００９７】このため、この図１１に示すデータ切替回
路６６は、セレクタ６６Ａ，ラッチ回路（ＦＦ）６６Ｂ
をそなえて構成されている。ここで、セレクタ６６Ａ
は、４ビットの位相誤差信号Ｐ_e4〜Ｐ_e1か又はラッチ回
路６６Ｂからの４ビットの情報（ＡＤＤ９，ＡＤＤ９，
ＡＤＤ９，１）のいずれかをＦＡＬＭに基づいて選択的
に出力するものであり、ラッチ回路６６Ｂは、ラッチ回
路６３Ｂと同様であるが、出力されるデータは上位３ビ
ットがＡＤＤ９で下位ビットが「１」の４ビットにより
構成される。

【００９８】なお、この場合、セレクタ６６Ａにおいて
変換された４ビットのデータは２４ビットへ拡張（分
岐）されて〔（ＩＤ２３，ＩＤ２２，．．．ＩＤ３，Ｉ
Ｄ２，ＩＤ１，ＩＤ０）＝（Ｐ_e4，．．．，Ｐ_e4，
Ｐ_e3，Ｐ_e2，Ｐ_e1）〕、積分回路６１に出力されるが、
同期はずれ情報が検出されたときには、ラッチ回路６６
Ｂにラッチされた積分回路６１のデータを出力する。

【００９９】また、ラッチ回路６６Ｂからは４ビット
（最下位ビットは１）のデータが出力され、例えば、最
上位ビットＡＤＤ９＝「１」がラッチされた場合は、
（１，１，１，１）が出力され、ＡＤＤ９＝「０」がラ
ッチされた場合は、（０，０，０，１）が出力される。
これにより、積分回路６１に入力される２４ビットのデ
ータとては、前述のデータ切替回路６３と同様に、ＡＤ
Ｄ９＝「１」の場合には（ＩＤ２３，．．．，ＩＤ０）
＝（１，．．．，１）であり、ＡＤＤ９＝「０」の場合
には（ＩＤ２３，．．．，ＩＤ０）＝（０，．．．，
０，１）となる。

【０１００】従って、この図１１に示すデータ切替回路
６６においても、多ビットを用いて積分回路６１の入力
に適したデータに変換することができるので、より正確
なデータに切り換えることができ、この回路を適用した
場合においても、上述の本実施形態の場合と同様の利点
がある。なお、上述の本実施形態においては、ディジタ
ル信号に変換されたＩデータ，Ｑデータから搬送波を再
生するものに適用しているが、アナログ信号から搬送波
を再生するような回路にも本発明を適用することがで
き、このようにしても上述の場合とほぼ同様の利点があ
る。

【０１０１】さらに、本実施形態では、直交検波回路１
は直交検波器を用いているが、本発明によれば、これ以
外の検波器を用いることもできる。

【０１０２】

【発明の効果】以上詳述したように、本発明の搬送波再
生回路によれば、位相誤差検出部からの位相誤差情報に
基づいて、周波数制御部においてマーク率が所定の範囲
から逸脱しているかどうかを監視し、マーク率が所定の
範囲から逸脱している場合に、この周波数制御部による
更新動作を行なわせて、周波数制御部からの周波数制御
信号を直交検波器の局部発振器へフィードバックするの
で、送信周波数と再生搬送波の周波数のずれを迅速に一
致させて、定常位相誤差を抑圧することができるので、
エラーレートの劣化を防ぐことができる利点がある。

【０１０３】また、本発明によれば、局部発振器のフリ
ーランの自動調整が可能となるため、通常使用時は、ス
ィープ動作が不要となり、再同期させる時間を短縮する
ことができるので、本回路の性能を向上させることがで
き、ひいては無線装置全体の品質の向上に寄与する（以
上、請求項１，４，１０）。さらに、本発明によれば、
マーク率が所定の範囲から逸脱しない間は積分回路によ
る積分動作を停止させるとともに、マーク率が所定の範
囲から逸脱すると、積分回路による積分動作を行なわせ
るので、第１ＰＬＬループ部による周波数制御動作に影
響することなく、第２ＰＬＬループ部を必要時にのみ動
作させることができ、周波数制御処理を安定に保つこと
ができる（請求項２，３）。

【０１０４】また、本発明によれば、同期はずれ情報が
検出されると、マーク率の値にかかわらず積分回路によ
る積分動作を停止させることができ、同期はずれ発生直
前の周波数は、第２ＰＬＬループ部によって最適化され
ているので、例えばフェージング等の無線回線品質の劣
化原因がなくなれば、スィープ動作を行なうことなく、
速やかに再同期することができる利点がある（請求項
５，６）。

【０１０５】さらに、本発明によれば、同期はずれ情報
を検出してから所定時間が経過しても、同期はずれが復
旧しない場合に、積分回路による積分動作を再開させる
ことができるので、第１ＰＬＬループ部における独自の
引き込み（位相同期）ができなかった場合においても第
２ＰＬＬループ部からの信号により、非常時に同期周波
数を引き込むための専用のスィープ発生源をそなえる必
要がなくなり、従来よりのスィープ機能をもちながら、
いかなる回線環境下においても搬送波を再生することが
できる（請求項７，８）。

【０１０６】また、本発明によれば、電源立ち上げ情報
を受けると、周波数制御信号生成のための更新動作を自
動的に開始させることができるので、可変抵抗による事
前調整を行わずに局部発振器のバラツキを吸収すること
ができ、受信側無線装置の電源立ち上げ直後から入力信
号の位相同期を迅速に行なうことができる利点がある
（請求項９）。

【０１０７】さらに、本発明によれば、周波数制御部へ
入力される位相誤差情報が極性ビットであるため、誤差
判断（＋，−）を容易に行なうことができ、回路構成を
複雑化することなく、周波数制御信号を作成することが
できる（請求項１１）。また、位相誤差情報が極性ビッ
トの他に誤差ビットを含むことにより、信号点の距離の
度合い（誤差判断：＋，−）をより詳細に把握すること
ができ、本回路の精度を向上させることができる（請求
項１２）。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の原理ブロック図である。

【図３】本発明の一実施形態にかかる搬送波再生回路の
構成を示すブロック図である。

【図４】本発明の一実施形態にかかる位相誤差検出回路
の構成を示すブロック図である。

【図５】本発明の一実施形態にかかる積分回路の構成を
示すブロック図である。

【図６】本発明の一実施形態にかかる監視回路の構成を
示すブロック図である。

【図７】本発明の一実施形態にかかるデータ切替回路の
構成を示すブロック図である。

【図８】本発明の一実施形態にかかるタイマ回路の構成
を示すブロック図である。

【図９】本発明の一実施形態にかかる搬送波再生回路の
動作を説明するためのタイムチャートである。

【図１０】本発明の一実施形態にかかる監視回路の変形
例を示すブロック図である。

【図１１】本発明の一実施形態にかかるデータ切替回路
の変形例を示すブロック図である。

【図１２】一般的な受信側無線装置の復調部の構成を示
すブロック図である。

【符号の説明】

１ 直交検波器（直交検波回路） １′ 検波器 １−Ｉ，１−Ｑ 検波回路（ミキサ回路） ２，２−Ｉ，２−Ｑ，４１ アナログ／ディジタル変換
器（Ａ／Ｄ変換回路） ３，４２ 位相誤差検出部（位相誤差検出回路） ４，４３ 第１ディジタル／アナログ変換器（第１Ｄ／
Ａ変換回路） ５，４４ 第１ループフィルタ（ループフィルタ） ６ 周波数制御部 ７ 第２ループフィルタ（ローパスフィルタ） ８，４８ 第２ディジタル／アナログ変換器（第２Ｄ／
Ａ変換回路） ９ 加算回路 １０，５０ ディジタル信号処理部 １１ ９０°ハイブリッド（Ｈ） １２，４６ 局部発振器〔電圧制御型発振器（ＶＣ
Ｏ）〕 １３ ハイブリッド（Ｈ） １４ アンテナ １５ 低雑音増幅器 １６ 受信フィルタ（ＲＦ） １７ ダウンコンバータ １８ 無線回線 ２０，２２，２４ 第１ＰＬＬループ部 ２１，２３，２５ 第２ＰＬＬループ部 ３１〜３４ 論理回路（ＥＸＯＲ回路） ６２Ｂ，６４Ｃ，６５Ｄ 論理回路（ＯＲ回路） ４０ 直交検波回路 ４５ オペアンプ ４７ 低周波発振器（スィープ発生源） ４９ ローパスフィルタ ６１ 積分回路 ６１Ａ，６５Ａ 加算器 ６１Ｂ，６１Ｃ，６３Ｂ，６５Ｂ，６５Ｃ，６６Ｂ，６
４０，６４１ ラッチ回路（ＦＦ） ６２，６５ 監視回路 ６２Ａ 計数回路（８ビットアップダウンカウンタ） ６３，６６ データ切替回路 ６３Ａ，６６Ａ セレクタ ６４ タイマ回路 ６４Ａ 第１カウンタ（１０ビットカウンタ） ６４Ｂ 第２カウンタ ６４Ｄ パワーリセット部 ７０ 復調部 ６４２ 論理回路（１反転型ＯＲ回路）

Claims (12)

【特許請求の範囲】
1. 【請求項１】 中間周波信号を局部発信器を用いて検波
   する検波器と、 該検波器で検波された検波信号から位相誤差情報を検出
   する位相誤差検出部と、 該位相誤差検出部で検出された該位相誤差情報をろ波す
   る第１ループフィルタをそなえることにより、該位相誤
   差情報を該第１ループフィルタを通じて該局部発振器へ
   フィードバックする第１ＰＬＬループ部と、 該位相誤差情報に基づいて該局部発振器のための周波数
   制御信号を更新動作によって生成する周波数制御部と、
   該周波数制御部からの該周波数制御信号をろ波する第２
   ループフィルタとをそなえることにより、該位相誤差情
   報に起因するマーク率が所定の範囲から逸脱すると、該
   周波数制御部による更新動作を行なわせて、該周波数制
   御部からの該周波数制御信号を該第２ループフィルタを
   通じて該局部発振器へフィードバックする第２ＰＬＬル
   ープ部とをそなえて構成されたことを特徴とする、搬送
   波再生回路。
2. 【請求項２】 該周波数制御部が、 該位相誤差情報を積分する積分回路と、 該マーク率が該所定の範囲から逸脱したかどうかを監視
   して、該マーク率が該所定の範囲から逸脱しない間は該
   積分回路による積分動作を停止させているが、該マーク
   率が該所定の範囲から逸脱すると、該積分回路による積
   分動作を行なわせる監視回路とをそなえて構成されたこ
   とを特徴とする、請求項１記載の搬送波再生回路。
3. 【請求項３】 該積分回路が、該位相誤差情報を累積加
   算する加算器と、該加算器からの累積加算結果の更新又
   は保持動作を選択的に行なうラッチ回路とをそなえて構
   成されるとともに、 該監視回路が、該位相誤差情報をアップダウン計数して
   該マーク率が該所定の範囲から逸脱しない間は積分動作
   停止信号を発生するとともに該マーク率が該所定の範囲
   から逸脱すると積分動作許容信号を発生する計数回路を
   そなえて構成されていることを特徴とする、請求項２記
   載の搬送波再生回路。
4. 【請求項４】 該周波数制御部が、該マーク率が該所定
   の範囲から逸脱すると、該位相誤差情報に基づいて該局
   部発振器のための周波数制御信号を更新動作によって生
   成するとともに、該マーク率が該所定の範囲から逸脱し
   ない間又は同期はずれ情報を受けると、該周波数制御信
   号生成のための更新動作を停止させるように構成された
   ことを特徴とする、請求項１記載の搬送波再生回路。
5. 【請求項５】 該周波数制御部が、 該位相誤差情報を積分する積分回路と、 該同期はずれ情報が検出されない間は該位相誤差情報を
   出力する一方、該同期はずれ情報を検出すると、該積分
   回路の出力に切り替える切替回路と、 該マーク率が該所定の範囲から逸脱したかどうかを監視
   して、該マーク率が該所定の範囲から逸脱しない間は該
   積分回路による積分動作を停止させているが、該マーク
   率が該所定の範囲から逸脱すると、該積分回路による積
   分動作を行なわせるとともに、該同期はずれ情報が検出
   されたかどうかを監視して、該同期はずれ情報が検出さ
   れると、該マーク率の値にかかわらず該積分回路による
   積分動作を停止させる監視回路とをそなえて構成された
   ことを特徴とする、請求項４記載の搬送波再生回路。
6. 【請求項６】 該積分回路が、 該位相誤差情報を累積加算する加算器と、 該加算器からの累積加算結果の更新又は保持動作を選択
   的に行なうラッチ回路と、 該監視回路が、該位相誤差情報をアップダウン計数して
   該マーク率が該所定の範囲から逸脱しない間又は該同期
   はずれ情報が検出されると積分動作停止信号を発生する
   とともに該マーク率が該所定の範囲から逸脱すると積分
   動作許容信号を発生する計数回路をそなえて構成されて
   いることを特徴とする、請求項５記載の搬送波再生回
   路。
7. 【請求項７】 該監視回路が、該同期はずれ情報を検出
   してから所定時間が経過すると、該積分回路による積分
   動作を再開させるように構成されたことを特徴とする、
   請求項５記載の搬送波再生回路。
8. 【請求項８】 該同期はずれ情報を検出してから所定時
   間が経過すると、該監視回路へその旨の信号を出力する
   タイマ回路が設けられたことを特徴とする、請求項７記
   載の搬送波再生回路。
9. 【請求項９】 該周波数制御部が、電源立ち上げ情報を
   受けると、該周波数制御信号生成のための更新動作を開
   始させるように構成されていることを特徴とする、請求
   項１記載の搬送波再生回路。
10. 【請求項１０】 中間周波信号を局部発振器を用いて検
    波することにより、相互に直交する検波信号を出力する
    直交検波器と、 該直交検波器で検波された検波信号をアナログ／ディジ
    タル変換するアナログ／ディジタル変換器と、 該アナログ／ディジタル変換器でのアナログ／ディジタ
    ル変換後の検波信号から位相誤差情報を検出する位相誤
    差検出部と、 該位相誤差検出部で検出された該位相誤差情報をディジ
    タル／アナログ変換する第１ディジタル／アナログ変換
    器と、該第１ディジタル／アナログ変換器でのディジタ
    ル／アナログ変換後の該位相誤差情報をろ波する第１ル
    ープフィルタをそなえることにより、該位相誤差情報を
    該第１ループフィルタを通じて該局部発振器へフィード
    バックする第１ＰＬＬループ部と、 電源立ち上げ情報を受けた場合と、該位相誤差情報に起
    因するマーク率が所定の範囲から逸脱している間は、該
    位相誤差情報に基づく該局部発振器のための周波数制御
    信号の更新動作を行なう一方、該マーク率が所定の範囲
    から逸脱しなくなった場合と、同期はずれ情報を受けた
    場合は、周波数制御信号生成のための更新動作を停止さ
    せる周波数制御部と、該周波数制御部から出力される該
    周波数制御信号をディジタル／アナログ変換する第２デ
    ィジタル／アナログ変換器と、該第２ディジタル／アナ
    ログ変換器でのディジタル／アナログ変換後の該周波数
    制御信号をろ波する第２ループフィルタとをそなえるこ
    とにより、電源立ち上げ情報を受けた場合と、該マーク
    率が該所定の範囲から逸脱した場合に、該周波数制御部
    による更新動作を行なわせる一方、該マーク率が該所定
    の範囲から逸脱しなくなった場合と、該同期はずれ情報
    を受けた場合は、該周波数制御信号生成のための更新動
    作を停止させて、該周波数制御部からの該周波数制御信
    号を該第２ループフィルタを通じて該局部発振器へフィ
    ードバックする第２ＰＬＬループ部とをそなえて構成さ
    れたことを特徴とする、搬送波再生回路。
11. 【請求項１１】 該周波数制御部へ入力される該位相誤
    差情報が極性ビットであることを特徴とする、請求項１
    ０記載の搬送波再生回路。
12. 【請求項１２】 該周波数制御部へ入力される該位相誤
    差情報が極性ビットと誤差ビットとを含んでいることを
    特徴とする、請求項１０記載の搬送波再生回路。