JPH1097794A - 低電源電圧不揮発性メモリーのセル読み取り方法および回路 - Google Patents

低電源電圧不揮発性メモリーのセル読み取り方法および回路

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JPH1097794A
JPH1097794A JP16155697A JP16155697A JPH1097794A JP H1097794 A JPH1097794 A JP H1097794A JP 16155697 A JP16155697 A JP 16155697A JP 16155697 A JP16155697 A JP 16155697A JP H1097794 A JPH1097794 A JP H1097794A
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Giovanni Campardo
ジョヴァンニ・カンパールド
Micheloni Rino
リノ・ミケローニ
Stefano Commodaro
ステファノ・コンモダーロ
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Abstract

(57)【要約】 【課題】 低電源電圧不揮発性メモリーのセル読み取り
方法および回路を提供する。 【解決手段】 読み取り回路３０は、アレイ・セル３３
に接続されたアレイ分岐３１と、基準セル３７に接続さ
れた基準分岐３２を有する。アレイ分岐３１は、電源線
３６とアレイ・セル３３の間に挿入されたトランジスタ
４２を有し、基準分岐３２は、電源線３６と基準セル３
７の間に挿入されたトランジスタ４３を有する。トラン
ジスタ４２、４３は、電流ミラーを形成し、該ミラーで
は、トランジスタ４２がダイオード接続されて第１の予
め定められたチャンネル幅／長さ比Ｗ1 ／Ｌ1 を示し、
トランジスタ４３が第１の比Ｗ1 ／Ｌ1 のＮ倍い大きい
第２の予め定められたチャンネル幅／長さ比Ｗ2 ／Ｌ2
を示し、その結果、アレイ・セル３３内を流れる電流
Ｉ’M が増幅されて基準分岐３２へ供給される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、低電源電圧不揮発
性メモリー・セルを読み取るための方法および回路に関
する。
【０００２】
【従来の技術】公知のように、メモリー・セルを読み取
る最も広く使用されている方法は、図１に示す種類の回
路構成を用いて、読み取られるセルを通って流れる電流
に関係する量を、内容が知られている基準セルを通って
流れる電流に関係する同様な量と比較するものである。
【０００３】図１の番号１は、メモリー・アレイのセル
を読み取るための回路を示し、該回路は、アレイ・ビッ
ト線５によって読み取られるアレイ・セル４に接続され
たアレイ分岐２、および、基準ビット線９によって内容
が知られている基準セル８に接続された基準分岐３を有
する。
【０００４】アレイ分岐２は、一方側がデコード回路
（図示せず）によってアレイ・ビット線５に接続され他
方側が電圧ＶCCの電源線７に接続された電流／電圧コン
バーター６（以下、適宜アレイ・コンバーターと呼ぶ）
を有する。
【０００５】基準分岐３は、一方側がデコード回路（図
示せず）によって基準ビット線９に接続され他方側が電
源線７に接続された電流／電圧コンバーター１０（以
下、適宜基準コンバーターと呼ぶ）を有する。
【０００６】電流／電圧コンバーター６および１０は、
各々が、（ソフト書き込みなどのスプリアスな（にせ
の）書き込み現象を防ぐためににそれぞれのアレイ・ビ
ット線５および９に適当なバイアスをかけ、また可能で
あれば線５および９を等化するための）プリチャージお
よびバイアス回路１１および１２と、互いに直列に接続
されたそれぞれの負荷１３および１４を有する。それぞ
れのプリチャージおよびバイアス回路１１および１２と
それぞれの負荷１３および１４の間のアレイ・ノード１
５および基準ノード１６（以下、ノード１５, １６と略
す）は、それぞれの電流／電圧コンバーター６および１
０の出力を形成し、ノード１５および１６の電圧を比較
してアレイ・セル４の内容を判別するためのセンスアン
プ１７の入力に接続される。
【０００７】負荷１３は、あらかじめ定められたチャン
ネル幅対長さの比Ｗ1 ／Ｌ1 をもつＰ−チャンネルＭＯ
Ｓトランジスタを有する。負荷１４は、比Ｗ1 ／Ｌ1 よ
りＮ倍大きいチャンネル幅対長さの比Ｗ2 ／Ｌ2 を持つ
ダイオード接続されたＰチャンネルＭＯＳトランジスタ
を有する。負荷１３, １４を構成するＭＯＳトランジス
タ１３および１４（以下、トランジスタ１３, １４と略
す）は、互いに接続された制御端末、電源線７に接続さ
れたソース端末、およびそれぞれがノード１５および１
６に接続されてトランジスタ１３内を流れる電流がトラ
ンジスタ１４内を流れる電流のＮ分の１である電流ミラ
ーを形成するドレイン端末を有する。
【０００８】アレイ・ビット線５は、同じアレイ列内に
配置された多数のアレイ・セル４に接続され、図１では
それらの容量が等価のアレイ・コンデンサー１８で概略
示されているが、該コンデンサーは、単純化のためにノ
ード１５に直接接続された状態で示されている。同様
に、基準ビット線９も、同じ基準アレイ列内に配置され
た多数の基準セルに接続され、図１ではそれらの容量が
ノード１６に接続された等価の基準コンデンサー１９で
概略示されている。
【０００９】アレイ・セル４の内容、すなわちセルが消
去されているかあるいは書き込まれているかを安全に判
別するため、基準セル８は、あたえられた読み取り電圧
でバイアスがかけられると、基準電流ＩR を生成する。
その値は、アレイ分岐２に鏡映され、また消去されたア
レイ・セル４によって生成される電流の値と書き込まれ
たアレイ・セル４によって生成される電流の値の間であ
る。従って、図１の回路においては、センスアンプ１７
が、基準ノード１６に存在しまた基準セル８によって生
成される電流ＩR に関係する電圧ＶR の値を、アレイ・
ノード１５に存在しまたアレイ・セル４によって生成さ
れる電流ＩM と負荷１３によって供給される電流ＩO の
間の差に関係する（従って、アレイ分岐２に鏡映され−
係数１／Ｎを掛けられた−電流ＩR に等しい）電圧ＶM
の値と比較する。
【００１０】含まれる概念を明確に理解できるように、
図２のグラフで、アレイ・セル４と基準セル８の特性Ｉ
DS＝ｆ（ＶGS）を示す。より具体的には、Ａは、消去さ
れた時のアレイ・セル４の特性を示す（基準セル８の特
性の周囲に分布する）。Ｂは、書き込まれた時のアレイ
・セル４の特性を示す。Ｃは、ミラー回路であるトラン
ジスタ１３および１４によってアレイ分岐２に鏡映され
た基準セル８の特性を示す。Ｖth1 は、消去されたアレ
イ・セル４の閾値であり、また、Ｖth2 は、書き込まれ
たアレイ・セル４の閾値である。図からわかるように、
図１の回路を用いた方法では、トランジスタ１３内に流
れ込む電流ＩO がトランジスタ１４内で基準セル８によ
ってあたえられる電流のＮ分の一であるため、基準セル
８の鏡映された特性Ｃの傾きは、消去されまた書き込ま
れたアレイ・セル４の特性ＡおよびＢの係数Ｎ分の一で
あり、また基準セル８の特性は、消去されたアレイ・セ
ル４の閾値Ｖth1 に等しい基準閾値を示す。
【００１１】図２に示すように、図１の回路の方法で
は、アレイ・セル４および基準セル８の最大読み取り電
圧は、書き込まれたアレイ・セル４の特性Ｂが基準セル
８の特性Ｃと交差する値にほぼ等しい、また、読み取り
電圧が読み取り回路１の電源電圧をあらわすため、許容
最大電源電圧値ＶCCには限度がある。
【００１２】この問題を克服するため、１９９５年１０
月１１日に公開されたＥＰ−Ａ−Ｏ６７６７６８に記載
されている方法（図示せず）によれば、基準セル８の特
性が単一の直線ではなく二つのセグメントを持つ折れ線
によって近似的にあらわされる。第１のセグメントは、
図２の線Ｃと同じ傾きを有し、消去されたセルとあらか
じめ定められた中間電圧の間に含まれるもので、第２の
セグメントは、線ＡおよびＢと同じ傾きを有する。この
ように二つのセグメントに分割することによって、（図
２の点線Ｄで示される）基準セル８の特性は、特性Ａと
Ｂの間にあって、高い読み取り電圧従って高い電源電圧
の場合でも、書き込まれたアレイ・セル４の特性Ｂと交
差することがなくなる。
【００１３】
【発明が解決しようとする課題】上に述べた公知の方法
では、述べられているように、負荷１３および１４に流
れる電流の比が、書き込まれたセルを消去されたセルか
ら区別するためにきわめて重要である。実際、公知のよ
うに、消去されるときのアレイ・セル４の読み取り時間
を短縮するためには、アレイ・セル４内を流れる電流を
トランジスタ１３内を流れる電流よりはるかに大きくし
て、アレイ・コンデンサー１８を急速に放電し、従って
ノード１５の電圧を急速に低減しなければならない。他
方、書き込まれるときのアレイ・セル４の読み取り時間
を短縮するためには、基準セル８によって生成される電
流を大きくして、トランジスタ１３内の対応する鏡映さ
れた電流ＩO がアレイ・コンデンサー１８を急速に充電
して、ノード１５の電圧を急速に電源電圧ＶCCに近い値
にしなければならない。
【００１４】しかしながら、現在は、ポータブル機器お
よび低電源電圧の用途でも読み取り回路１の幅広い利用
が可能となるように、電源電圧をできるだけ低くするの
が一般の傾向である。しかし、電源電圧を低減すると、
アレイ・セル４および基準セル８によって生成される電
流ＩR 、ＩM がかなり低減し、その結果、回路の読み取
り時間が増大することになる。
【００１５】本発明の一つの目的は、電源電圧が低い場
合でも、需要を満たすことのできる読み取り時間が実現
可能な読み取り方法および回路を提供することである。
【００１６】
【課題を解決するための手段】本発明によれば、低電源
電圧不揮発性メモリー・セルを読み取るための方法およ
び回路が提供される。本発明の一実施形態にあっては、
制御および出力端末を有しまた第１または第２の電圧で
プログラムされた閾値を有する不揮発性メモリー・セル
内に記憶されたデータを読み取るための回路が提供され
る。第１の電圧でプログラムされる場合には、メモリー
・セルは第１のデータ値を記憶し、第２の電圧でプログ
ラムされる場合には、メモリー・セルは第２のデータ値
を記憶する、但し、第２の電圧は、第１の電圧より高
い。該回路は、メモリー・セルの制御端末に連結されま
た読み取り電圧を受け取るように連結される読み取り端
末を含む。増幅器は、メモリー・セルの出力端末に連結
される第１の入力端末、第２の入力端末、および記憶さ
れたデータ値を提供する出力端末を有する。基準セル
は、読み取り端末に連結される制御端末を有し、また増
幅器の第２の入力端末に連結される出力端末を有する。
当該基準セルは、読み取り電圧よりも低い基準閾値を有
する。電流ミラーは、メモリー・セルの出力端末に連結
される電流入力端末を有し、また基準セルの出力端末に
連結される電流出力端末を有する。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１８】図３において、番号５０は、例えばフラッ
シュＥＥＰＲＯＭメモリーなどの不揮発性メモリーを示
し、該メモリーは、本発明に基づく読み取り回路３０に
接続された複数のアレイ・セル３３を含むメモリー・ア
レイ５１を有する。
【００１９】図１の読み取り回路１と同様、読み取り回
路３０は、アレイ・ビット線３４によってアレイ・セル
３３に接続されたアレイ分岐３１と、基準ビット線３８
によって基準セル３７に接続された基準分岐３２とを有
する。
【００２０】アレイ分岐３１は、一方側がアレイ・ビッ
ト線３４に接続され他方側が電圧ＶCCの電源線３６に接
続されたアレイ・コンバーター３５を有し、基準分岐３
２は、一方側が基準ビット線３８に接続され他方側が電
源線３６に接続された基準コンバーター３９を有する。
【００２１】図１の読み取り回路１と同様、各コンバー
ター３５および３９は、それぞれ、互いに直列に接続さ
れた在来のプリチャージおよびバイアス回路４０および
４１ならびに負荷４２および４３を有する。それぞれの
プリチャージおよびバイアス回路４０および４１とそれ
ぞれの負荷４２および４３の間のノード４４および４５
は、センスアンプ（比較器）４６の入力に接続される。
【００２２】公知の読み取り回路１とは異なり、負荷４
２は、あらかじめ定められた比Ｗ1／Ｌ1 を持つダイオ
ード接続されたＰチャンネルＭＯＳトランジスタを有
し、負荷４３は、比Ｗ1 ／Ｌ1 よりＮ倍大きい比Ｗ2 ／
Ｌ2 を持つＰチャンネルＭＯＳトランジスタを有する。
負荷４２, ４３を構成するＭＯＳトランジスタ４２およ
び４３（以下、トランジスタ４２, ４３と略す）は、電
流ミラーを形成するように接続され、従って、トランジ
スタ４３内に流れ込む電流Ｉ’O は、トランジスタ４２
内に流れ込む電流Ｉ’M よりＮ倍大きくなるように駆動
される。
【００２３】図１の読み取り回路１と同様に、各ノード
４４および４５は、ノード４４および４５に接続される
セルの容量をあらわす等価のコンデンサー４７および４
８に接続される。
【００２４】読み取り回路３０は、読み取り回路１と同
様に作動するが、但し、この場合には、センスアンプ４
６が、ノード４４に存在してアレイ・セル３３によって
生成される電流Ｉ’M に関係する電圧Ｖ’M の値を、ノ
ード４５に存在して基準セル３７によって生成される電
流Ｉ’R と負荷４３によって供給される電流Ｉ’O の間
の差に関係する電圧Ｖ’R の値と比較する。電流Ｉ’O
は、鏡映されて基準分岐３２内で係数Ｎ倍される電流
Ｉ’M に等しい。従って、図１の読み取り回路１と異な
り、鏡映されるのは、基準セル３７によって生成される
電流Ｉ’R ではなくアレイ・セル３３によって生成され
る電流Ｉ’M である。本発明の一実施形態にあっては、
Ｎは、２と１０の間である。
【００２５】図３の回路の動作を見る他の方法を以下に
説明する。アレイ・セル３３が消去されるとき、電圧
Ｖ’M は、電圧Ｖ’R より低く、従って、比較器４６
は、この状態をアレイ・セル３３が消去されていると認
識する。逆に、アレイ・セル３３に書き込みが行なわれ
るとき、電圧Ｖ’M は、電圧Ｖ’R より高く、従って、
比較器４６は、これをアレイ・セル３３に書き込みが行
なわれていると認識する。より具体的には、アレイ・セ
ル３３が消去されて読み取り電圧がそのゲートに加えら
れると、アレイ・セル３３が、ノード４４から電流Ｉ’
M を引き付ける。比較器４６への入力が高インピーダン
スであるため、ノード４４から比較器４６内へは、ほと
んどあるいは全く電流が流れ込まない。従って、キルヒ
ホッフの電流の法則により、負荷４２は、ノード４４へ
電流Ｉ’M を供給し、その結果、ノード４４へ流れ込む
電流は正味ゼロとなる。トランジスタ４２および４３に
よって形成される電流ミラーの乗算作用のために、トラ
ンジスタ４３は、Ｎ×Ｉ’M に等しいＩ’O を生成しよ
うとする。しかし、やはりキルヒホッフの電流の法則の
ために、基準電流Ｉ’R はノード４５から流れ出してし
まう。従って、定常状態では、Ｉ’O の最大値は、Ｉ’
R に等しい。しかし、電流ミラーがＩ’O をより大きい
値に押し上げようとするため、トランジスタ４３は、そ
の飽和領域へと向かい、ノード４５の電圧Ｖ’R をＢ’
M より高い値へと押し上げる。逆に、アレイ・セル３３
に書き込みが行なわれるときには、Ｉ’M はゼロに等し
い。従って、電流ミラーの作用によってトランジスタ４
３にバイアスがかけられ、やはりゼロに等しいＩ’O が
生成される。但し、基準セル３７は、ノード４５から
Ｉ’Rを引き付けようとする。しかし、キルヒホッフの
電流の法則のため、Ｉ’R は、ゼロに等しいＩ’O に等
しくなければならない。従って、基準セル３７は、飽和
領域へ向かい、電圧Ｖ’R をゼロ近くまで、すなわち電
圧Ｖ’M よりはるか下まで低下させる。書き込まれたア
レイ・セル３３の読み取りおよび／またはアレイ・セル
３３の消去のいずれの間でも、電圧Ｖ’M は、ＶCCと接
地のほぼ中間の値を示す。
【００２６】さらに、メモリー・アレイ５１の外部の単
一の基準セル３７を用いて、ＥＷＳ（Electrical Wafer
Sort ；電気的ウエハー分類）試験の課程でその閾電圧
を低い値に調節し、低電源電圧ＶCCが存在する場合でも
基準セル３７が高い電流を導くようにすることができ
る。他方、アレイ・セル３３の閾電圧を同様に低下させ
ようとすると、メモリー・アレイ５１内の消耗したセル
の数が増大するため、これは行なうことができない。本
発明による方法は、しかし、アレイ・セル３３内を流れ
る電流をＮ倍し、この大きい電流を基準分岐３２内の電
流Ｉ’O として供給することによって、アレイ・セル３
３の読み取り電流を効果的に大きくし、従って読み取り
時間を短縮することができる。
【００２７】従って、読み取り回路３０によって、図４
に示す特性を得ることができる。図４において、Ｅは、
消去時のアレイ・セル３３の特性（基準セル３７のそれ
と一致する）を示し、Ｆは、書き込み時のアレイ・セル
３３の特性を示し、ＧおよびＨは、それぞれ、基準分岐
３２に鏡映されたアレイ・セルの消去および書き込み特
性を示す。図４において、Ｖth1 およびＶth2 は、図２
のそれらと同じ意味をもつ。
【００２８】以上の説明からわかるように、この場合、
鏡映された電流Ｉ’O の特性ＧおよびＨの傾きは、電流
Ｉ’O が比較される基準電流Ｉ’R の特性Ｅの傾きより
係数Ｎ倍大きいため、消去されて書き込まれたアレイ・
セル３３を読み取るときの読み取り回路３０の切り替え
要件と、適用されるであろう最大読み取り電圧を支配す
る要件の両方を満たす電流の間で比較が行なわれること
になる。
【００２９】実際、消去されたアレイ・セル３３の読み
取りを行なうときには、一方では、アレイ・セル３３
が、ノード４４に接続されたコンデンサー４７を放電す
ることなく、全部が負荷４２によって供給される電流
Ｉ’M を引き付ける。他方では、負荷４２内を流れる電
流は、ミラー回路となるトランジスタ４２および基準分
岐３２内のトランジスタ４３によって増幅されると、基
準セル３７が必要とする電流Ｉ’R よりはるかに大きい
電流なため、ノード４５に接続されたコンデンサー４８
を急速に充電し、従って、ノード４５の電圧を急速に引
き上げる。同様に、書き込まれたアレイ・セル３３を読
み取るときには、アレイ・セル３３は、考慮されている
読み取り電圧（すなわち、Ｖth1 とＶth2 の間の読み取
り電圧）では電流を引き付けないため、電流Ｉ’O がほ
ぼゼロであることから、基準セル３７によって引き付け
られる電流Ｉ’R が、ノード４５に接続されたコンデン
サー４８を急速に放電し、ノード４５の電圧Ｖ’R を急
速に降下させる。
【００３０】図５および６は、アレイのそれぞれの出力
ノード４４および４５およびアレイ・コンバーター３５
および基準コンバーター３９での電圧Ｖ’M およびＶ’
R を電源電圧ＶCC（アレイの制御端末および、アレイ・
セル３３および基準セル３７に加えられる読み取り電圧
Ｖgsに等しい）の関数として、また消去されたアレイ・
セル３３の閾電圧Ｖth1 と書き込まれたアレイ・セル３
３の閾電圧Ｖth2 の間の差を３Ｖ（図５）および１Ｖ
（図６）としてプロットしたものである。
【００３１】図５に示すように、Ｎ＝８、また電源電圧
ＶCC、従って、読み取り電圧Ｖgsがアレイ・セル３３の
消去された閾電圧Ｖth1 より低い場合、電圧Ｖ’M およ
びＶ’R は等しく、またアレイ・セル３３および基準セ
ル３７の何れによっても電流が引き付けられない点で電
源電圧ＶCCにほぼ追従する。基準セル３７がほぼＶth 1
の閾値とアレイ・セル３３のＩDS／Ｖgsの傾きとほぼ同
様な傾きを持つ場合、電源電圧がＶth1 とＶth2 の間で
あれば、基準セル３７のみが電流を引き付け、従って、
ノード４５の電圧Ｖ’R は急速に降下してゼロ近くにと
どまるのに対して、ノード４４の電圧Ｖ’M はほぼ電源
電圧ＶCCに追従する（アレイ・セル３３は、書き込まれ
て消去されないため、まだオフにされている）。最後
に、電源電圧が書き込まれた閾値Ｖth2 を越えると、ア
レイ・セル３３がやはり電流を通し始めて電流を引き付
け、ノード４５の電圧Ｖ’R がやはり電源電圧ＶCCに追
従する。
【００３２】図６においては、Ｎ＝８、また基準セル３
７の閾値がほぼＶth1 であり、ＩDS／Ｖgsの傾きは、ア
レイ・セル３３のそれとほぼ同じであり、アレイ・セル
３３は、消去されずに書き込まれる。電源電圧ＶCCの関
数としてのアレイ・セル３３および基準セル３７の行動
は、図５に示したものと同様であり、図６のプロット
は、また、消去され書き込まれた閾値Ｖth1 およびＶ
th2 よりはるかに高い電源電圧ＶCCに関する出力電圧
Ｖ’M およびＶ’R を示している。より具体的には、回
路５０のこの実施形態にあっては、電源電圧ＶCCがあら
かじめ定められた値（図示の例では約７Ｖ）に達する
と、ノード４５の電圧Ｖ’R がノード４４の電圧Ｖ’M
を越え、従って、ＶCCのこの値が読み取り回路３０が正
しく機能するために許容される最大読み取り電圧をあら
わすことになる。
【００３３】もちろん、ＶM およびＶR のそれぞれのプ
ロットは、Ｎ、Ｖth1 およびＶth2、基準セル３７の閾
値、およびアレイ・セル３３および基準セル３７のＩDS
／Ｖgsの傾きに依存する。従って、回路５０の他の実施
形態では、Ｖm およびＶr のプロットは、これらの特性
を変えることによって変えることができる。ＩDS／Ｖgs
の傾きの通常の値は、Ｖth1 が0.５−３Ｖ（例、1.２５
Ｖ）、Ｖth2 が2.５−７Ｖ（例、５Ｖ）では、２５−４
０ｍＡ／Ｖ（例、３０ｍＡ／Ｖ）である。
【００３４】本発明による読み取り回路３０の効果は以
下の通りである。特に、当該回路は、アレイ・セル３３
によって生成される電流Ｉ’M を増幅することによっ
て、低い電源電圧の場合でも、高い電源電圧作動時と比
較して読み取り時間を増やすことなくメモリー・アレイ
５１のアレイ・セル３３の読み取りを行なう。さらに、
当該回路は、簡単でしかも信頼性が高い。
【００３５】最後に、適用された回路は、付加的な構成
要素を必要とせず、単にトランジスタのダイオード接続
をシフトさせるだけなので、読み取り回路３０の製造コ
ストを増大させたりあるいは難しい設計要件を導入する
ことがない。
【００３６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００３７】本発明の精神および範囲から逸脱すること
なく図示して説明した読み取り回路３０に変更を行なう
ことが可能なことは明らかであろう。さらに、わかりや
すさのために具体的な実施形態について説明したが、該
実施形態には、本発明の精神および範囲から逸脱するこ
となく各種の修正を行なうことが可能である。従って、
本発明は、請求項に定義される以外では限定されない。
【００３８】また、以上の説明では主として本発明者に
よってなされた発明をその利用分野である低電源電圧不
揮発性メモリー・セルに適用した場合について説明した
が、これに限定されるものではない。
【００３９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４０】すなわち、本発明による読み取り回路で
は、アレイ・セルによって生成される電流を増幅するこ
とによって、低い電源電圧の場合でも、高い電源電圧作
動時と比較して読み取り時間を増やすことなくメモリー
・アレイのセルの読み取りを行なうことができる。
【００４１】また、本発明による読み取り回路は、簡単
でしかも信頼性が高く、さらに、付加的な構成要素を必
要とせず、単にトランジスタのダイオード接続をシフト
させるだけなので、製造コストを増大させたり、むずか
しい設計要件を導入する必要がない。
【図面の簡単な説明】
【図１】公知の読み取り回路の回路図である。
【図２】図１の回路によってメモリー・セルを評価する
ための特性を示す図である。
【図３】本発明による読み取り回路の回路図である。
【図４】図３の読み取り回路を用いて得られる特性を示
す図である。
【図５】図３の読み取り回路の出力電圧をプロットした
図である。
【図６】図３の読み取り回路の出力電圧をプロットした
図である。
【符号の説明】
１ 読み取り回路 ２ アレイ分岐 ３ 基準分岐 ４ アレイ・セル ５ アレイ・ビット線 ６ 電流／電圧コンバーター（アレイ・コンバータ
ー） ７ 電源線 ８ 基準セル ９ 基準ビット線 １０ 電流／電圧コンバーター（基準コンバーター） １１ バイアス回路 １２ バイアス回路 １３ 負荷（ＭＯＳトランジスタ） １４ 負荷（ＭＯＳトランジスタ） １５ アレイ・ノード １６ 基準ノード １７ センスアンプ １８ アレイ・コンデンサー １９ 基準コンデンサー ３０ 読み取り回路 ３１ アレイ分岐 ３２ 基準分岐 ３３ アレイ・セル ３４ アレイ・ビット線 ３５ アレイ・コンバーター ３６ 電源線 ３７ 基準セル ３８ 基準ビット線 ３９ 基準コンバーター ４０ プリチャージおよびバイアス回路 ４１ プリチャージおよびバイアス回路 ４２ 負荷（ＭＯＳトランジスタ） ４３ 負荷（ＭＯＳトランジスタ） ４４ ノード ４５ ノード ４６ センスアンプ（比較器） ４７ コンデンサー ４８ コンデンサー ５０ 回路 ５１ メモリー・アレイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リノ・ミケローニ イタリア国、22078 トゥラーテ、ヴィ ア・マッツィーニ、13 (72)発明者 ステファノ・コンモダーロ イタリア国、16031 ボッリャスコ、ヴィ ア・ジー・マルコーニ、２

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 低電源電圧不揮発性メモリー（５０）の
    セル読み取り方法であって、メモリー・セル（３３、３
    ７）の特性（Ｅ、Ｆ）より急な傾きを示す特性（Ｇ、
    Ｈ）を有する読み取り電流信号（Ｉ’O ) を生成するス
    テップを特徴とする低電源電圧不揮発性メモリーのセル
    読み取り方法。
  2. 【請求項２】 請求項１記載の低電源電圧不揮発性メモ
    リーのセル読み取り方法であって、前記低電源電圧不揮
    発性メモリー（５０）は、１つのアレイ・セル（３３）
    に接続されたアレイ分岐（３１）と、基準セル（３７）
    に接続された基準分岐（３２）とを含む読み取り回路を
    有してなり、前記読み取り電流信号（Ｉ’O ）を前記基
    準分岐（３２）へ供給し、前記読み取り電流信号（Ｉ’
    O ）に関係する量（Ｖ’M ）を前記基準セル（３７）内
    を流れる電流（Ｉ’R ）に関係する量（Ｖ’R ）と比較
    するステップを特徴とする低電源電圧不揮発性メモリー
    のセル読み取り方法。
  3. 【請求項３】 請求項１または２記載の低電源電圧不揮
    発性メモリーのセル読み取り方法であって、前記生成ス
    テップは、前記アレイ・セル（３３）内を流れるアレイ
    電流（Ｉ’M ）を生成するステップと、前記アレイ電流
    （Ｉ’M ）を増幅するステップとを有することを特徴と
    する低電源電圧不揮発性メモリーのセル読み取り方法。
  4. 【請求項４】 低電源電圧不揮発性メモリー（５０）の
    セル読み取り回路であって、メモリー・セル（３３、３
    ７）の特性（Ｅ、Ｆ）より急な傾きを示す特性（Ｇ、
    Ｈ）を有する読み取り電流信号（Ｉ’O ）を生成するた
    めの生成手段（３３、４２、４３）を特徴とする低電源
    電圧不揮発性メモリーのセル読み取り回路。
  5. 【請求項５】 請求項４記載の低電源電圧不揮発性メモ
    リーのセル読み取り回路であって、アレイ・セル（３
    ３）に接続されるアレイ分岐（３１）と基準セル（３
    ７）に接続される基準分岐（３２）とを有し、前記読み
    取り電流信号（Ｉ’O ）を前記基準分岐（３２）へ供給
    する供給手段（４２、４３）と、前記読み取り電流信号
    （Ｉ’O ）に関係する量（Ｖ’M ）を前記基準セル（３
    ７）内を流れる電流（Ｉ’R ）に関係する量（Ｖ’R ）
    と比較する比較手段（４６）とを特徴とする低電源電圧
    不揮発性メモリーのセル読み取り回路。
  6. 【請求項６】 請求項４または５記載の低電源電圧不揮
    発性メモリーのセル読み取り回路であって、前記生成手
    段（３３、４２、４３）は、アレイ電流（Ｉ’M ）を生
    成する前記アレイ・セル（３３）と、前記アレイ電流
    （Ｉ’M ）を増幅する増幅手段（４２、４３）とを有す
    ることを特徴とする低電源電圧不揮発性メモリーのセル
    読み取り回路。
  7. 【請求項７】 請求項６記載の低電源電圧不揮発性メモ
    リーのセル読み取り回路であって、前記増幅手段（４
    ２、４３）は、基準電位（ＶCC）線（３６）と前記アレ
    イ・セル（３３）の間に挿入されたアレイ負荷トランジ
    スタ素子（４２）と、前記基準電位（ＶCC）線（３６）
    と前記基準セル（３７）の間に挿入された基準負荷トラ
    ンジスタ素子（４３）とを有し、前記アレイ負荷トラン
    ジスタ素子（４２）および前記基準負荷トランジスタ素
    子（４３）は、前記アレイ負荷トランジスタ素子（４
    ２）がダイオード接続される電流ミラーを形成すること
    を特徴とする低電源電圧不揮発性メモリーのセル読み取
    り回路。
  8. 【請求項８】 請求項７記載の低電源電圧不揮発性メモ
    リーのセル読み取り回路であって、前記アレイ負荷トラ
    ンジスタ素子（４２）は、予め定められた第１のチャン
    ネル幅／長さ比（Ｗ1 ／Ｌ1 ）を示し、前記基準負荷ト
    ランジスタ素子（４３）は、前記第１の比（Ｗ1 ／
    Ｌ1 ）よりＮ倍大きい予め定められた第２のチャンネル
    幅／長さ比（Ｗ2 ／Ｌ2 ）を示すことを特徴とする低電
    源電圧不揮発性メモリーのセル読み取り回路。
  9. 【請求項９】 請求項７または８記載の低電源電圧不揮
    発性メモリーのセル読み取り回路であって、前記アレイ
    負荷トランジスタ素子（４２）および前記基準負荷トラ
    ンジスタ素子（４３）は、各々が、それぞれのＰチャン
    ネルＭＯＳトランジスタを有することを特徴とする低電
    源電圧不揮発性メモリーのセル読み取り回路。
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