JPH1098098A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
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- JPH1098098A JPH1098098A JP25005096A JP25005096A JPH1098098A JP H1098098 A JPH1098098 A JP H1098098A JP 25005096 A JP25005096 A JP 25005096A JP 25005096 A JP25005096 A JP 25005096A JP H1098098 A JPH1098098 A JP H1098098A
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Abstract
(57)【要約】
【課題】半導体基板にトレンチ構造の素子分離領域を形
成するために基板のトレンチ内部にＣＶＤ酸化膜を埋め
込んだ後に熱処理を施す際、基板とＣＶＤ酸化膜との界
面付近での熱ストレス歪みによる結晶欠陥を発生し難く
する。 【解決手段】半導体基板１０の主表面上に少なくとも１
つ以上の素子を含む半導体装置における素子分離領域を
形成する際、半導体基板の主表面に所定の深さの素子分
離用のトレンチ１５を形成する工程と、トレンチの側壁
面および底面に基板の構成元素の格子定数より小さい格
子定数を有する元素の不純物イオンを注入し、不純物イ
オン注入層１６を形成する工程と、トレンチの内部にＣ
ＶＤ酸化膜１７を埋め込む工程と、この後、熱処理を施
してトレンチ内面の不純物イオン注入層を基板の構成元
素と結合させて結合層を形成し、基板とＣＶＤ酸化膜と
の熱ストレスを緩和させる工程とを具備する。
成するために基板のトレンチ内部にＣＶＤ酸化膜を埋め
込んだ後に熱処理を施す際、基板とＣＶＤ酸化膜との界
面付近での熱ストレス歪みによる結晶欠陥を発生し難く
する。 【解決手段】半導体基板１０の主表面上に少なくとも１
つ以上の素子を含む半導体装置における素子分離領域を
形成する際、半導体基板の主表面に所定の深さの素子分
離用のトレンチ１５を形成する工程と、トレンチの側壁
面および底面に基板の構成元素の格子定数より小さい格
子定数を有する元素の不純物イオンを注入し、不純物イ
オン注入層１６を形成する工程と、トレンチの内部にＣ
ＶＤ酸化膜１７を埋め込む工程と、この後、熱処理を施
してトレンチ内面の不純物イオン注入層を基板の構成元
素と結合させて結合層を形成し、基板とＣＶＤ酸化膜と
の熱ストレスを緩和させる工程とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法およびそれにより製造された半導体装置に係り、特
にトレンチ構造の素子分離領域の形成方法およびそれに
より形成されたトレンチ構造の素子分離領域の構造に関
する。
方法およびそれにより製造された半導体装置に係り、特
にトレンチ構造の素子分離領域の形成方法およびそれに
より形成されたトレンチ構造の素子分離領域の構造に関
する。
【０００２】
【従来の技術】半導体装置における素子分離は、素子の
動作時に個々の素子が完全に独立に制御されるように素
子間の電気的な干渉を防止するために存在し、素子が二
次元平面に並べられている限り、素子のサイズが小さく
なるほど相対的に素子分離領域の面積は大きくなる。
動作時に個々の素子が完全に独立に制御されるように素
子間の電気的な干渉を防止するために存在し、素子が二
次元平面に並べられている限り、素子のサイズが小さく
なるほど相対的に素子分離領域の面積は大きくなる。
【０００３】従来、素子分離領域の形成方法としては、
ＬＯＣＯＳ（Local Oxidation of Silicon）法によりフ
ィールド熱酸化膜を形成する方法とか、ＳＴＩ（Shallo
w Trench Isolation）法によりトレンチ（溝）構造の素
子分離領域を形成する方法が知られている。
ＬＯＣＯＳ（Local Oxidation of Silicon）法によりフ
ィールド熱酸化膜を形成する方法とか、ＳＴＩ（Shallo
w Trench Isolation）法によりトレンチ（溝）構造の素
子分離領域を形成する方法が知られている。
【０００４】バイポーラ集積回路においては、素子分離
技術として、分離領域の縮小、寄生容量の減少が可能な
トレンチアイソレーションを採用している。このトレン
チアイソレーションは、半導体基板内に溝を形成し、こ
の溝内に絶縁膜を介して多結晶シリコン層を埋め込むこ
とにより素子分離を行うものであり、例えば特開昭６３
−２５９４７号公報に開示されている。
技術として、分離領域の縮小、寄生容量の減少が可能な
トレンチアイソレーションを採用している。このトレン
チアイソレーションは、半導体基板内に溝を形成し、こ
の溝内に絶縁膜を介して多結晶シリコン層を埋め込むこ
とにより素子分離を行うものであり、例えば特開昭６３
−２５９４７号公報に開示されている。
【０００５】これに対して、ＣＭＯＳ集積回路における
素子分離は、トレンチのような深い分離を必要としない
ので、通常は、選択酸化法の改良によるフィールド酸化
膜が主流であるが、トレンチアイソレーションを採用す
る傾向がある。
素子分離は、トレンチのような深い分離を必要としない
ので、通常は、選択酸化法の改良によるフィールド酸化
膜が主流であるが、トレンチアイソレーションを採用す
る傾向がある。
【０００６】特に、デザインルールがサブミクロンレベ
ルの半導体デバイスの素子分離を考慮した場合、フィー
ルド熱酸化膜はバーズビークと呼ばれる横方向の酸化が
生じ、露光パターンに対するパターン変換差が無視でき
なくなるので、トレンチ構造の素子分離領域の採用が検
討されている。
ルの半導体デバイスの素子分離を考慮した場合、フィー
ルド熱酸化膜はバーズビークと呼ばれる横方向の酸化が
生じ、露光パターンに対するパターン変換差が無視でき
なくなるので、トレンチ構造の素子分離領域の採用が検
討されている。
【０００７】図３（ａ）乃至（ｄ）は、ＣＭＯＳ集積回
路あるいはＢｉＣＭＯＳ集積回路において、従来のトレ
ンチアイソレーションを採用した場合における素子分離
領域の形成方法の主要な工程での基板（半導体ウェハ）
の断面構造を示している。
路あるいはＢｉＣＭＯＳ集積回路において、従来のトレ
ンチアイソレーションを採用した場合における素子分離
領域の形成方法の主要な工程での基板（半導体ウェハ）
の断面構造を示している。
【０００８】まず、図３（ａ）に示すように、Ｐ型シリ
コン基板５０の主表面を熱酸化して熱酸化膜５１を形成
した後、ＬＰ−ＣＶＤ（減圧気相成長）法により多結晶
シリコン膜５２およびＣＶＤ酸化膜５３を順次形成す
る。このＣＶＤ酸化膜５３は、後の工程で基板をエッチ
ングする際のマスク材となる。
コン基板５０の主表面を熱酸化して熱酸化膜５１を形成
した後、ＬＰ−ＣＶＤ（減圧気相成長）法により多結晶
シリコン膜５２およびＣＶＤ酸化膜５３を順次形成す
る。このＣＶＤ酸化膜５３は、後の工程で基板をエッチ
ングする際のマスク材となる。
【０００９】次いで、上記ＣＶＤ酸化膜５３上にレジス
トを塗布し、露光・現像を行ってレジストパターン５４
を形成し、このレジストパターンをマスクとしてＲＩＥ
（反応性イオンエッチング）を用いた異方性エッチング
により前記ＣＶＤ酸化膜５３、多結晶シリコン膜５２、
熱酸化膜５１を順次エッチングすることにより、溝を形
成すべき位置を開口して開口部５４ａを形成する。
トを塗布し、露光・現像を行ってレジストパターン５４
を形成し、このレジストパターンをマスクとしてＲＩＥ
（反応性イオンエッチング）を用いた異方性エッチング
により前記ＣＶＤ酸化膜５３、多結晶シリコン膜５２、
熱酸化膜５１を順次エッチングすることにより、溝を形
成すべき位置を開口して開口部５４ａを形成する。
【００１０】次に、前記レジストパターン５４をアッシ
ングにより除去した後、図３（ｂ）に示すように、前記
ＣＶＤ酸化膜５３をエッチングマスクとして、ＲＩＥを
用いた異方性エッチングにより半導体基板５０の主表面
に所定の深さの素子分離用のトレンチ５５を形成する。
ングにより除去した後、図３（ｂ）に示すように、前記
ＣＶＤ酸化膜５３をエッチングマスクとして、ＲＩＥを
用いた異方性エッチングにより半導体基板５０の主表面
に所定の深さの素子分離用のトレンチ５５を形成する。
【００１１】次に、図３（ｃ）に示すように、前記トレ
ンチ５５の内部に絶縁膜を埋め込むために、ＬＰ−ＣＶ
Ｄ法により前記トレンチ内部およびＣＶＤ酸化膜５３上
全面にＣＶＤ酸化膜５６を１．０μｍ堆積する。
ンチ５５の内部に絶縁膜を埋め込むために、ＬＰ−ＣＶ
Ｄ法により前記トレンチ内部およびＣＶＤ酸化膜５３上
全面にＣＶＤ酸化膜５６を１．０μｍ堆積する。
【００１２】なお、ＣＶＤ酸化膜５６は後工程での加熱
により体積の収縮を起こすので、予めこの時点で約９０
０℃以上の温度で１時間程度の熱処理を施しておく。こ
の後、前記多結晶シリコン膜５２の表面が露出するまで
ＣＶＤ酸化膜５６およびＣＶＤ酸化膜５３を除去し、前
記多結晶シリコン膜５２、熱酸化膜５１および基板５０
のトレンチ５５の内部にＣＶＤ酸化膜５６を残す（埋め
込む）ことにより、素子分離領域が形成される。
により体積の収縮を起こすので、予めこの時点で約９０
０℃以上の温度で１時間程度の熱処理を施しておく。こ
の後、前記多結晶シリコン膜５２の表面が露出するまで
ＣＶＤ酸化膜５６およびＣＶＤ酸化膜５３を除去し、前
記多結晶シリコン膜５２、熱酸化膜５１および基板５０
のトレンチ５５の内部にＣＶＤ酸化膜５６を残す（埋め
込む）ことにより、素子分離領域が形成される。
【００１３】さらに、素子分離領域以外の基板表層部
（素子領域）に素子（例えばＭＯＳトランジスタ）の不
純物領域（図示せず）を形成した後、素子を完成させ
る。しかし、前記したようにＣＶＤ酸化膜５６を堆積し
た時点で熱処理を施す際、基板５０とＣＶＤ酸化膜５６
との熱応力の違いにより、両者の界面付近（特に基板５
０のトレンチ底面コーナー部の近傍）で熱ストレス歪み
による結晶欠陥５８が発生し易くなり、素子分離領域の
耐圧が低下し、製造歩留りが低下する。
（素子領域）に素子（例えばＭＯＳトランジスタ）の不
純物領域（図示せず）を形成した後、素子を完成させ
る。しかし、前記したようにＣＶＤ酸化膜５６を堆積し
た時点で熱処理を施す際、基板５０とＣＶＤ酸化膜５６
との熱応力の違いにより、両者の界面付近（特に基板５
０のトレンチ底面コーナー部の近傍）で熱ストレス歪み
による結晶欠陥５８が発生し易くなり、素子分離領域の
耐圧が低下し、製造歩留りが低下する。
【００１４】
【発明が解決しようとする課題】上記したように従来の
素子分離領域の形成方法は、半導体基板のトレンチ内部
にＣＶＤ酸化膜を埋め込んだ後に熱処理を施す際、基板
とＣＶＤ酸化膜との界面付近で熱ストレス歪みによる結
晶欠陥が発生し易くなるという問題があった。
素子分離領域の形成方法は、半導体基板のトレンチ内部
にＣＶＤ酸化膜を埋め込んだ後に熱処理を施す際、基板
とＣＶＤ酸化膜との界面付近で熱ストレス歪みによる結
晶欠陥が発生し易くなるという問題があった。
【００１５】本発明は上記の問題点を解決すべくなされ
たもので、半導体基板にトレンチ構造の素子分離領域を
形成するために基板のトレンチ内部にＣＶＤ酸化膜を埋
め込んだ後に熱処理を施す際、基板とＣＶＤ酸化膜との
界面付近での熱ストレス歪みによる結晶欠陥が発生し難
くなり、素子分離領域の耐圧低下を防止し、高精度の素
子分離領域を高い歩留りで製造し得る半導体装置の製造
方法を提供することを目的とする。
たもので、半導体基板にトレンチ構造の素子分離領域を
形成するために基板のトレンチ内部にＣＶＤ酸化膜を埋
め込んだ後に熱処理を施す際、基板とＣＶＤ酸化膜との
界面付近での熱ストレス歪みによる結晶欠陥が発生し難
くなり、素子分離領域の耐圧低下を防止し、高精度の素
子分離領域を高い歩留りで製造し得る半導体装置の製造
方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の主表面上に少なくとも１つ以上
の素子を含む半導体装置における素子分離領域を形成す
る際、半導体基板の主表面に所定の深さの素子分離用の
トレンチを形成する工程と、前記トレンチの側壁面およ
び底面に前記半導体基板の構成元素の格子定数より小さ
い格子定数を有する元素の不純物イオンを注入する工程
と、前記トレンチの内部にＣＶＤ酸化膜を埋め込む工程
と、この後、熱処理を施して前記トレンチ内面の不純物
イオンを注入層を半導体基板の構成元素と結合させて結
合層を形成し、前記半導体基板と前記ＣＶＤ酸化膜との
熱ストレスを緩和させる工程とを具備することを特徴と
する。
造方法は、半導体基板の主表面上に少なくとも１つ以上
の素子を含む半導体装置における素子分離領域を形成す
る際、半導体基板の主表面に所定の深さの素子分離用の
トレンチを形成する工程と、前記トレンチの側壁面およ
び底面に前記半導体基板の構成元素の格子定数より小さ
い格子定数を有する元素の不純物イオンを注入する工程
と、前記トレンチの内部にＣＶＤ酸化膜を埋め込む工程
と、この後、熱処理を施して前記トレンチ内面の不純物
イオンを注入層を半導体基板の構成元素と結合させて結
合層を形成し、前記半導体基板と前記ＣＶＤ酸化膜との
熱ストレスを緩和させる工程とを具備することを特徴と
する。
【００１７】また、本発明の半導体装置は、半導体基板
の主表面上に少なくとも１つ以上の素子を含む半導体装
置における素子分離領域であって、半導体基板の主表面
に所定の深さで形成された素子分離用のトレンチと、前
記トレンチの側壁面および底面に形成され、前記半導体
基板の構成元素の格子定数より小さい格子定数を有する
元素の不純物イオンと前記半導体基板の構成元素とが結
合されてなる結合層と、前記トレンチの内部に埋め込ま
れ、熱処理されたＣＶＤ酸化膜とを具備し、前記結合層
は前記半導体基板と前記ＣＶＤ酸化膜との熱ストレスを
緩和させる熱ストレス緩和層であることを特徴とする。
の主表面上に少なくとも１つ以上の素子を含む半導体装
置における素子分離領域であって、半導体基板の主表面
に所定の深さで形成された素子分離用のトレンチと、前
記トレンチの側壁面および底面に形成され、前記半導体
基板の構成元素の格子定数より小さい格子定数を有する
元素の不純物イオンと前記半導体基板の構成元素とが結
合されてなる結合層と、前記トレンチの内部に埋め込ま
れ、熱処理されたＣＶＤ酸化膜とを具備し、前記結合層
は前記半導体基板と前記ＣＶＤ酸化膜との熱ストレスを
緩和させる熱ストレス緩和層であることを特徴とする。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１（ａ）乃至（ｄ）およ
び図２（ａ）乃至（ｃ）は、本発明の半導体装置の製造
方法の第１の実施の形態に係る素子分離領域の形成方法
の主要な工程での半導体基板の断面構造を示している。
施の形態を詳細に説明する。図１（ａ）乃至（ｄ）およ
び図２（ａ）乃至（ｃ）は、本発明の半導体装置の製造
方法の第１の実施の形態に係る素子分離領域の形成方法
の主要な工程での半導体基板の断面構造を示している。
【００１９】まず、図１（ａ）に示すように、半導体基
板１０上に第１の絶縁膜１１、多結晶半導体膜１２、Ｌ
Ｐ−ＣＶＤ法による第２の絶縁膜１３を順次形成する。
この場合、第１の絶縁膜１１は例えば厚さが５０ｎｍの
熱酸化膜であり、多結晶半導体膜１２は例えばＬＰ−Ｃ
ＶＤ法により形成された厚さが４００ｎｍの多結晶シリ
コン膜であり、第２の絶縁膜１３は例えばＬＰ−ＣＶＤ
法により形成された厚さが４００ｎｍのＣＶＤ酸化膜で
ある。
板１０上に第１の絶縁膜１１、多結晶半導体膜１２、Ｌ
Ｐ−ＣＶＤ法による第２の絶縁膜１３を順次形成する。
この場合、第１の絶縁膜１１は例えば厚さが５０ｎｍの
熱酸化膜であり、多結晶半導体膜１２は例えばＬＰ−Ｃ
ＶＤ法により形成された厚さが４００ｎｍの多結晶シリ
コン膜であり、第２の絶縁膜１３は例えばＬＰ−ＣＶＤ
法により形成された厚さが４００ｎｍのＣＶＤ酸化膜で
ある。
【００２０】この後、上記ＣＶＤ酸化膜１３上に例えば
厚さが１．５μｍのレジスト膜を塗布し、所望部分の露
光、現像を行ってパターニングし、レジストパターン１
４を形成する。
厚さが１．５μｍのレジスト膜を塗布し、所望部分の露
光、現像を行ってパターニングし、レジストパターン１
４を形成する。
【００２１】次に、図１（ｂ）に示すように、前記レジ
ストパターン１４をマスクとしてＲＩＥを用いた異方性
エッチングにより前記ＣＶＤ酸化膜１３、多結晶シリコ
ン膜１２および熱酸化膜１１を順次エッチングすること
により、開口部１４ａを形成する。
ストパターン１４をマスクとしてＲＩＥを用いた異方性
エッチングにより前記ＣＶＤ酸化膜１３、多結晶シリコ
ン膜１２および熱酸化膜１１を順次エッチングすること
により、開口部１４ａを形成する。
【００２２】次に、前記レジストパターン１４をアッシ
ングにより除去した後、図１（ｃ）に示すように、前記
ＣＶＤ酸化膜１３をエッチングマスクとして、ＲＩＥを
用いた異方性エッチングにより半導体基板１０の主表面
に所定の深さ（本例では、７００ｎｍ）の素子分離用の
トレンチ１５を形成する。
ングにより除去した後、図１（ｃ）に示すように、前記
ＣＶＤ酸化膜１３をエッチングマスクとして、ＲＩＥを
用いた異方性エッチングにより半導体基板１０の主表面
に所定の深さ（本例では、７００ｎｍ）の素子分離用の
トレンチ１５を形成する。
【００２３】次に、図１（ｄ）に示すように、前記トレ
ンチ１５の内面に半導体基板１０の構成元素の格子定数
より小さい格子定数を有する元素の不純物イオンを所定
の深さまで注入してドーピング層１６を形成する。
ンチ１５の内面に半導体基板１０の構成元素の格子定数
より小さい格子定数を有する元素の不純物イオンを所定
の深さまで注入してドーピング層１６を形成する。
【００２４】本例では、半導体基板１０としてシリコン
（Ｓｉ）基板を用いており、不純物イオンとして炭素
（Ｃ）イオン、ボロン（Ｂ）イオンのいずれかを用いる
ことにより、Ｓｉと結合した場合にＳｉ結晶の格子定数
よりも小さくなる。
（Ｓｉ）基板を用いており、不純物イオンとして炭素
（Ｃ）イオン、ボロン（Ｂ）イオンのいずれかを用いる
ことにより、Ｓｉと結合した場合にＳｉ結晶の格子定数
よりも小さくなる。
【００２５】また、上記イオン注入は、二次欠陥が生じ
ない条件で行う必要があり、炭素イオンを注入する場合
には、加速電圧を３０Ｋｅｖ、ドーズ量を１０×１０14
／ｃｍ2 とする。
ない条件で行う必要があり、炭素イオンを注入する場合
には、加速電圧を３０Ｋｅｖ、ドーズ量を１０×１０14
／ｃｍ2 とする。
【００２６】また、上記イオン注入に際して、半導体基
板１０を水平面内で回転させながら半導体基板１０の主
表面に対して所定の傾斜角を持つ方向から不純物イオン
を注入することにより、トレンチ１５の側壁面および底
面にほぼ均等にイオンを注入することができる。
板１０を水平面内で回転させながら半導体基板１０の主
表面に対して所定の傾斜角を持つ方向から不純物イオン
を注入することにより、トレンチ１５の側壁面および底
面にほぼ均等にイオンを注入することができる。
【００２７】次に、図２（ａ）に示すように、前記トレ
ンチ１５の内部に絶縁膜を埋め込むために、ＬＰ−ＣＶ
Ｄ法により前記トレンチ内部を含むＣＶＤ酸化膜１３上
全面にＣＶＤ酸化膜１７を１．０μｍ堆積する。
ンチ１５の内部に絶縁膜を埋め込むために、ＬＰ−ＣＶ
Ｄ法により前記トレンチ内部を含むＣＶＤ酸化膜１３上
全面にＣＶＤ酸化膜１７を１．０μｍ堆積する。
【００２８】次に、熱処理を施して前記トレンチ内面の
ドーピング層１６（本例では、炭素注入層）の不純物イ
オンをＣＶＤ酸化膜１７の内部に拡散させ、基板１０と
ＣＶＤ酸化膜１７との結晶歪みを緩和させる。
ドーピング層１６（本例では、炭素注入層）の不純物イ
オンをＣＶＤ酸化膜１７の内部に拡散させ、基板１０と
ＣＶＤ酸化膜１７との結晶歪みを緩和させる。
【００２９】これと同時に、図２（ｂ）に示すように、
前記基板１０とＣＶＤ酸化膜１７との界面において不純
物イオンが基板の構成元素（本例ではシリコン）と結合
して結合層（本例では、Ｓｉ−Ｃ結合を有するＳｉ−Ｃ
結合層）１６ａが形成される。
前記基板１０とＣＶＤ酸化膜１７との界面において不純
物イオンが基板の構成元素（本例ではシリコン）と結合
して結合層（本例では、Ｓｉ−Ｃ結合を有するＳｉ−Ｃ
結合層）１６ａが形成される。
【００３０】上記Ｓｉ−Ｃ結合層１６ａの格子定数は、
Ｓｉ結晶の格子定数より小さいので、基板１０とＣＶＤ
酸化膜１７との熱ストレス差を緩和させる効果を持つ熱
ストレス緩和層として作用する。
Ｓｉ結晶の格子定数より小さいので、基板１０とＣＶＤ
酸化膜１７との熱ストレス差を緩和させる効果を持つ熱
ストレス緩和層として作用する。
【００３１】なお、前記ＣＶＤ酸化膜１７は後工程での
加熱により体積収縮を起こすので、予め約９００℃以上
の温度で１時間程度の熱処理を施して体積を収縮させる
ことが望ましい。この場合、ＣＶＤ酸化膜１７の体積収
縮のための熱処理と前記熱ストレス緩和のための熱処理
とを同時に行ってもよい。
加熱により体積収縮を起こすので、予め約９００℃以上
の温度で１時間程度の熱処理を施して体積を収縮させる
ことが望ましい。この場合、ＣＶＤ酸化膜１７の体積収
縮のための熱処理と前記熱ストレス緩和のための熱処理
とを同時に行ってもよい。
【００３２】また、前記Ｓｉ−Ｃ結合層１６ａは、後工
程でのＲＩＥ時に不純物を吸収する効果を持つので、ゲ
ッタリング層としても作用する。この後、図２（ｃ）に
示すように、ＣＭＰ（Chemical Mechanical Polising；
化学機械的研磨）などにより、前記多結晶シリコン膜１
２の表面が露出するまでＣＶＤ酸化膜１７およびＣＶＤ
酸化膜１３を除去し、前記多結晶シリコン膜１２、熱酸
化膜１１および基板１０のトレンチ内部にＣＶＤ酸化膜
１７を残す（埋め込む）ことにより、基板１０に素子分
離領域が形成される。
程でのＲＩＥ時に不純物を吸収する効果を持つので、ゲ
ッタリング層としても作用する。この後、図２（ｃ）に
示すように、ＣＭＰ（Chemical Mechanical Polising；
化学機械的研磨）などにより、前記多結晶シリコン膜１
２の表面が露出するまでＣＶＤ酸化膜１７およびＣＶＤ
酸化膜１３を除去し、前記多結晶シリコン膜１２、熱酸
化膜１１および基板１０のトレンチ内部にＣＶＤ酸化膜
１７を残す（埋め込む）ことにより、基板１０に素子分
離領域が形成される。
【００３３】さらに、素子分離領域以外の基板表層部
（素子領域）に素子（例えばＭＯＳトランジスタ）の不
純物領域（図示せず）を形成した後、素子を完成させ
る。上記したように製造された半導体装置は、半導体基
板の主表面上に少なくとも１つ以上の素子を含む半導体
装置における素子分離領域として、半導体基板の主表面
に所定の深さで形成された素子分離用のトレンチと、前
記トレンチの側壁面および底面に形成され、前記半導体
基板の構成元素の格子定数より小さい格子定数を有する
元素（本例では、炭素）の不純物イオンと前記半導体基
板の構成元素とが結合されてなる結合層（本例では、Ｓ
ｉ−Ｃ結合層）と、前記トレンチの内部に埋め込まれ、
熱処理されたＣＶＤ酸化膜とを具備し、前記結合層は前
記半導体基板と前記ＣＶＤ酸化膜との熱ストレスを緩和
させる熱ストレス緩和層として作用する。
（素子領域）に素子（例えばＭＯＳトランジスタ）の不
純物領域（図示せず）を形成した後、素子を完成させ
る。上記したように製造された半導体装置は、半導体基
板の主表面上に少なくとも１つ以上の素子を含む半導体
装置における素子分離領域として、半導体基板の主表面
に所定の深さで形成された素子分離用のトレンチと、前
記トレンチの側壁面および底面に形成され、前記半導体
基板の構成元素の格子定数より小さい格子定数を有する
元素（本例では、炭素）の不純物イオンと前記半導体基
板の構成元素とが結合されてなる結合層（本例では、Ｓ
ｉ−Ｃ結合層）と、前記トレンチの内部に埋め込まれ、
熱処理されたＣＶＤ酸化膜とを具備し、前記結合層は前
記半導体基板と前記ＣＶＤ酸化膜との熱ストレスを緩和
させる熱ストレス緩和層として作用する。
【００３４】なお、不純物イオンとしてはボロンイオン
を用いた場合には、前記結合層１６ａはＳｉ−Ｂ結合層
になる。上記したようなトレンチ構造の素子分離領域の
製造方法によれば、基板のトレンチ内部にＣＶＤ酸化膜
を埋め込んだ後に熱処理を施す際、トレンチ内部の基板
１０とＣＶＤ酸化膜１７との熱応力の違いに起因する両
者の界面付近（特に基板のトレンチ底面コーナー部の近
傍）での熱ストレス歪みによる結晶欠陥が発生し難くな
るので、素子分離領域の耐圧低下を防止してリーク電流
を低減でき、高精度の素子分離領域を高い歩留りで製造
することができる。
を用いた場合には、前記結合層１６ａはＳｉ−Ｂ結合層
になる。上記したようなトレンチ構造の素子分離領域の
製造方法によれば、基板のトレンチ内部にＣＶＤ酸化膜
を埋め込んだ後に熱処理を施す際、トレンチ内部の基板
１０とＣＶＤ酸化膜１７との熱応力の違いに起因する両
者の界面付近（特に基板のトレンチ底面コーナー部の近
傍）での熱ストレス歪みによる結晶欠陥が発生し難くな
るので、素子分離領域の耐圧低下を防止してリーク電流
を低減でき、高精度の素子分離領域を高い歩留りで製造
することができる。
【００３５】なお、前記したように基板１０の主表面に
素子分離用のトレンチ１５を形成する際、テーパＲＩＥ
を用いることによりテーパ状の側壁面を有するトレンチ
を形成してもよい。
素子分離用のトレンチ１５を形成する際、テーパＲＩＥ
を用いることによりテーパ状の側壁面を有するトレンチ
を形成してもよい。
【００３６】
【発明の効果】上述したように本発明の半導体装置の製
造方法によれば、半導体基板にトレンチ構造の素子分離
領域を形成するために基板のトレンチ内部にＣＶＤ酸化
膜を埋め込んだ後に熱処理を施す際、基板とＣＶＤ酸化
膜との界面付近での熱ストレス歪みによる結晶欠陥が発
生し難くなり、素子分離領域の耐圧低下を防止し、高精
度の素子分離領域を高い歩留りで製造することができ
る。
造方法によれば、半導体基板にトレンチ構造の素子分離
領域を形成するために基板のトレンチ内部にＣＶＤ酸化
膜を埋め込んだ後に熱処理を施す際、基板とＣＶＤ酸化
膜との界面付近での熱ストレス歪みによる結晶欠陥が発
生し難くなり、素子分離領域の耐圧低下を防止し、高精
度の素子分離領域を高い歩留りで製造することができ
る。
【図１】本発明の半導体装置の製造方法の第１の実施の
形態に係る素子分離領域の形成方法の主要な工程での半
導体基板の構造を示す断面図。
形態に係る素子分離領域の形成方法の主要な工程での半
導体基板の構造を示す断面図。
【図２】図１の工程に続く工程における半導体基板の構
造を示す断面図。
造を示す断面図。
【図３】従来の半導体装置の素子分離領域の形成方法の
主要な工程における半導体基板の構造を示す断面図。
主要な工程における半導体基板の構造を示す断面図。
１０…シリコン基板、 １１…第１の絶縁膜（熱酸化膜）、 １２…多結晶シリコン膜、 １３…ＣＶＤ酸化膜、 １４…レジスト、 １５…トレンチ、 １６…ドーピング層、 １６ａ…Ｓｉ−Ｃ結合層、 １７…ＣＶＤ酸化膜。
Claims (7)
- 【請求項１】 半導体基板の主表面上に少なくとも１つ
以上の素子を含む半導体装置における素子分離領域を形
成する際、 半導体基板の主表面に所定の深さの素子分離用のトレン
チを形成する工程と、 前記トレンチの側壁面および底面に前記半導体基板の構
成元素の格子定数より小さい格子定数を有する元素の不
純物イオンを注入する工程と、 前記トレンチの内部にＣＶＤ酸化膜を埋め込む工程と、 この後、熱処理を施して前記トレンチ内面の不純物イオ
ン注入層を半導体基板の構成元素と結合させて結合層を
形成し、前記半導体基板と前記ＣＶＤ酸化膜との熱スト
レスを緩和させる工程とを具備することを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記トレンチを形成する工程は、 前記半導体基板上に第１の絶縁膜、多結晶シリコン膜、
ＣＶＤ法による第２の絶縁膜を順次形成する工程と、上
記各膜の所望部分を開口する工程と、前記第２の絶縁膜
をエッチングマスクとして前記半導体基板に対して異方
性エッチングを行う工程とを具備することを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記半導体基板はシリコン基板であり、
前記不純物イオンは、炭素イオン、ボロンイオンのいず
れかであることを特徴とする請求項１または２記載の半
導体装置の製造方法。 - 【請求項４】 前記不純物イオンを注入する工程は、前
記半導体基板を水平面内で回転させながら前記半導体基
板の主表面に対して所定の傾斜角を持つ方向から不純物
イオンを注入することを特徴とする請求項１乃至３のい
ずれか１つに記載の半導体装置の製造方法。 - 【請求項５】 前記熱処理を施して結合層を形成する工
程は、前記トレンチの内部に埋め込まれたＣＶＤ酸化膜
の体積を収縮する工程を兼ねていることを特徴とする請
求項１乃至４のいずれか１つに記載の半導体装置の製造
方法。 - 【請求項６】 半導体基板の主表面上に少なくとも１つ
以上の素子を含む半導体装置における素子分離領域であ
って、 半導体基板の主表面に所定の深さで形成された素子分離
用のトレンチと、 前記トレンチの側壁面および底面に形成され、前記半導
体基板の構成元素の格子定数より小さい格子定数を有す
る元素の不純物イオンと前記半導体基板の構成元素とが
結合されてなる結合層と、 前記トレンチの内部に埋め込まれ、熱処理されたＣＶＤ
酸化膜とを具備し、 前記結合層は前記半導体基板と前記ＣＶＤ酸化膜との熱
ストレスを緩和させる熱ストレス緩和層であることを特
徴とする半導体装置。 - 【請求項７】 前記半導体基板はシリコン（Ｓｉ）基板
であり、前記不純物イオンは炭素（Ｃ）イオン、ボロン
（Ｂ）イオンのいずれかであり、前記結合層はＳｉ−Ｃ
結合層、Ｓｉ−Ｂ結合層のいずれかであることを特徴と
する請求項６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25005096A JPH1098098A (ja) | 1996-09-20 | 1996-09-20 | 半導体装置の製造方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25005096A JPH1098098A (ja) | 1996-09-20 | 1996-09-20 | 半導体装置の製造方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098098A true JPH1098098A (ja) | 1998-04-14 |
Family
ID=17202068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25005096A Pending JPH1098098A (ja) | 1996-09-20 | 1996-09-20 | 半導体装置の製造方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098098A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100294776B1 (ko) * | 1998-03-24 | 2001-07-12 | 마찌다 가쯔히꼬 | 소자분리영역의 형성 방법 |
| KR100308198B1 (ko) * | 1999-09-14 | 2001-11-07 | 윤종용 | 에스오아이 반도체 소자 분리 방법 |
| KR100548512B1 (ko) * | 2002-10-30 | 2006-02-02 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
-
1996
- 1996-09-20 JP JP25005096A patent/JPH1098098A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100294776B1 (ko) * | 1998-03-24 | 2001-07-12 | 마찌다 가쯔히꼬 | 소자분리영역의 형성 방법 |
| KR100308198B1 (ko) * | 1999-09-14 | 2001-11-07 | 윤종용 | 에스오아이 반도체 소자 분리 방법 |
| KR100548512B1 (ko) * | 2002-10-30 | 2006-02-02 | 매그나칩 반도체 유한회사 | 반도체소자의 제조방법 |
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