JPS6322613B2 - - Google Patents
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- JPS6322613B2 JPS6322613B2 JP57152052A JP15205282A JPS6322613B2 JP S6322613 B2 JPS6322613 B2 JP S6322613B2 JP 57152052 A JP57152052 A JP 57152052A JP 15205282 A JP15205282 A JP 15205282A JP S6322613 B2 JPS6322613 B2 JP S6322613B2
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- JP
- Japan
- Prior art keywords
- region
- oxide film
- semiconductor
- insulating film
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0128—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising multiple local oxidation process steps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、特に
半導体集積回路の素子間の分離に絶縁物を用いた
分離においてサブアイソレーシヨン領域及び半導
体基板を最低電位におとす領域を形成する方法に
関する。
半導体集積回路の素子間の分離に絶縁物を用いた
分離においてサブアイソレーシヨン領域及び半導
体基板を最低電位におとす領域を形成する方法に
関する。
従来、半導体集積回路の素子間分離法としては
Ｐ型とＮ型との接合領域による接合分離もしくは
絶縁物による分離が行なわれており、このうち絶
縁物による分離は素子間の間隔を小さく出来るな
どの利点がある。しかしこの絶縁物による素子間
分離法を一導電型を有する半導体基板に反対導電
型の埋込領域及び前記埋込領域と同一な導電型の
半導体シリコンエピタキシヤル層を有するバイポ
ーラトランジスタに用いた場合、その製造方法と
しては第１図に示すように半導体基板１０１上の
半導体エピタキシヤル層１０３をシリコン窒化膜
１０４をマスクとして選択酸化し、厚いシリコン
酸化膜を形成し、該酸化膜をエツチングし、さら
に又酸化して半導体基板１０１までシリコン酸化
膜１０７を到達させる方法が一般的である。この
とき第１図ｂの１０６はサブアイソレーシヨン領
域、１０８は素子形成領域である。もしくは第２
図の様に半導体エピタキシヤル層２０３を選択的
にドライエツチング等の方法により半導体基板２
０１表面まで除去した後、酸化を行ない多結晶シ
リコン等２０７を凹部２０４につめ込む方法があ
る。図中２０５はサブアイソレーシヨン領域、２
０６はシリコン酸化膜、２０８は素子形成領域で
ある。しかし第１図に示すような方法ではサブア
イソレーシヨン領域１０６を形成するのは厚い酸
化膜１０７形成部分の半導体エピタキシヤルシリ
コン層１０３の除去前もしくは除去後に最低電位
領域をも一導電型を有する領域をイオン注入によ
り同時に形成しようとすれば、フオトレジストを
イオン注入のマスクとした場合高濃度領域の形成
のため高ドーズ量が必要となり、かくするときは
フオトレジストのガス等の発生という問題を生ず
る。そのためイオン注入のドーズ量をあまり多く
することが出来ないという、又厚いシリコン酸化
膜１０７を形成する為に２回も半導体シリコンエ
ピタキシヤル層を酸化する為にシリコン酸化膜の
素子形成領域１０８への食い込みが大きくなると
いう欠点があつた。
Ｐ型とＮ型との接合領域による接合分離もしくは
絶縁物による分離が行なわれており、このうち絶
縁物による分離は素子間の間隔を小さく出来るな
どの利点がある。しかしこの絶縁物による素子間
分離法を一導電型を有する半導体基板に反対導電
型の埋込領域及び前記埋込領域と同一な導電型の
半導体シリコンエピタキシヤル層を有するバイポ
ーラトランジスタに用いた場合、その製造方法と
しては第１図に示すように半導体基板１０１上の
半導体エピタキシヤル層１０３をシリコン窒化膜
１０４をマスクとして選択酸化し、厚いシリコン
酸化膜を形成し、該酸化膜をエツチングし、さら
に又酸化して半導体基板１０１までシリコン酸化
膜１０７を到達させる方法が一般的である。この
とき第１図ｂの１０６はサブアイソレーシヨン領
域、１０８は素子形成領域である。もしくは第２
図の様に半導体エピタキシヤル層２０３を選択的
にドライエツチング等の方法により半導体基板２
０１表面まで除去した後、酸化を行ない多結晶シ
リコン等２０７を凹部２０４につめ込む方法があ
る。図中２０５はサブアイソレーシヨン領域、２
０６はシリコン酸化膜、２０８は素子形成領域で
ある。しかし第１図に示すような方法ではサブア
イソレーシヨン領域１０６を形成するのは厚い酸
化膜１０７形成部分の半導体エピタキシヤルシリ
コン層１０３の除去前もしくは除去後に最低電位
領域をも一導電型を有する領域をイオン注入によ
り同時に形成しようとすれば、フオトレジストを
イオン注入のマスクとした場合高濃度領域の形成
のため高ドーズ量が必要となり、かくするときは
フオトレジストのガス等の発生という問題を生ず
る。そのためイオン注入のドーズ量をあまり多く
することが出来ないという、又厚いシリコン酸化
膜１０７を形成する為に２回も半導体シリコンエ
ピタキシヤル層を酸化する為にシリコン酸化膜の
素子形成領域１０８への食い込みが大きくなると
いう欠点があつた。
又第２図に示すような方法ではサブアイソレー
シヨン領域２０４を形成するのは半導体シリコン
エピタキシヤル領域２０３のエツチング後である
がこの場合最低電位領域をも一緒に一導電型を有
するイオンの注入により形成しようとすると前記
したようにイオン注入のドーズ量を増加させなけ
ればならないがフオトレジストをイオン注入のマ
スクとした場合イオン注入のドーズ量を１×
1014atom／cm2以上にするとガス発生等の問題が
あるという欠点があつた。
シヨン領域２０４を形成するのは半導体シリコン
エピタキシヤル領域２０３のエツチング後である
がこの場合最低電位領域をも一緒に一導電型を有
するイオンの注入により形成しようとすると前記
したようにイオン注入のドーズ量を増加させなけ
ればならないがフオトレジストをイオン注入のマ
スクとした場合イオン注入のドーズ量を１×
1014atom／cm2以上にするとガス発生等の問題が
あるという欠点があつた。
従つて本発明は以上の問題点に対処してなされ
たもので絶縁物の素子領域への食い込みの少ない
分離が形成できそれと同時に半導体基板を最低電
位に落とす為の領域及びサブアイソレーシヨン領
域を同時に高濃度のイオン注入により形成できる
半導体装置の製造方法を提供するにある。
たもので絶縁物の素子領域への食い込みの少ない
分離が形成できそれと同時に半導体基板を最低電
位に落とす為の領域及びサブアイソレーシヨン領
域を同時に高濃度のイオン注入により形成できる
半導体装置の製造方法を提供するにある。
本発明の要旨は、一導電型の半導体基板の選択
された領域上に反対導電型の埋込領域を形成し、
該表面上に埋込領域と同一導電型の半導体領域を
形成する工程と、該半導体領域上に絶縁膜を形成
し、該絶縁膜をマスクとして選択酸化を行い半導
体基板に近い深さまでの酸化膜を形成し、しかる
のち該酸化膜を全て除去する工程と、前記選択酸
化マスクとした絶縁膜のうちの選択された部分の
絶縁膜を薄くする工程と、前記酸化膜を除去した
領域並びに絶縁膜を薄くした領域を通してイオン
注入法により不純物を導入し半導体基板と同一導
電型で該基板より高濃度な不純物を有する領域を
形成する工程と、前記絶縁膜をマスクとして半導
体基板に到達するまで酸化を行い半導体領域を取
り囲む酸化膜を形成する工程と、該酸化膜により
分離された各半導体領域にトランジスタ等の素子
を形成する工程とを含むことを特徴とする半導体
装置の製造方法にある。
された領域上に反対導電型の埋込領域を形成し、
該表面上に埋込領域と同一導電型の半導体領域を
形成する工程と、該半導体領域上に絶縁膜を形成
し、該絶縁膜をマスクとして選択酸化を行い半導
体基板に近い深さまでの酸化膜を形成し、しかる
のち該酸化膜を全て除去する工程と、前記選択酸
化マスクとした絶縁膜のうちの選択された部分の
絶縁膜を薄くする工程と、前記酸化膜を除去した
領域並びに絶縁膜を薄くした領域を通してイオン
注入法により不純物を導入し半導体基板と同一導
電型で該基板より高濃度な不純物を有する領域を
形成する工程と、前記絶縁膜をマスクとして半導
体基板に到達するまで酸化を行い半導体領域を取
り囲む酸化膜を形成する工程と、該酸化膜により
分離された各半導体領域にトランジスタ等の素子
を形成する工程とを含むことを特徴とする半導体
装置の製造方法にある。
以下図面を参照し本発明を実施例にもとづき詳
細に説明する。第３図ａ〜ｄは本発明の一実施例
による半導体装置の製造方法の説明用の工程断面
図である。
細に説明する。第３図ａ〜ｄは本発明の一実施例
による半導体装置の製造方法の説明用の工程断面
図である。
なお本実施例はNPNバイポーラトランジスタ
に適用した場合であり、次の工程よりなる。
に適用した場合であり、次の工程よりなる。
(1) まずＰ型シリコン基板３０１上にＮ型埋込領
域３０２を形成し、その上にＮ型のエピタキシ
ヤルシリコン層３０３を成長させる。次に全面
を薄く酸化し、シリコン酸化膜３０４を形成す
る。そしてその上に減圧CVD（以後LPCVDと
略す）によりシリコン窒化膜３０５を形成し、
その後CVDシリコン酸化膜３０６、それに重
ねて厚いプラズマCVD（以後PCVDと略す）シ
リコン窒化膜３０７を形成する（第３図ａ）。
域３０２を形成し、その上にＮ型のエピタキシ
ヤルシリコン層３０３を成長させる。次に全面
を薄く酸化し、シリコン酸化膜３０４を形成す
る。そしてその上に減圧CVD（以後LPCVDと
略す）によりシリコン窒化膜３０５を形成し、
その後CVDシリコン酸化膜３０６、それに重
ねて厚いプラズマCVD（以後PCVDと略す）シ
リコン窒化膜３０７を形成する（第３図ａ）。
(2) 次にＮ型埋込領域３０２を取り囲む領域と、
Ｐ型シリコン基板３０１を最低電位におとすた
めの領域３０８を取り囲む領域とにおける
PCVDシリコン窒化膜３０７、CVDシリコン
酸化膜３０６、LPCVDシリコン窒化膜３０５
及びシリコン酸化膜３０４を選択的に除去した
のち、Ｎ型エピタキシヤルシリコン層３０３の
選択酸化を行なう。この選択酸化はエピタキシ
ヤルシリコン層を深さ方向に途中迄行なう。
Ｐ型シリコン基板３０１を最低電位におとすた
めの領域３０８を取り囲む領域とにおける
PCVDシリコン窒化膜３０７、CVDシリコン
酸化膜３０６、LPCVDシリコン窒化膜３０５
及びシリコン酸化膜３０４を選択的に除去した
のち、Ｎ型エピタキシヤルシリコン層３０３の
選択酸化を行なう。この選択酸化はエピタキシ
ヤルシリコン層を深さ方向に途中迄行なう。
次にこの選択酸化により形成された厚い酸化
膜をエツチングにより除去したのち、更にＰ型
シリコン基板３０１を最低電位におとす領域３
０８上における厚いPCVDシリコン窒化膜３０
７とその下のCVDシリコン酸化膜３０６とを
選択的に除去する。
膜をエツチングにより除去したのち、更にＰ型
シリコン基板３０１を最低電位におとす領域３
０８上における厚いPCVDシリコン窒化膜３０
７とその下のCVDシリコン酸化膜３０６とを
選択的に除去する。
次に厚いPCVDシリコン窒化膜３０７がイオ
ン注入のマスクとなるように、そして薄い
LPCVDシリコン窒化膜３０５のみの領域で
は、このLPCVDシリコン窒化膜３０５を通し
て最低電位領域３０８が形成できるように、更
にPCVDシリコン窒化膜３０７がマスクとなつ
てサブアイソレーシヨン領域３０９がエツチン
グされたＮ型エピタキシヤル層の凹部の側面３
１０にまで伸びて行かないように、イオン注入
のエネルギーとドーズ量を選んでＰ型の不純物
をイオン注入する。このイオン注入ではPCVD
シリコン窒化膜３０７をマスクとして用いるの
で、従来のフオトレジストをマスクとして用い
る製造方法と異なり、ガス発生等の問題もなく
ドーズ量を多くすることができる。また、Ｐ型
シリコン基板３０１と接続する最低電位領域３
０８もＰ型となるため、その抵抗値は小さなも
のとなる（第３図ｂ）。
ン注入のマスクとなるように、そして薄い
LPCVDシリコン窒化膜３０５のみの領域で
は、このLPCVDシリコン窒化膜３０５を通し
て最低電位領域３０８が形成できるように、更
にPCVDシリコン窒化膜３０７がマスクとなつ
てサブアイソレーシヨン領域３０９がエツチン
グされたＮ型エピタキシヤル層の凹部の側面３
１０にまで伸びて行かないように、イオン注入
のエネルギーとドーズ量を選んでＰ型の不純物
をイオン注入する。このイオン注入ではPCVD
シリコン窒化膜３０７をマスクとして用いるの
で、従来のフオトレジストをマスクとして用い
る製造方法と異なり、ガス発生等の問題もなく
ドーズ量を多くすることができる。また、Ｐ型
シリコン基板３０１と接続する最低電位領域３
０８もＰ型となるため、その抵抗値は小さなも
のとなる（第３図ｂ）。
次に厚いPCVDシリコン窒化膜３０７及び薄い
LPCVDシリコン窒化膜３０５をマスクとしてシ
リコン酸化膜がＰ型シリコン基板３０１まで到達
するように厚いシリコン酸化膜３１１を形成す
る。この際厚いPCVDシリコン窒化膜３０７をマ
スクとして酸化を行なつた領域ではシリコン酸化
膜３１１のPCVDシリコン窒化膜３０７の下への
食い込み（いわゆるバーズビーク）が小さくなる
という利点があり、素子形成領域３１２へのシリ
コン酸化膜３１１の食い込みが少なくなり半導体
集積回路を微細化することが出来る（第３図ｃ）。
LPCVDシリコン窒化膜３０５をマスクとしてシ
リコン酸化膜がＰ型シリコン基板３０１まで到達
するように厚いシリコン酸化膜３１１を形成す
る。この際厚いPCVDシリコン窒化膜３０７をマ
スクとして酸化を行なつた領域ではシリコン酸化
膜３１１のPCVDシリコン窒化膜３０７の下への
食い込み（いわゆるバーズビーク）が小さくなる
という利点があり、素子形成領域３１２へのシリ
コン酸化膜３１１の食い込みが少なくなり半導体
集積回路を微細化することが出来る（第３図ｃ）。
次に素子形成領域のＰ型エピタキシヤルシリコ
ン層３０２にコレクタ補償領域３１３、ベース領
域３１４、エミツタ領域３１５、そして層間絶縁
膜３１６、及びアルミニウム配線３１７を形成す
る。しかるときは、本発明を適用したNPNバイ
ポーラトランジスタが得られる（第３図ｄ）。
ン層３０２にコレクタ補償領域３１３、ベース領
域３１４、エミツタ領域３１５、そして層間絶縁
膜３１６、及びアルミニウム配線３１７を形成す
る。しかるときは、本発明を適用したNPNバイ
ポーラトランジスタが得られる（第３図ｄ）。
このように本発明によつて得られた絶縁物によ
る素子間距離のサブアイソレーシヨン領域及びシ
リコン基板を最低電位に落とす領域を形成する製
造方法を用いれば厚いPCVDシリコン窒化膜をマ
スクとしてイオン注入する為、ホトレジストをマ
スクとした場合のようにガス等の発生はなく高濃
度の不純物をイオン注入出来る。そこでシリコン
基板を最低電位に落とす為に半導体エピタキシヤ
ル層表面からシリコン基板までの接続部分の抵抗
値を下げることが出来る。そのほか厚いシリコン
酸化膜の素子領域への横方向の食い込みを小さく
することが出来るので素子間隔の小さく高密度な
半導体集積回路を得ることができる。
る素子間距離のサブアイソレーシヨン領域及びシ
リコン基板を最低電位に落とす領域を形成する製
造方法を用いれば厚いPCVDシリコン窒化膜をマ
スクとしてイオン注入する為、ホトレジストをマ
スクとした場合のようにガス等の発生はなく高濃
度の不純物をイオン注入出来る。そこでシリコン
基板を最低電位に落とす為に半導体エピタキシヤ
ル層表面からシリコン基板までの接続部分の抵抗
値を下げることが出来る。そのほか厚いシリコン
酸化膜の素子領域への横方向の食い込みを小さく
することが出来るので素子間隔の小さく高密度な
半導体集積回路を得ることができる。
上記した本発明の一実施例においてはNPNバ
イポーラトランジスタを用いた半導体集積回路に
適用した場合について説明したがPNPバイポー
ラトランジスタを用いた半導体集積回路にはもち
ろん適用出来、さらに又電界効果型トランジスタ
を用いた半導体集積回路にも適用可能である。
イポーラトランジスタを用いた半導体集積回路に
適用した場合について説明したがPNPバイポー
ラトランジスタを用いた半導体集積回路にはもち
ろん適用出来、さらに又電界効果型トランジスタ
を用いた半導体集積回路にも適用可能である。
以上説明したとおり、本発明によれば、絶縁物
の素子領域への食い込みの少ない分離を形成する
ことができ、小型高密度に効果的であると共に、
半導体基板を最低電位に落とす為の領域及びサブ
アイソレーシヨン領域を同時に高濃度のイオン注
入を行なつて形成できるという効果がある。
の素子領域への食い込みの少ない分離を形成する
ことができ、小型高密度に効果的であると共に、
半導体基板を最低電位に落とす為の領域及びサブ
アイソレーシヨン領域を同時に高濃度のイオン注
入を行なつて形成できるという効果がある。
第１図ａ〜ｂおよび第２図ａ〜ｂは従来の半導
体装置の製造方法を示す工程別要部断面図、第３
図ａ〜ｄは本発明の一実施例による半導体装置の
製造方法を示す工程別要部断面図である。 １０１，２０１……半導体基板、１０２，２０
２……埋込領域、１０３，２０３……半導体エピ
タキシヤル層、１０４……シリコン窒化膜、１０
５，２０４……半導体エピタキシヤル層をエツチ
ングした凹部、１０６，２０５……サブアイソレ
ーシヨン領域、１０７……厚いシリコン酸化膜、
１０８，２０８……素子形成領域、２０６……シ
リコン酸化膜、２０７……多結晶シリコン、３０
１……Ｐ型シリコン基板、３０２……Ｎ型埋込領
域、３０３……Ｎ型エピタキシヤル領域、３０４
……シリコン酸化膜、３０５……LPCVDシリコ
ン窒化膜、３０６……CVD酸化膜、３０７……
PCVDシリコン窒化膜、３０８……最低電位領
域、３０９……サブアイソレーシヨン領域、３１
０……Ｎ型エピタキシヤル層の凹部の側面、３１
１……厚いシリコン酸化膜、３１２……素子形成
領域、３１３……コレクタ補償領域、３１４……
ベース領域、３１５……エミツタ領域、３１６…
…層間絶縁膜、３１７……アルミニウム配線。
体装置の製造方法を示す工程別要部断面図、第３
図ａ〜ｄは本発明の一実施例による半導体装置の
製造方法を示す工程別要部断面図である。 １０１，２０１……半導体基板、１０２，２０
２……埋込領域、１０３，２０３……半導体エピ
タキシヤル層、１０４……シリコン窒化膜、１０
５，２０４……半導体エピタキシヤル層をエツチ
ングした凹部、１０６，２０５……サブアイソレ
ーシヨン領域、１０７……厚いシリコン酸化膜、
１０８，２０８……素子形成領域、２０６……シ
リコン酸化膜、２０７……多結晶シリコン、３０
１……Ｐ型シリコン基板、３０２……Ｎ型埋込領
域、３０３……Ｎ型エピタキシヤル領域、３０４
……シリコン酸化膜、３０５……LPCVDシリコ
ン窒化膜、３０６……CVD酸化膜、３０７……
PCVDシリコン窒化膜、３０８……最低電位領
域、３０９……サブアイソレーシヨン領域、３１
０……Ｎ型エピタキシヤル層の凹部の側面、３１
１……厚いシリコン酸化膜、３１２……素子形成
領域、３１３……コレクタ補償領域、３１４……
ベース領域、３１５……エミツタ領域、３１６…
…層間絶縁膜、３１７……アルミニウム配線。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板の選択された領域上に
反対導電型の埋込領域を形成し該表面上に埋込領
域と同一導電型の半導体領域を形成する工程と、
該半導体領域上に絶縁膜を形成し、該絶縁膜をマ
スクとして選択酸化を行い、半導体基板に近い深
さまでの酸化膜を形成し、しかるのち該酸化膜を
全て除去する工程と、前記選択酸化マスクとした
絶縁膜のうちの選択された部分の絶縁膜を薄くす
る工程と、前記酸化膜を除去した領域並びに絶縁
膜を薄くした領域を通してイオン注入法により不
純物を導入し半導体基板と同一導電型で該基板よ
り高濃度な不純物を有する領域を形成する工程
と、前記絶縁膜をマスクとして半導体基板に到達
するまで酸化を行い半導体領域を取り囲む酸化膜
を形成する工程と、該酸化膜により分離された各
半導体領域にトランジスタ等の素子を形成する工
程とを含むことを特徴とする半導体装置の製造方
法。 ２ 選択酸化マスクとした絶縁膜のうちの選択さ
れた部分の絶縁膜を薄くする工程が、予め設計さ
れた薄いシリコン窒化膜と薄いシリコン酸化膜を
介して形成された厚いシリコン窒化膜であり、上
記厚いシリコン窒化膜と薄いシリコン酸化膜を除
去して薄いシリコン窒化膜を残す工程であること
を特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152052A JPS5941851A (ja) | 1982-09-01 | 1982-09-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152052A JPS5941851A (ja) | 1982-09-01 | 1982-09-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5941851A JPS5941851A (ja) | 1984-03-08 |
| JPS6322613B2 true JPS6322613B2 (ja) | 1988-05-12 |
Family
ID=15531992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57152052A Granted JPS5941851A (ja) | 1982-09-01 | 1982-09-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941851A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994407A (en) * | 1988-09-20 | 1991-02-19 | Rockwell International Corporation | Radiation hardened field oxides for NMOS and CMOS-bulk and process for forming |
| US6610581B1 (en) | 1999-06-01 | 2003-08-26 | Sanyo Electric Co., Ltd. | Method of forming isolation film in semiconductor device |
-
1982
- 1982-09-01 JP JP57152052A patent/JPS5941851A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5941851A (ja) | 1984-03-08 |
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