JPH1098101A

JPH1098101A - 半導体装置の製造方法

Info

Publication number: JPH1098101A
Application number: JP8252096A
Authority: JP
Inventors: Takuji Horio; 卓司堀尾
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-09-24
Filing date: 1996-09-24
Publication date: 1998-04-14

Abstract

(57)【要約】【課題】エッチングストッパとしてのマスクパターン
25を用いるセルフアラインコンタクト形成技術であっ
て、隣り合うゲート電極17の間隔がより小さくされた場
合でも所望の半導体装置の製造が可能な技術を提供す
る。【解決手段】半導体基板11上にゲート絶縁膜15および
ゲート電極17を形成する。ゲート電極17の側壁に側壁膜
23を形成する。側壁膜の形成が済んだ半導体基板に拡散
層を形成する。拡散層の形成後、隣り合うゲート電極間
の開き寸法を広げるために前記側壁膜23を所定量除去す
る。側壁膜23の所定量の除去が済んだ半導体基板上にマ
スクパターン25を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はコンタクトホール
の形成工程に特徴を有した半導体装置の製造方法に関す
るものである。

【０００２】

【従来の技術】半導体装置の高集積化を一層図れる製造
方法の一つとして、以下に図６を参照して説明する方法
がある。この方法では先ず、シリコン基板１１に素子間
分離用絶縁膜１３、ゲート絶縁膜１５が形成され、さら
に、ゲート電極１７とその上面に設けた絶縁膜１９とか
らなる積層体２１が形成される。次にこの積層体２１の
両側のシリコン基板部分に不純物イオンが注入されて、
低不純物濃度の拡散層（図示せず）が形成される。次
に、この積層体２１の側壁に絶縁性の側壁膜２３が形成
される。次にシリコン基板１１に再び不純物イオンが注
入されて高不純物濃度の拡散層（図示せず）が形成され
る。次に以下の特徴的な技術（ここでは「セルフアライ
ンコンタクト技術」と称する。）によりコンタクトホー
ルが形成される。すなわち、ゲート電極１７上側および
隣り合うゲート電極１７間のシリコン基板部分上にわた
って、後のコンタクトホールを形成する際のエッチング
手段に対する耐性が高いマスクパターン２５として例え
ば窒化膜パターン２５が形成される（図６（Ａ））。図
６（Ａ）においてＰ部分が集積回路中の他のトランジス
タに至っているゲート電極構造部分すなわち隣り合うゲ
ート電極であり、２７は熱酸化膜である。次にこの試料
上に層間絶縁膜２９として例えばＢＰＳＧ膜２９が形成
される。次にこの層間絶縁膜２９上にコンタクトホール
形成用のレジストパターン３１が形成される（図６
（Ｂ））。そして、先ず第１ステップでＢＰＳＧ／窒化
膜選択性の高い条件で窒化膜パターン２５をストッパー
にしてＢＰＳＧ膜２９がエッチングされる（図６
（Ｃ））。第２ステップとして窒化膜とＳｉＯ₂ のエッ
チング速度差が小さくかつＳｉのエッチング速度の小さ
い条件でコンタクトホール底部の窒化膜２５と熱酸化膜
２７が除去されてコンタクトホール（図示を省略）が形
成される。この後、例えばストレージノード等の任意の
構成成分が形成される。この方法では、コンタクトホー
ルの一部をゲート電極上に重ならせることが出来る。そ
のためその分だけ隣接するゲート電極間距離を小さくで
きるので、半導体装置の高集積化が図れた。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術では、隣り合うゲート電極の間隔が半導体
装置の高集積化に伴い一層狭まった場合、以下の様な理
由でコンタクトホールの形成が困難になる。

【０００４】図７（Ａ）に示したように、隣り合うゲー
ト電極の近接する端同士の間隔ｄが狭まるに従い、隣り
合うゲート電極間の開き寸法（実際は近接する側壁膜２
３同士の間隔）Ｗ₁ が狭くなる。開き寸法Ｗ₁ が狭い
程、エッチングストッパとして用いる窒化膜パターン２
５は、隣り合うゲート電極間に厚い膜厚で埋め込まれて
しまう。するとコンタクトホール形成のためのエッチン
グ工程中の第１ステップでこの窒化膜パターン２５をス
トッパーにＢＰＳＧ膜２９をエッチングすると、底部に
厚い窒化膜が残ってしまう（図７（Ｂ））。そのため次
の第２ステップでは、上記底部の窒化膜２５と熱酸化膜
２７とを完全に除去するために時間の長いエッチングを
施す必要が生じる。その結果、ゲート電極１７の上部の
絶縁膜１９もエッチングされてしまうので、ゲート電極
１７の肩部１７ａが露出する（図７（Ｃ））。肩部１７
ａが露出された状態のコンタクトホ−ル内にストレージ
ノードを形成すると、それはゲート電極１７とショート
してしまう。

【０００５】上記問題の対策として窒化膜パターン２５
の膜厚を薄く設定することで、ゲート電極間に窒化膜パ
ターン２５が埋め込まれる程度を小さくする方法も考え
られる。しかし窒化膜パターン２５の膜厚を薄くする
と、コンタクトホール形成のためのエッチング工程にお
ける第１ステップで、より高い選択比が要求されるか
ら、高価なエッチング装置が必要となる。また、高選択
比エッチングではプラズマ反応生成物の発生量も多く装
置保守頻度が増すためプロセス安定性を低下させてしま
う。

【０００６】隣り合うゲート電極間の間隔が狭くなった
場合でもセルフアラインコンタクト技術の適用が可能な
方法が望まれる。

【０００７】

【課題を解決するための手段】そこでこの発明によれ
ば、ゲート電極を形成する工程と、該ゲート電極の側壁
に絶縁性の側壁膜を形成する工程と、前記側壁膜の形成
後に、前記ゲート電極上側および隣り合うゲート電極間
の半導体基板部分上にわたって後のコンタクトホールを
形成する際のエッチング手段に対する耐性が高いマスク
パターンを形成する工程と、該マスクパターンの形成が
済んだ半導体基板上に層間絶縁膜を形成する工程と、該
層間絶縁膜に前記コンタクトホールをその一部が前記ゲ
ート電極上に重なることを許容する方法により形成する
工程と、該形成したコンタクトホール内の前記マスクパ
ターン部分を除去する工程とを含む半導体装置の製造方
法において、前記マスクパターンを形成する工程の前
に、隣り合うゲート電極間の開き寸法を広げるために前
記側壁膜を所定量除去する工程を、具えたことを特徴と
する。ただし側壁膜を所定量除去する工程は、側壁膜を
全て除去する工程の場合であっても良い。

【０００８】なおこの発明の実施に当たり、マスクパタ
ーンを形成する工程の前に、ゲート電極上面に絶縁膜を
形成する工程を設けるのが良い。

【０００９】この発明によれば、側壁膜を所定量除去す
ることで隣り合うゲート電極間の開き寸法を広げる。し
たがって、隣り合うゲート電極間隔自体は小さいまま
で、ゲート電極間の開き寸法を広げられる。そしてこの
ような状態のウエハ上に、マスクパターンは形成され
る。そのため、側壁膜を所定量除去しない場合に比べ
て、隣り合うゲート電極間にマスクパターンが埋め込ま
れる程度は、少なくなる。

【００１０】

【発明の実施の形態】以下、図面を参照してこの発明の
半導体装置の製造方法の実施の形態について説明する。
しかしながら、この説明で用いる各図はこの発明を理解
出来る程度に各構成成分の寸法、形状および配置関係を
概略的に示してあるにすぎない。また、各図において図
７と同様な構成成分については図７で用いた記号と同一
の記号を付しその説明を省略することもある。

【００１１】１．第１の実施の形態まず図１〜図３の製造工程図を参照して第１の実施の形
態について説明する。なおこの製造工程図は主な工程で
の試料をゲート長方向に沿って切った断面図（ただし切
り口に着目した断面図）で示したものである。

【００１２】先ず、図１（Ａ）に示すように、シリコン
基板１１上に公知の方法により素子分離用絶縁膜１３を
形成し、さらにゲート絶縁膜１５を形成する。ゲート絶
縁膜１５の形成が済んだこのシリコン基板上に、次に、
ゲート電極形成用薄膜として例えばポリシリコン膜およ
びＣＶＤ酸化膜（いずれも図示せず）をこの順に形成す
る。次に、これらポリシリコン膜およびＣＶＤ酸化膜を
ゲート電極の形状にパターニングする。これにより、ゲ
ート電極１７およびその上に残存する上面絶縁膜１９か
らなる積層体２１を得る。積層体２１の形成が済んだシ
リコン基板に、ＬＤＤ構造を得るための低不純物濃度層
（図示せず）を形成するために、不純物イオンを注入す
る。次に、このシリコン基板上に、側壁膜形成用の絶縁
膜として例えばＣＶＤ酸化膜を形成し（図示せず）、そ
の後、このＣＶＤ酸化膜を例えば異方性エッチングによ
り除去して積層体２１の側壁に側壁膜２３を形成する。
次に、シリコン基板１１の露出部分に熱酸化により酸化
膜２７を形成する。次に、高不純物濃度層（図示せず）
を形成するために、この試料に不純物イオンを注入す
る。このようにして図１（Ａ）に示す構造体が得られ
る。ただし、ここでは隣り合うゲート電極の間隔ｄは高
集積化のために狭い寸法となっているものとする。その
ため、この図１（Ａ）に示した構造体においては、隣り
合うゲート電極間の開き寸法Ｗ₁ は狭い寸法になってい
る。ここで、狭い寸法Ｗ₁ とは、後に形成するマスクパ
ターン２５が隣り合うゲート電極間に厚い膜厚に埋め込
まれてしまうような寸法である。具体的にいえば、隣り
合うゲート電極間の開き寸法Ｗ₁ が例えば２００ｎｍで
あったとする。この程度の開き寸法Ｗ₁ である場合、次
の工程で膜厚１００ｎｍ程度のマスクパターン２５を形
成するとゲート間はマスクパターン２５により埋め込ま
れてしまう。

【００１３】そこで、隣り合うゲート電極間の開き寸法
を広げるために、側壁膜２３を所定量除去する。これを
例えば濃度１％（容積％）以下の弗酸水溶液（以下、弗
酸と略称する。）を用いて例えばＣＶＤ酸化膜の膜厚で
いって６０ｎｍ相当エッチングする。このことにより隣
り合うゲート電極間の開き寸法をＷ₂ （Ｗ₁ ＜Ｗ₂ ）ま
でこの場合では３２０ｎｍまで広げることができる（図
１（Ｂ））。なお濃度１％以下の弗酸を用いることして
いるのは、この濃度であると素子間分離用絶縁膜（熱酸
化膜）１３の膜減量Δｔ（図１（Ｂ）参照）に対して側
壁膜２３（ＣＶＤ酸化膜）を６倍程度の速度でエッチン
グできるからである。したがって側壁膜２３を６０ｎｍ
エッチングする際に素子間分離用絶縁膜１２の膜減量Δ
ｔは１０ｎｍ程度で済むのでデバイス特性に対する影響
は無視できる。このような選択的なエッチングは、少な
くとも０．３％濃度の弗酸についてまで可能なことをこ
の出願に係る発明者は確認している。しかし、もう少し
濃度が薄い弗酸、例えば０．１％程度のものまで、使用
出来ると考える。

【００１４】次に、このウエハの、少なくともコンタク
トホール形成予定領域に対応する部分上に、後のコンタ
クトホールを形成する際のエッチング手段に対する耐性
が高いマスクパターン２５を形成する。ここではマスク
パターンとして膜厚が例えば１００ｎｍの窒化膜パター
ン２５を公知の技術で形成する。前工程で側壁膜２３を
６０ｎｍ相当エッチングしているため、隣り合うゲート
電極間の開き寸法は拡張された寸法Ｗ₂ すなわち３２０
ｎｍ程度になっているから、この窒化膜パターン２５が
隣り合うゲート電極間の部分で厚くなることは生じない
（図１（Ｃ））。そのため、その後は従来のセルフアラ
インコンタクト技術を適用してのコンタクトホール形成
が行なえる。これについて簡単に説明する。

【００１５】マスクパターンとしての窒化膜パターン２
５の形成が済んだウエハ上に、層間絶縁膜として例えば
ＢＰＳＧ（Boro-Phosph Silicate glass）膜２９を所定
の膜厚で形成する。次に、このＢＰＳＧ膜を高温フロー
処理により平坦化する。その後、このＢＰＳＧ膜２９上
にコンタクトホール形成用のレジストパターン３１を形
成する（図２（Ａ））。次に、コンタクトホールを形成
するための第１のステップとして、ＢＰＳＧ／窒化膜選
択性の高い条件で窒化膜パターン２５をストッパーにし
てＢＰＳＧ膜２９をエッチングする（図２（Ｂ））。次
いで第２ステップとして窒化膜とＳｉＯ₂ のエッチング
速度差が小さくかつＳｉのエッチング速度の小さい条件
でコンタクトホール底部の窒化膜２５と熱酸化膜２７と
をエッチングしてコンタクトホール３３を形成する（図
２（Ｃ））。

【００１６】次に、レジストパターン３１を除去後、例
えばストレージノードとなる例えばポリシリコン膜のパ
ターン３５を公知の成膜技術、リソグラフィ技術および
エッチング技術により形成する（図３（Ａ））。次に、
キャパシタ用誘電体膜３７を形成し（図３（Ｂ））、そ
の後、ストレージノード３５の対向電極となるセルプレ
ート３９を公知の方法で形成する。これによりキャパシ
タセルが形成される。ただし、コンタクトホール形成後
に形成する構造はキャパシタセルに限られず、他の希望
する構造とできる。

【００１７】なお、図１（Ａ）を参照して説明したプロ
セスにおいてシリコン基板に注入された不純物イオン
は、その後の好適な工程において活性化されてソース・
ドレイン用の拡散層（図示せず）を生じさせる。この発
明の製造方法により形成された半導体装置は、図６を用
いて説明した従来方法で製造した半導体装置と比べた場
合、ソース・ドレイン用の拡散層のうちの高不純物濃度
となった部分と、コンタクトホール底部との重なり具合
に違いが出てくる。すなわち、この発明では不純物イオ
ン注入後に側壁膜を除去しているので、側壁膜を除去し
た分だけコンタクトホール底部の平面積が大きくなる。
そのため、図４に示したように、コンタクトホール３３
の底部は拡散層４１のうちの高不純物濃度となった部分
４１ａに、より多く重なるようになる。しかも場合によ
っては、コンタクトホール底部の平面内に、拡散層４１
のうちの高不純物濃度部分４１ａが含まれてしまう場合
（図４（Ｂ）参照）も生じる。換言すれば、コンタクト
ホール底部の平面積の方が拡散層のうちの高不純物濃度
となった部分の平面積よりも大きくなる場合も生じる。
後の第２の実施の形態で製造される半導体装置はそのよ
うな例となる。

【００１８】２．第２の実施の形態次に、第２の実施の形態について図５を参照して説明す
る。ここで図５は第２の実施の形態の説明のための要部
工程図である。

【００１９】上述の第１の実施の形態では側壁膜２３を
ゲート長方向に沿って一部除去する例を説明した。しか
し、側壁膜２３を形成した後のゲート電極間の開き寸法
をさらに広くしたい場合や、ゲート電極間隔ｄが第１の
実施の場合よりもさらに狭くて側壁膜２３を形成した後
のゲート電極間の開き寸法Ｗ₁ が第１の実施の形態の場
合より狭くなってしまう場合は、側壁膜２３を全部除去
して上記開き寸法を拡張するようにする（図５（Ａ），
（Ｂ））。具体的には、隣り合うゲート電極間の開き寸
法Ｗ₁ が例えば１００ｎｍ以下であったとする。このよ
うに開き寸法Ｗ₁ が狭い場合、次の工程でマスクパター
ン２５として窒化膜パターン２５を例えば５０ｎｍ程度
の薄い膜厚で形成したとしてもゲート間は窒化膜パター
ン２５によって埋め込まれてしまう。また窒化膜パター
ン２５の膜厚が薄すぎては既に課題の項にて説明したよ
うな問題が生じるので、窒化膜パターン２５の膜厚はあ
る程度の厚さ、これに限られないが少なくとも１００ｎ
ｍ程度の膜厚としたい。

【００２０】そこで、この第２の実施の形態では、側壁
膜２３を完全に除去する（図５（Ｂ））。これは例えば
第１の実施の形態で用いた濃度１％以下の弗酸を用いか
つエッチング時間を長くすることで行なう。これにより
ゲート電極間の開き寸法を側壁膜２３の２倍程度に拡張
することができる。すなわちこの場合は、開き寸法は隣
り合うゲート電極の間隔ｄまで拡張される。このときＣ
ＶＤ酸化膜の上記弗酸に対するエッチング速度は熱酸化
膜のエッチング速度の約６倍程度あるため、ＣＶＤ酸化
膜で構成してある側壁膜２３の厚さが１５０ｎｍの場
合、素子間分離用絶縁膜１３の膜減量Δｔは２５ｎｍ程
度になるが、シリコン基板１１上の熱酸化膜１３，２７
の初期値を大きく設定しておけばデバイス特性に対する
影響は抑制できる。

【００２１】なお、この第２の実施の形態の場合は側壁
膜２３の除去量が多いから、側壁膜２３の除去工程にお
いて上面絶縁膜１９が除去される程度も多くなる。した
がって、上面絶縁膜１９は、それをＣＶＤ酸化膜で構成
する場合なら第１の実施の形態より厚い膜厚のものとす
るのが良い。或は、上面絶縁膜１９を、ポリシリコンゲ
ート１７の表面を熱酸化した熱酸化膜で構成するのも良
い。熱酸化膜で上面酸化膜を構成した場合は、ＣＶＤ酸
化膜で構成した場合に比べ、側壁膜２３の除去工程で用
いる弗酸に対する耐性が高い上面絶縁膜となるからであ
る。

【００２２】次に、マスクパターン２５として膜厚が例
えば１００ｎｍの窒化膜パターン２５を形成する。前工
程で側壁膜２３を完全除去しているためゲート間の開き
寸法Ｗ₂ は３００ｎｍ以上程度確保されているので、窒
化膜パターン２５が隣り合うゲート電極間の部分で厚く
なることは生じない（図５（Ｃ））。

【００２３】その後は、第１の実施の形態と同様な手順
で層間絶縁膜２９、レジストパターン３１を形成し、さ
らにコンタクトホール３３の形成、ストレージノード３
５等の形成を行なえば良い。

【００２４】この第２の実施の形態の場合は、窒化膜パ
ターン２５のエッチングが済むと、積層体２１の側壁に
は窒化膜が残存する（図示せず）。積層体２１の側壁に
残存したこの窒化膜は、ゲート電極１７とストレージノ
ードとの電気的な絶縁を図るための絶縁膜になる。

【００２５】上記の第１、第２の何れの実施の形態の場
合も側壁膜２３をエッチングするという簡単な処理でゲ
ート電極間の開き寸法を拡張することができる。そのた
め、隣り合うゲート電極間の間隔が高集積化に伴い狭く
されても、マスクパターン２５がゲート電極間に厚く埋
め込まれることを簡単に抑制出来る。したがって、ゲー
ト電極間隔が半導体装置の高集積化に伴い狭くなって
も、その製造にセルフアラインコンタクト技術を適用で
きる。

【００２６】上述においてはこの発明の半導体装置の製
造方法の実施の形態について説明したが、この発明は上
述の実施の形態に限られない。

【００２７】上述においてはゲート電極間の開き寸法を
拡張するための側壁膜２３のエッチングを所定濃度の弗
酸により行なう例を説明したが、弗酸の代わりに、アン
モニアと過酸化水素水と水との混合液を用いても良い。

【００２８】また、上述の実施の形態では側壁膜２３を
ＣＶＤ酸化膜により形成する例を説明したが、側壁膜２
３の構成材料は熱酸化膜に対して選択的に除去可能な材
料であれば他の好適な材料でも良い。

【００２９】また、上述においては側壁膜はＬＤＤ構造
を得るために形成する例を考えたが、側壁膜はこのため
のものに限られない。半導体装置の製造工程においてゲ
ート電極の側壁に形成されてしまう側壁膜に対し、この
発明は広く適用できる。

【００３０】また、上述の実施の形態ではゲート電極を
ポリシリコン膜で構成した例を説明したが、ゲート電極
は高融点金属からなるもの、またはシリサイドからなる
もの、またはポリサイドからなるものなど任意好適な構
成とできる。またマスクパターンの形成材料は窒化膜に
限られず、選択エッチングが可能な材料であれば他のも
のでも良い。ただし、第２の実施の形態の場合はマスク
パターン形成材は絶縁性も具えたものとする。

【００３１】

【発明の効果】上述した説明から明らかなようにこの発
明によれば、ゲート電極の側壁に絶縁膜を形成し終えた
後に半導体基板上に後のコンタクトホールを形成する際
のエッチング手段に対する耐性が高いマスクパターンを
形成する工程と、該マスクパターンの形成が済んだ半導
体基板上に層間絶縁膜を形成する工程と、該層間絶縁膜
に前記コンタクトホールをその一部が前記ゲート電極上
に重なることを許容する方法（セルフアラインコンタク
ト法）により形成する工程と、該形成したコンタクトホ
ール内の前記マスクパターン部分を除去する工程とを含
む半導体装置の製造方法において、マスクパターンを形
成する工程の前に、隣り合うゲート電極間の開き寸法を
広げるために前記側壁膜を所定量（全部除去の場合も含
む）除去する工程を、具える。そのため、隣り合うゲー
ト電極間隔は小さいままで、ゲート電極間の開き寸法を
容易に広げられる。そのため、側壁膜を所定量除去しな
い場合に比べて、隣り合うゲート電極間にマスクパター
ンが埋め込まれる程度は、少なくなる。したがって、マ
スクパターンを用いたセルフアラインコンタクト技術
を、よりゲート電極間隔が狭い半導体装置の製造に対し
適用出来る。

【図面の簡単な説明】

【図１】第１の実施の形態の製造方法を説明するための
製造工程図である。

【図２】第１の実施の形態の製造方法を説明するための
図１に続く製造工程図である。

【図３】第１の実施の形態の製造方法を説明するための
図２に続く製造工程図である。

【図４】（Ａ）および（Ｂ）は、この発明の製造方法で
製造された半導体装置の特徴的な構造部分を説明する図
である。

【図５】第２の実施の形態の製造方法を説明するための
要部工程図である。

【図６】従来技術の説明図である。

【図７】課題を説明するための図である。

【符号の説明】

１１：シリコン基板１３：素子間分離用絶縁膜１５：ゲート絶縁膜１７：ゲート電極１９：上面絶縁膜２１：積層体２３：側壁膜２５：マスクパターン２７：熱酸化膜２９：層間絶縁膜３１：コンタクトホール形成用レジストパターン３３：コンタクトホール３５：ストレージノード３７：キャパシタ用誘電体膜３９：セルプレート４１：拡散層４１ａ：拡散層のうちの高不純物濃度部分

Claims

【特許請求の範囲】

【請求項１】ゲート電極を形成する工程と、該ゲート
電極の側壁に絶縁性の側壁膜を形成する工程と、前記側
壁膜の形成後に、前記ゲート電極上側および隣り合うゲ
ート電極間の半導体基板部分上にわたって後のコンタク
トホールを形成する際のエッチング手段に対する耐性が
高いマスクパターンを形成する工程と、該マスクパター
ンの形成が済んだ半導体基板上に層間絶縁膜を形成する
工程と、該層間絶縁膜に前記コンタクトホールをその一
部が前記ゲート電極上に重なることを許容する方法によ
り形成する工程と、該形成したコンタクトホール内の前
記マスクパターン部分を除去する工程とを含む半導体装
置の製造方法において、前記マスクパターンを形成する工程の前に、隣り合うゲ
ート電極間の開き寸法を広げるために前記側壁膜を所定
量除去する工程を具えたことを特徴とする半導体装置の
製造方法（ただし、側壁膜を全て除去する場合があって
も良い。）。
【請求項２】請求項１に記載の半導体装置の製造方法
において、前記側壁膜の除去工程において前記側壁膜をすべて除去
し、前記マスクパターンを絶縁性を有した材料で形成し、前記コンタクトホール内の前記マスクパターン部分を除
去する際は前記ゲート電極側壁に該マスクパターンの一
部を残存させそれを側壁絶縁膜として用いることを特徴
とする半導体装置の製造方法。