JPH1098160A - 不対電子メモリセルデバイス - Google Patents

不対電子メモリセルデバイス

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JPH1098160A
JPH1098160A JP9153084A JP15308497A JPH1098160A JP H1098160 A JPH1098160 A JP H1098160A JP 9153084 A JP9153084 A JP 9153084A JP 15308497 A JP15308497 A JP 15308497A JP H1098160 A JPH1098160 A JP H1098160A
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Abstract

(57)【要約】 【課題】 より少ない費用で駆動可能な不対電子メモリ
セルデバイスを提供する。 【解決手段】 不対電子メモリセルデバイスがそれぞれ
不対電子メモリ要素および不対電子トランジスタを有す
るメモリセルを含んでいる。メモリセルの各々は第１の
導線と第２の導線との間に接続されている。メモリセル
デバイスは平行に延びている第１の導線および平行に延
びている第２の導線を含んでおり、その際に第１の導線
および第２の導線は互いに横方向に延びている。第１の
導線および第２の導線は現在のＤＲＡＭデバイスのワー
ド線およびビット線に匹敵する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不対電子メモリセル
デバイスに関する。
【０００２】
【従来の技術】ダイナミック‐ランダム‐アクセス（Ｄ
ＲＡＭ）を有するメモリセルデバイスは現在主としてＣ
ＭＯＳテクノロジーで製造される。それらはそれぞれ読
出しトランジスタおよびコンデンサを有するメモリセル
を含んでいる。コンデンサには、記憶すべき情報が電荷
量の形態で蓄積される。一般に信号電荷は約５０ｆＣで
ある。すなわちこの電荷は３０００００の電子から成っ
ている。現在のメモリセルにおけるコンデンサのキャパ
シタンスは２０ないし３０ｆＦである。
【０００３】将来のメモリデバイスのパッケージング密
度の増大と共にメモリセルあたりの面積は減少する。そ
の際にメモリセルに利用可能な面の上に２０ないし３０
ｆＦの比較的大きいメモリキャパシタンスを有するコン
デンサを製造することはますます困難になり、最後には
不可能になる。また読出しトランジスタは任意には縮小
できない。
【０００４】別の小形化を顧慮して、スイッチング過程
が不対電子により実現されるいわゆる不対電子デバイス
が提案されている。このような不対電子デバイスに関す
る研究はたとえばレースナー（W.Roesner）ほか著「マ
イクロエレクトロニクス・エンジニアリング（Ｍｉｃｒ
ｏｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｉｎ
ｇ）」第２７巻、１９９５年、第５５〜５８頁から知ら
れている。不対電子デバイスは、トンネル接触部を介し
て隣の端子と接続されているトンネル要素を含んでい
る。これらのトンネル接触部を経ての電荷移行は量子力
学的なトンネル効果によっても電位障壁の簡単な熱的克
服によっても行われ、その際にこれらの電荷移行は十分
に稀にしか生じない。トンネル要素はたとえば、絶縁性
の構造により囲まれている小さい導電性のアイランドと
して実現されている。
【０００５】両端子にクーロン障壁に対する条件が満足
されている電圧Ｕ、すなわちその大きさに対して｜Ｕ｜
＜ｅ／（２Ｃ）が成り立つ電圧Ｕが与えられると、トン
ネル要素の電荷は、熱エネルギーに対して（ｋＴ／ｅ）
<<（ｅ／２Ｃ）が成り立つかぎり、電位関係に基づいて
変化し得ない。ここでｋはステファン‐ボルツマン定
数、Ｔは温度、ｅは電子電荷、Ｃはトンネル要素のキャ
パシタンスである。
【０００６】より高い電圧が与えられると、電子はトン
ネル要素の上のトンネル接触部の１つを経て流れる。こ
れらの不対電子デバイスは、それぞれ不対電子の移行が
行われるように作動させられる。
【０００７】作動電圧範囲内でトンネル移行を生じさせ
ることなしにトンネル要素に静電容量的に影響するゲー
ト電極を介してのトンネル要素の駆動により、トンネル
要素を経ての電流の流れが可能である。ゲート電極にお
いて適当な電荷が有効であるかぎり、不対電子デバイス
はほぼ直線的な零点を通る電流電圧特性曲線を有する。
このようなゲート制御される不対電子デバイスは文献中
で不対電子トランジスタと呼ばれている。
【０００８】中里（K.Nakazato）ほか著「ジャーナル・
オブ・アプライド・フィジクス（J.Appl.Phys.）」第７
５巻、第１０号、１９９４年、第５１２３〜５１３４頁
には不対電子メモリセルが提案されている。これは３つ
のいわゆるマルチトンネル要素を含んでいる。それぞれ
トンネル接触部を介して互いに接続されているトンネル
要素の直列回路がマルチトンネル要素と呼ばれる。マル
チトンネル要素はそれぞれ横方向ゲート電極を有し、そ
れを介してマルチトンネル要素を通る電流が制御可能で
ある。第１のマルチトンネル要素および第２のマルチト
ンネル要素がその際に第１の電圧源と接地点との間に直
列に接続されている。両マルチトンネル要素はメモリ節
点を介して互いに接続されている。マルチトンネル要素
の横方向ゲート電極は第２の電圧源または第３の電圧源
と接続されている。メモリ節点はキャパシタンスを介し
て第４の電圧源と接続されている。メモリ節点は別のキ
ャパシタンスを介して、第５の電圧源と接地点との間に
接続されている第３のマルチトンネル要素と接続されて
いる。第３のマルチトンネル要素は同じく、第６の電圧
源と接続されている横方向ゲート電極により駆動され
る。
【０００９】第３のマルチトンネル要素は、メモリ節点
上にある電荷を検知する電位計として作用する。第２の
マルチトンネル要素の横方向ゲート電極に高い負の電圧
を与えて行った測定の結果、マルチトンネル要素に与え
られている電圧がクーロン障壁に対する条件を満足する
かぎり、第１のマルチトンネル要素およびメモリ節点に
不対電子が安定に蓄積できることが判明した。横方向ゲ
ート電極に与えられている電圧に関係して、メモリ節点
および第１のマルチトンネル要素から形成されるメモリ
要素に離散的な数の電子が安定に蓄積できる。これは、
それぞれ相応の数の蓄積された電子に対するメモリ要素
の静電的エネルギーが準安定な状態を占めることによっ
て説明される。隣接する準安定な状態の間に静電的エネ
ルギーはすぐ次の準安定な状態よりも高い高さを有する
電位壁を有する。電位壁の高さは蓄積されている電子の
数およびマルチトンネル要素のトンネル接触部の数に関
係する。
【００１０】不対電子メモリセルはデルタドープされた
ＧａＡｓにおいて実現されている。不対電子メモリセル
の作動のためには６つの電圧源が必要とされるので、多
数のこのようなメモリセルを含んでいるメモリセルデバ
イスはその駆動に高い費用を必要とする。
【００１１】
【発明が解決しようとする課題】従って本発明の課題
は、より少ない費用で駆動可能な不対電子メモリセルデ
バイスを提供することである。
【００１２】
【課題を解決するための手段】この課題は本発明によれ
ば、請求項１に記載した特徴を有するそれぞれ不対電子
メモリ要素および不対電子トランジスタを有するメモリ
セルを含んでいる不対電子メモリセルデバイスにより解
決される。メモリセルの各々は第１の導線と第２の導線
との間に接続されている。メモリセルデバイスは平行に
延びている第１の導線および平行に延びている第２の導
線を含んでおり、その際に第１の導線および第２の導線
は互いに横方向に延びている。第１の導線および第２の
導線は現在のＤＲＡＭデバイスのワード線およびビット
線に匹敵するものである。
【００１３】本発明による不対電子メモリセルデバイス
では各メモリセルが第１の導線の１つと第２の導線の１
つとの間に接続されているので、メモリセルの各々が付
属の第１の導線および付属の第２の導線に相応の電圧レ
ベルを与えることにより簡単に駆動され得る。
【００１４】不対電子メモリセルデバイスは、第１のト
ンネル接触部を介して第１の導線と、また第２のトンネ
ル接触部を介して、第１のゲート電極を介して静電容量
的に駆動可能なメモリ節点と接続されている少なくとも
１つのトンネル要素を含んでいる。トンネル接触部を介
して電荷移行が量子力学的なトンネル効果によっても電
位障壁の十分に稀な熱的克服によっても行われる。トン
ネル抵抗がＲT ＞ＲK＝ｈ／ｅ2 ≒２６ｋΩ（ここでＲ
K はクリチング（Ｋｌｉｔｚｉｎｇ）抵抗、ｈはプラン
クの作用量子、またｅは電子電荷である）であれば、多
数の電荷移行が素過程により行われる。素過程が電荷移
行の際に支配的であるようにトンネル抵抗が１００ｋΩ
よりも大きいと好適である。第１のゲート電極は第２の
導線と接続されている。不対電子トランジスタは第１の
端子を介して第１の導線と、また第２の端子を介して第
２の導線と接続されている。このトランジスタはメモリ
節点と接続されている第２のゲート電極を介して静電容
量的に駆動可能である。
【００１５】メモリ要素および不対電子トランジスタの
キャパシタンスは、読出し電圧を与える際に不対電子ト
ランジスタを通って、メモリ要素に蓄積されている電荷
に関係する電流が流れるように同調されている。メモリ
要素に蓄積されている電荷はその際に変更されない。そ
れに対して、読出し電圧よりも大きい書込み電圧を与え
ることにより、メモリ要素に蓄積されている電荷は変化
可能である。
【００１６】本発明は、不対電子トランジスタが不対電
子トランジスタのゲート電極において有効な電荷に対す
る敏感な電位計であるという認識に基づいている。読出
し電圧は、クーロン障壁に対する条件が満足されている
ように選ばれる。メモリ節点は不対電子トランジスタの
第２のゲート電極と接続されているので、不対電子トラ
ンジスタを経て流れる電流はメモリ節点に存在する電荷
に関係している。同時に、メモリ節点に蓄積されている
電荷の変化が、第１のゲート電極に与えられている読出
し電圧がメモリ節点に存在する電荷の変更に十分でない
ことによって阻止される。その際に、安定にマルチトン
ネル要素に蓄積され得る電子の数がマルチトンネル要素
のトンネル接触部の数にもマルチトンネル要素を駆動す
るゲート電圧にも関係していることが利用される。
【００１７】不対電子メモリ要素および不対電子トラン
ジスタのキャパシタンスは、同時に不対電子トランジス
タに対する読出し電圧が与えられている際にクーロン障
壁に対する条件が満足されており、また不対電子メモリ
要素の充電状態の変化が可能でないように互いに同調さ
れる。それに対して、より大きい書込み電圧の際にはメ
モリ節点の充電状態の変化が生ぜしめられる。
【００１８】情報を読出すためメモリセルを駆動するた
めには、付属の第１の導線と第２の導線との間に読出し
電圧に相応する電圧レベルが与えられる。その他の第１
の導線および第２の導線は選ばれた第１の導線と同一の
電位に接続されているので、選ばれた第２の導線に属さ
ないすべてのセルは無電圧である。メモリセルの情報を
書込むためには、付属の第１の導線と第２の導線との間
に書込み電圧に相応する電圧レベルが与えられる。その
他の第１の導線および第２の導線は、その他のメモリセ
ルの両端に生ずる電圧降下が、蓄積されている電荷の変
化を生じさせないようなより低い電圧レベルであるよう
に接続されている。その他の導線はたとえば読出し電圧
または書込みおよび読出し電圧の差に相応する電圧レベ
ルを与えられる。
【００１９】好ましくは、メモリ要素および不対電子ト
ランジスタのキャパシタンスは、読出し電圧の大きさが
書込み電圧の大きさの半分であるように同調されてい
る。この場合メモリセルへの情報の書込みの際に、その
他の第１の導線および第２の導線は読出し電圧を与えら
れる。また選ばれていないメモリセルの一部分の両端に
生ずる電圧降下は常に同一である。その他の選ばれてい
ないメモリセルは無電圧である。
【００２０】好ましくは、メモリ要素は上下にそれぞれ
トンネル接触部を介して列として接続されている多くの
トンネル要素を含んでいる。これらのトンネル接触部の
特性に対しては第１のトンネル接触部および第２のトン
ネル接触部に関係して述べたことが当てはまる。第１の
トンネル接触部はその際に第１のトンネル接触部を介し
て第１の導線と、また列の最後のトンネル要素は第２の
トンネル接触部を介してメモリ節点と接続されている。
メモリ要素により多くのトンネル接触部を設けること
は、第１のゲート電極における固定の電圧に対してメモ
リ要素の安定な充電状態の数が増大することに通ずる。
【００２１】トンネル要素としては、導電性の範囲を含
んでおりまた絶縁構造を介して隣の導電性の範囲に対し
て絶縁されているすべての構造が考慮に値する。絶縁構
造を介して導電性範囲はトンネル接触部により接続され
ている。トンネル要素として特に、導電性のコアと導電
性のコアを囲む絶縁性のシースとを含んでいる構造が適
している。その際に好ましくはトンネル要素の直径は１
ｎｍと１０ｎｍとの間である。トンネル要素のキャパシ
タンスはこの大きさ範囲内でメモリセルデバイスが室温
範囲内で機能を果たすように小さい。特にトンネル要素
としては、ドイツ特許出願公開第 4212220号明細書から
公知のように、絶縁シースとして有機リカンデン（Ｌｉ
ｇａｎｄｅｎ）を有する金属クラスターまたは閉じ込め
られた金属コアを有するフレレーン（Ｆｕｌｌｅｒｅｎ
ｅ）が適している。
【００２２】さらにトンネル要素としてはリトグラフ法
により構造化された薄い金属層が適しており、その際に
トンネル接触部はこのような金属層の酸化およびそれに
続く別の金属層の析出および構造化により生ずる。
【００２３】分子エレクトロニクスの範囲内においてト
ンネル要素としては、その前史に関係して相い異なる電
荷を保持し得る個々の分子の断片も適している。このよ
うな切換充電可能な分子断片の間の電荷移行は化学的結
合に沿って行われる。
【００２４】トンネル接触部のトンネル抵抗がＲT ＞Ｒ
K ＝ｈ／ｅ2 ≒２６ｋΩ（ここでＲK はクリンチング
（Ｋｌｉｔｚｉｎｇ）抵抗、ｈはプランクの作用量子、
またｅは電子電荷である）であり、メモリセルの電気的
挙動がトンネル接触部、キャパシタンスおよび第１の導
線および第２の導線における電圧レベルにより十分に正
確に決定されており、導線抵抗および交流抵抗が無視可
能であり、それぞれトンネル移行だけがトンネル接触部
を介して行われ、従ってトンネル移行の間はその他のト
ンネル接触部はキャパシタンスとみなされ、すべてのト
ンネル接触部が等しいキャパシタンスを有し、またメモ
リセルデバイスのその他のメモリセルのキャパシタンス
寄与が無視可能であるという前提のもとに、メモリ要素
の安定な充電状態に対して下式が成り立つ。
【数２】 ここで ＣG 第１のゲート電極のキャパシタンス Ｃ メモリ要素のトンネル接触部のキャパシタンス ｎ メモリ要素のトンネル接触部の数 Ｖ 第１のゲート電極における電圧 Ｉ メモリ要素に蓄積された電子の数 ｅ 電子電荷
【００２５】書込み電圧±ＶSchreib が与えられている
際に安定な状態＋ｅおよび−ｅを占めるメモリセルに対
して、安定な充電状態に対する条件から
【数３】 である。
【００２６】書込み電圧±ＶSchreib が与えられている
際に充電状態零電子が不安定である条件は
【数４】 に通ずる。
【００２７】読出し電圧ＶLeseが与えられている際に特
に充電状態＋ｅが安定でなければならない。すなわち
【数５】 でなければならない。さらに不対電子トランジスタに対
してクーロン障壁に対する条件が満足されていなければ
ならない。
【数６】
【００２８】不対電子トランジスタの全キャパシタンス
は不対電子トランジスタを形成するトンネル接触部のキ
ャパシタンスと第２のゲート電極のキャパシタンスとの
和として生ずる。
【００２９】これらの条件は下記の電圧およびキャパシ
タンスに対して満足される。
【数７】
【００３０】本発明はこれらのキャパシタンス値に制限
されない。他の読出し電圧ＶLeseの選定により、不等式
の全範囲の利用により、読出しおよび／または書込み電
圧における他のおよび／または多くの安定な充電状態の
設定により、または安定性規範を導き出す際の他の仮
定、たとえばトンネル接触部が相い異なるキャパシタン
スを有するという仮定により、類似の仕方でキャパシタ
ンスに対する他の規範が決定され得る。
【００３１】
【実施例】以下、図面および実施例により本発明を一層
詳細に説明する。
【００３２】メモリセルデバイスはほぼ互いに平行に延
びている第１の導線Ｌ１と、同じくほぼ互いに平行に延
びている第２の導線Ｌ２とを含んでいる。その際に第１
の導線Ｌ１は第２の導線Ｌ２に対して横方向に延びてい
る（図１参照）。
【００３３】メモリセルデバイスは、それぞれ第１の導
線Ｌ１の第２の導線Ｌ２の間に接続されているメモリセ
ルＳを含んでいる。それによって第１の導線Ｌ１および
第２の導線Ｌ２の駆動によりメモリセルＳの各々が一義
的に駆動され得る。
【００３４】メモリセルの各々は、上下にトンネル接触
部ＴＫを介して互いに接続されている６つのトンネル要
素Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６を含んでいる。
第１のトンネル要素Ｔ１は第１のトンネル接触部ＴＫ１
を介して第１の導線Ｌ１の端子と接続されている。列の
最後のトンネル要素Ｔ６は第２のトンネル接触部ＴＫ２
を介してメモリ節点ＳＫと接続されている。メモリ節点
ＳＫは第１のゲート電極Ｇ１を介して静電容量的に駆動
可能である。第１のゲート電極Ｇ１とメモリ節点ＳＫと
の間の間隔は、メモリセルデバイスに予定されている作
動電圧において第１のゲート電極Ｇ１とメモリ節点ＳＫ
との間のトンネル移行が行われないような大きさである
（図２および図３参照）。第１のゲート電極Ｇ１は第２
の導線Ｌ２と接続されている。
【００３５】第１のゲート電極Ｇ１と、メモリ節点ＳＫ
と、中間に位置しているトンネル接触部ＴＫ１、ＴＫ、
ＴＫ２を有するトンネル要素Ｔ１、Ｔ２、Ｔ３、Ｔ４、
Ｔ５、Ｔ６とがメモリ要素を形成する。
【００３６】さらにメモリセルの各々は、第１のトラン
ジスタトンネル接触部ＴＫ３を介して第１の導線Ｌ１と
接続されており、また第２のトランジスタトンネル接触
部ＴＫ４を介して第２の導線Ｌ２と接続されているトラ
ンジスタトンネル要素Ｔを含んでいる。トランジスタト
ンネル要素Ｔは、メモリ節点ＳＫと接続されている第２
のゲート電極Ｇ２を介して駆動される。第２のゲート電
極Ｇ２とトランジスタトンネル要素Ｔとの間の間隔は、
駆動が静電容量的に行われ、またメモリセルデバイスの
作動電圧において第２のゲート電極Ｇ２とトランジスタ
トンネル要素Ｔとの間のトンネル移行が行われないよう
な大きさである。トランジスタトンネル要素Ｔ、第１の
トランジスタトンネル接触部ＴＫ３、第２のトランジス
タトンネル接触部ＴＫ４および第２のゲート電極Ｇ２は
不対電子トランジスタを形成する。
【００３７】トンネル要素Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ
５、Ｔ６はたとえば絶縁性の表面の上の丸い横断面を有
する導電性のアイランドとして実現される。トンネル要
素Ｔ１、Ｔ６はたとえば３ｎｍの直径を有する金、アル
ミニウムまたはチタンから形成される。メモリセルが配
置されている絶縁性の表面はシリコン基板の上に配置さ
れているたとえばＳｉＯ2 層の表面である。メモリセル
デバイスはさらにサファイアから成る基板の上に配置さ
れ得る。
【００３８】隣接するトンネル要素Ｔ１、Ｔ２、Ｔ３、
Ｔ４、Ｔ５、Ｔ６の間隔、従ってまたトンネル接触部Ｔ
Ｋ１、ＴＫ、ＴＫ２の寸法はたとえば２ｎｍである。メ
モリ節点ＳＫおよび第２のゲート電極Ｇ２ならびに第１
のゲート電極Ｇ１および導線Ｌ１およびＬ２はたとえば
絶縁性の表面の上の金属領域として実現される。それら
は同じく金、アルミニウムまたはチタンから形成され
る。第１のゲート電極Ｇ１とメモリ節点ＳＫとの間の間
隔はたとえば５ｎｍである。
【００３９】メモリ節点ＳＫの寸法はたとえば３ｎｍで
ある。
【００４０】トランジスタトンネル要素Ｔはたとえば３
ｎｍの直径を有する丸い横断面を有する同じく金、アル
ミニウムまたはチタンから成る導電性のアイランドとし
て形成されている。第１の導線Ｌ１および第２の導線Ｌ
２への接続は同じくたとえば金、アルミニウムまたはチ
タンから成る金属の導体帯として実現されている。トラ
ンジスタトンネル要素と第１の導線Ｌ１または第２の導
線Ｌ２への接続との間の間隔、従ってまたトランジスタ
トンネル接触部ＴＫ３、ＴＫ４の寸法は２ｎｍである。
第２のゲート電極Ｇ２とトランジスタトンネル要素Ｔと
の間の間隔は５ｎｍである。
【００４１】メモリセルあたりの占有面積は約５００ｎ
ｍ2 である。それによって１Ｔｂｉｔメモリセルデバイ
スが５ｃｍ2 の面上に実現可能である。
【００４２】メモリセルはたとえばラスタートンネル顕
微鏡または原子力顕微鏡の助けをかりて絶縁性の表面の
上に個々の金属原子を析出することにより製造される。
【００４３】代替的にたとえば３ｎｍの厚みの全面的な
金属層がリトグラフィにより、特に電子線またはシンク
ロトロン線の使用のもとに、またはラスタープローブ顕
微鏡による酸化により構造化される。
【００４４】トンネル要素の間の非導電性の中間空所は
もともと金属層の酸化によってもリトグラフ法の使用お
よび反応性のイオンエッチングによっても製造すること
ができる。
【００４５】たとえばトンネル接触部ＴＫ１、ＴＫ、Ｔ
Ｋ２のトンネル抵抗はそれぞれ１００ｋΩであり、また
付属のキャパシタンスはそれぞれ１ａＦである。第１の
ゲート電極のキャパシタンスＣG は１ａＦである。トラ
ンジスタトンネル接触部ＴＫ３、ＴＫ４のキャパシタン
スはそれぞれ０．１ａＦである。第２のゲート電極Ｇ２
のキャパシタンスは０．３ａＦである。それによって不
対電子メモリトランジスタの全キャパシタンスは
【数８】 である。
【００４６】メモリセルは０．３２ボルトの読出し電圧
ＶLeseおよび０．６４ボルトの書込み電圧ＶSchribによ
り作動させられる。
【００４７】図４に示されているメモリセルの特性曲線
により以下にメモリセルの作動を説明する。図４には第
１の特性曲線Ｋ１および第２の特性曲線Ｋ２が示されて
いる。第１の特性曲線Ｋ１は、メモリ要素に充電状態＋
ｅが蓄積されている場合に当てはまる。第２の特性曲線
Ｋ２は、メモリ要素に充電状態−ｅが蓄積されている場
合に当てはまる。第１の導線Ｌ１と第２の導線Ｌ２との
間に電圧＋ＶLeseが与えられており、またメモリ要素に
充電状態＋ｅが蓄積されていると、トランジスタを経て
約０．８μＡの電流が流れる。それに対して、充電状態
−ｅが蓄積されていると、＋ＶLeseの電圧が与えられて
いる際に電流がトランジスタを経て流れない。
【００４８】−ＶLeseの電圧を与える際には、充電状態
＋ｅが蓄積されている場合には、電流がトランジスタを
経て流れず、また充電状態−ｅが蓄積されている場合に
は、約−０．８μＡの電流が流れる。
【００４９】書込み電圧＋ＶSchreib を与えることによ
り、充電状態＋ｅが蓄積されている場合には、電流が増
大し、不安定な充電状態零が通過され、またレベル＋Ｖ
Schr eib の到達の際に充電状態−ｅがメモリ要素に書込
まれる。充電状態＋ｅを書込むためには電圧レベル−Ｖ
Schreib が与えられ、その際に、充電状態−ｅが蓄積さ
れていた場合には、不安定な充電状態零が通過され、ま
た充電状態＋ｅがメモリ要素に書込まれる。読出し電圧
ＶLeseは、確かに電流の流れを介して明らかに充電状態
−ｅと＋ｅとの間が区別され得るが、安定な充電状態＋
ｅおよび−ｅの切換充電は行われないように選ばれてい
る。
【図面の簡単な説明】
【図１】メモリセルデバイスの概要回路図。
【図２】メモリセルの平面図。
【図３】図２に示されているメモリセルの等価回路図。
【図４】メモリセルの特性曲線。
【符号の説明】
Ｇ１ 第１のゲート電極 Ｇ２ 第２のゲート電極 Ｌ１ 第１の導線 Ｌ２ 第２の導線 Ｓ メモリセル ＳＫ メモリ節点 Ｔ トランジスタトンネル要素 Ｔ１〜Ｔ６ トンネル要素 ＴＫ１、ＴＫ、ＴＫ２ トンネル接触部 ＴＫ３ 第１のトランジスタトンネル接触部 ＴＫ４ 第２のトランジスタトンネル接触部

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 −平行に延びている第１の導線と、第１
    の導線に対して横方向に延びている第２の導線とが設け
    られており、 −それぞれ第１の導線と第２の導線との間に接続されて
    いるメモリセルが設けられており、 −メモリセルがそれぞれ不対電子メモリ要素および不対
    電子トランジスタを含んでおり、 −不対電子メモリ要素が少なくとも１つのトンネル要素
    を含んでおり、このトンネル電子が第１のトンネル接触
    部を介して第１の導線と、また第２のトンネル接触部を
    介してメモリ節点と接続されており、このメモリ節点が
    第１のゲート電極を介して静電容量的に駆動可能であ
    り、 −第１のゲート電極が第２の導線と接続されており、 −不対電子トランジスタが第１の端子を介して第１の導
    線と、また第２の端子を介して第２の導線と接続されて
    おり、また第２のゲート電極を介して静電容量的に駆動
    可能であり、 −第２のゲート電極がメモリ節点と接続されており、 −メモリ要素および不対電子トランジスタのキャパシタ
    ンスが、第１の導線と第２の導線との間に書込み電圧よ
    りも小さい読出し電圧を与える際に不対電子トランジス
    タを通って、メモリ要素に蓄積されている電荷を変更す
    ることなしに、メモリ要素に蓄積されている電荷に関係
    する電流が流れ、また第１の導線と第２の導線との間に
    書込み電圧を与える際に、メモリ要素に蓄積されている
    電荷が変化可能であるように同調されていることを特徴
    とする不対電子メモリセルデバイス。
  2. 【請求項２】 メモリ要素および不対電子トランジスタ
    のキャパシタンスが、読出し電圧の大きさが書込み電圧
    の大きさの半分であるように同調されていることを特徴
    とする請求項１記載の不対電子メモリセルデバイス。
  3. 【請求項３】 メモリ要素が上下にそれぞれトンネル接
    触部を介して列として接続されている多数のトンネル要
    素を含んでおり、その際に最初のトンネル要素は第１の
    トンネル接触部を介して第１の導線と、また列の最後の
    トンネル要素は第２のトンネル接触部を介してメモリ節
    点と接続されていることを特徴とする請求項１または２
    記載の不対電子メモリセルデバイス。
  4. 【請求項４】 メモリ要素がそれぞれほぼ同一のキャパ
    シタンスを有することを特徴とする請求項３記載の不対
    電子メモリセルデバイス。
  5. 【請求項５】 メモリ要素および不対電子トランジスタ
    のキャパシタンスに対して下記の条件 【数１】 が成り立つことを特徴とする請求項４記載の不対電子メ
    モリセルデバイス。
  6. 【請求項６】 トンネル要素がそれぞれ導電性のコアと
    導電性のコアを囲む絶縁性のシースとを含んでおり、導
    電性のコアおよび絶縁性のシースが共通に０．１ｎｍと
    １０ｎｍとの間の直径を有することを特徴とする請求項
    １ないし５の１つに記載の不対電子メモリセルデバイ
    ス。
  7. 【請求項７】 トンネル要素がそれぞれもともとは全面
    的な金属層の部分範囲ならびに非導電性の中間空間を含
    んでいることを特徴とする請求項１ないし５の１つに記
    載の不対電子メモリセルデバイス。
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