JPH1098338A - 相互コンダクタンス回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力電圧に対して直線的に出力電流を出力で
きる相互コンダクタンス回路に関し、入出力特性の直線
性を維持しつつも、低電圧化が可能な相互コンダクタン
ス回路を提供することを目的とする。 【解決手段】入力電圧がベースに供給される第１の入力
トランジスタＱ31と、入力電圧がベースに供給される第
２の入力トランジスタＱ32と、第１の入力トランジスタ
Ｑ31のエミッタと第２の入力トランジスタＱ32のエミッ
タとの間に接続された抵抗素子ＲA と、第１の入力トラ
ンジスタＱ31のコレクタにエミッタが接続された第１の
電流検出トランジスタＱ37と、第１の電流検出トランジ
スタＱ37のコレクタにベースが接続された第１の制御ト
ランジスタＱ33と、第２の電流検出トランジスタＱ38の
コレクタにベースが接続された第２の制御トランジスタ
Ｑ34と、第１の電流検出トランジスタＱ37のコレクタに
ベースが接続された第１の出力トランジスタＱ35と、第
２の電流検出トランジスタＱ38のコレクタにベースが接
続された第２の出力トランジスタＱ36と、出力電流を出
力する負荷回路３４とを有してなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は相互コンダクタンス
回路に係り、特に、入力電圧に対して直線的に出力電流
を出力できる相互コンダクタンス回路に関する。

【０００２】

【従来の技術】図３に従来の相互コンダクタンス回路の
一例の回路構成図を示す。従来の相互コンダクタンス回
路１１は、入力信号の一方の電位を入力するＮＰＮトラ
ンジスタＱ1 、入力信号の他方の電位を入力するＮＰＮ
トランジスタＱ2、ＮＰＮトランジスタＱ1 のエミッタ
とＮＰＮトランジスタＱ2 のエミッタとの間に接続さ
れ、ＮＰＮトランジスタＱ1 のエミッタ電圧とＮＰＮト
ランジスタＱ2 のエミッタ電圧との差電圧を発生する差
電圧発生用抵抗Ｒ1 、ＮＰＮトランジスタＱ1 のコレク
タに接続された出力用ダイオード素子Ｄ1 、ＮＰＮトラ
ンジスタＱ2 のコレクタに接続された出力用ダイオード
素子Ｄ2 、ＮＰＮトランジスタＱ1 のエミッタ、及び、
ＮＰＮトランジスタＱ2 のエミッタから電流を引き込む
電流源１３、１４、出力用ダイオード素子Ｄ1 とＮＰＮ
トランジスタＱ1 との接続点にベースが接続され、ＮＰ
ＮトランジスタＱ1 のエミッタ電流に応じたコレクタ電
流を引き込むＮＰＮトランジスタＱ3 、出力用ダイオー
ド素子Ｄ2 とＮＰＮトランジスタＱ2 との接続点にベー
スが接続され、ＮＰＮトランジスタＱ2 のエミッタ電流
に応じたコレクタ電流を引き込むＮＰＮトランジスタＱ
4 、ＮＰＮトランジスタＱ3 、Ｑ4 から所定の電流を引
き込む可変電流源１５、出力電流ｉd を負荷に供給する
負荷回路１７より構成されていた。

【０００３】出力用ダイオード素子Ｄ1 は、ＮＰＮトラ
ンジスタＱ5 からなり、ベースが電圧源１６に接続さ
れ、コレクタに電源電圧Ｖccが印加され、エミッタがＮ
ＰＮトランジスタＱ1 のコレクタに接続される。また、
出力用ダイオード素子Ｄ2 は、ＮＰＮトランジスタＱ6
からなり、ベースが電圧源１６に接続され、コレクタに
電源電圧Ｖccが印加され、エミッタがＮＰＮトランジス
タＱ2 のコレクタに接続された構成とされている。

【０００４】ＮＰＮトランジスタＱ1 は、ベースが入力
端子Ｔina に接続されており、入力端子Ｔina に供給さ
れる入力電圧Ｖina に応じてオンする。ＮＰＮトランジ
スタＱ2 は、ベースが入力端子Ｔinb に接続されてお
り、入力端子Ｔinb に供給される入力電圧Ｖinb に応じ
てオンする。

【０００５】入力電圧Ｖina が増加すると、ＮＰＮトラ
ンジスタＱ1 のエミッタ電流が増加する。ＮＰＮトラン
ジスタＱ1 のエミッタ電流が増加し、電流源１３の引き
込み電流より大きくなると、抵抗Ｒ1 を介して電流源１
４側に流れ込みＮＰＮトランジスタＱ2 のエミッタ電流
を減少させる。また、入力電圧Ｖinb が増加すると、Ｎ
ＰＮトランジスタＱ2 のエミッタ電流ＩE2が増加する。
ＮＰＮトランジスタＱ2 のエミッタ電流が増加し、電流
源１４の引き込み電流より大きくなると、抵抗Ｒ1 を介
して電流源１３側に流れ込みＮＰＮトランジスタＱ1 の
エミッタ電流ＩE1を減少させる。

【０００６】ＮＰＮトランジスタＱ1 のエミッタ電流Ｉ
E1はＮＰＮトランジスタＱ1 のコレクタ電流ＩC1とほぼ
等しく、ＮＰＮトランジスタＱ2 のエミッタ電流ＩE2は
ＮＰＮトランジスタＱ2 のコレクタ電流ＩC2とほぼ等し
い。このため、ＮＰＮトランジスタＱ1 、Ｑ2 のエミッ
タ電流ＩE1、ＩE2の変化に応じてコレクタ電流ＩC1、Ｉ
C2が変化する。ＮＰＮトランジスタＱ1 のコレクタには
ＮＰＮトランジスタＱ3 のベースが接続され、ＮＰＮト
ランジスタＱ2 のコレクタにはＮＰＮトランジスタＱ4
のベースが接続されており、ＮＰＮトランジスタＱ3 、
Ｑ4 はＮＰＮトランジスタＱ1 、Ｑ2 のコレクタ電流に
応じてベース電位が制御され、ＮＰＮトランジスタＱ3
、Ｑ4 のエミッタ電流ＩE3、ＩE4を制御する。

【０００７】このとき、ＮＰＮトランジスタＱ3 、Ｑ4
のエミッタ電流ＩE3、ＩE4の和は可変電流源１５により
引き込まれる電流によって決定される。すなわち、ＮＰ
ＮトランジスタＱ1 のコレクタ電流ＩC1が減少、又は、
ＮＰＮトランジスタＱ2 のコレクタ電流ＩC2が増加する
と、ＮＰＮトランジスタＱ3 のエミッタ電流ＩE3が増加
し、ＮＰＮトランジスタＱ4 のエミッタ電流ＩE4が減少
する。また、ＮＰＮトランジスタＱ1 のコレクタ電流Ｉ
C1が増加、又は、ＮＰＮトランジスタＱ2 のコレクタ電
流ＩC2が減少すると、ＮＰＮトランジスタＱ3 のエミッ
タ電流ＩE3が減少し、ＮＰＮトランジスタＱ4 のエミッ
タ電流ＩE4が増加する。

【０００８】ＮＰＮトランジスタＱ3 、Ｑ4 のコレクタ
は負荷回路１７に接続されており、負荷からＮＰＮトラ
ンジスタＱ3 、Ｑ4 のエミッタ電流ＩE3、ＩE4に応じた
電流を引き込む。図４に従来の相互コンダクタンス回路
の他の一例の回路構成図を示す。

【０００９】図４に示す相互コンダクタンス回路２１
は、入力信号の一方の電位を入力するＮＰＮトランジス
タＱ11、入力信号の他方の電位を入力するＮＰＮトラン
ジスタＱ12、ＮＰＮトランジスタＱ11のエミッタに接続
された出力用抵抗Ｒ11、ＮＰＮトランジスタＱ12のエミ
ッタに直列に接続された出力用抵抗Ｒ12、出力用抵抗Ｒ
11に直列に接続された出力用ダイオード素子Ｄ11、ＮＰ
ＮトランジスタＱ11、及び、ＮＰＮトランジスタＱ12の
エミッタから電流を引き込む電流源２２、抵抗Ｒ11とダ
イオード素子Ｄ11との接続点にベースが接続され、ＮＰ
ＮトランジスタＱ11のエミッタ電流に応じてコレクタ電
流を引き込むＮＰＮトランジスタＱ13、抵抗Ｒ12とダイ
オード素子Ｄ12との接続点にベースが接続され、ＮＰＮ
トランジスタＱ12のエミッタ電流に応じてコレクタ電流
を引き込むＮＰＮトランジスタＱ14、ＮＰＮトランジス
タＱ13、Ｑ14から所定の電流を引き込む可変電流源２
３、出力電流を負荷に供給する負荷回路２４より構成さ
れていた。

【００１０】ダイオード素子Ｄ11、Ｄ12はＮＰＮトラン
ジスタＱ15、Ｑ16のベース−コレクタを短絡した、いわ
ゆる、ダイオード接続することにより構成されている。
ＮＰＮトランジスタＱ11は入力端子Ｔina に供給される
入力電圧Ｖina に応じてオンし、入力電圧Ｖina に応じ
たエミッタ電流ＩE11 を抵抗Ｒ11に供給する。

【００１１】同様に、ＮＰＮトランジスタＱ12は入力端
子Ｔinb に供給される入力電圧Ｖinb に応じてオンし、
入力電圧Ｖinb に応じたエミッタ電流ＩE12 を抵抗Ｒ12
に供給する。抵抗Ｒ11とダイオード素子Ｄ11との間には
エミッタ電流ＩE11 に応じた電圧ＶE11 が発生し、抵抗
Ｒ12とダイオード素子Ｄ12との間にはエミッタ電流ＩE1
2 に応じた電圧ＶE12 が発生する。抵抗Ｒ11とダイオー
ド素子Ｄ11との間に発生した電圧ＶE11 はＮＰＮトラン
ジスタＱ13のベースに供給され、抵抗Ｒ12とダイオード
素子Ｄ12との間に発生した電圧ＶE12 はＮＰＮトランジ
スタＱ14のベースに供給される。

【００１２】ＮＰＮトランジスタＱ13、Ｑ14は、電圧Ｖ
E11 、ＶE12 に応じてコレクタ電流ＩC13 、ＩC14 を制
御する。このとき、ＮＰＮトランジスタＱ13、Ｑ14のエ
ミッタ電流ＩE13 、ＩE14 は、定電流源２３により制限
されているため、負荷回路２４には定電流源２３から引
き込まれる電流Ｉ23を入力電圧Ｖina 、Ｖinb の比で分
割した電流が供給される。

【００１３】負荷回路２４ではＮＰＮトランジスタＱ1
3、Ｑ14のコレクタ電流ＩC13 、ＩC14 の差に応じた出
力電流ｉd を負荷に供給する。したがって、上記相互コ
ンダクタンス回路２１により、入力電圧Ｖinを入力電圧
Ｖina と入力電圧Ｖinb との差電圧とすると、相互コン
ダクタンスｇm

【００１４】

【数１】

【００１５】を得ることができる。

【００１６】

【発明が解決しようとする課題】しかるに、図３、図４
に示す従来の相互コンダクタンス回路１１、２１では、
入力用のＮＰＮトランジスタＱ1 、Ｑ2 、及び、Ｑ11、
Ｑ12のベース−エミッタ間電圧ＶBEは入力電圧Ｖina 、
Ｖinb に応じて変化するため、この影響が出力電圧にも
影響し、入力信号Ｖina 、Ｖinb に対する出力電流Ｉou
t の特性が図５に破線で示すように実線で示すリニアな
特性に比べてクリップ領域付近で鈍った特性となり、リ
ニアな特性を得ることができない等の問題点があった。

【００１７】また、図３、図４に示す従来の相互コンダ
クタンス回路１１、１２は入力用のＮＰＮトランジスタ
Ｑ1 、Ｑ2 、及び、Ｑ11、Ｑ12に直列にダイオード素子
Ｄ1、Ｄ2 、及び、Ｄ11、Ｄ12が接続されるため、入力
用のＮＰＮトランジスタＱ1、Ｑ2 、Ｑ11、Ｑ12のベー
ス−エミッタ間電圧ＶBE、及び、ダイオード素子Ｄ1、
Ｄ2 、Ｄ11、Ｄ12で順方向電圧ＶF が必要となり、順方
向電圧ＶF を０．６〔Ｖ〕、電流源１３、電圧源１６、
抵抗Ｒ11、Ｒ12の印加電圧を０．１〔Ｖ〕とすると、図
３の相互コンダクタンス回路１１では、電源電圧Ｖccと
して、 Ｖ1 ＋Ｖ2 ＋Ｖ3 ＋Ｖ4 ＋Ｖ5 ＝０．１＋０．６＋０．１＋０．６＋０．１ ＝１．５〔Ｖ〕 が最低必要となる。

【００１８】同様に、図４の相互コンダクタンス回路２
１では、電源電圧Ｖccとして、 Ｖ11＋Ｖ12＋Ｖ13＋Ｖ14＋Ｖ15＝０．１＋０．６＋０．１＋０．６＋０．１ ＝１．５〔Ｖ〕 が最低必要となる。

【００１９】このため、１．２〔Ｖ〕程度の低電圧での
駆動が困難である等の問題点があった。本発明は上記の
点に鑑みてなされたもので、入出力特性の直線性を維持
しつつも、低電圧化が可能な相互コンダクタンス回路を
提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明の請求項１は、一
方の入力電圧がベースに供給される第１の入力トランジ
スタと、他方の入力電圧がベースに供給される第２の入
力トランジスタと、前記第１の入力トランジスタのエミ
ッタと前記第２の入力トランジスタのエミッタとの間に
接続され、前記一方の入力電圧と前記他方の入力電圧と
の差電圧に応じた電圧を発生する差電圧発生用抵抗素子
と、前記第１の入力トランジスタのコレクタに定電流を
供給する第１の電流源と、前記第２の入力トランジスタ
のコレクタに定電流を供給する第２の電流源と、前記第
１の入力トランジスタのコレクタ電流を検出する第１の
電流検出手段と、前記第２の入力トランジスタのコレク
タ電流を検出する第２の電流検出手段と、前記第１の電
流検出手段で検出された前記第１の入力トランジスタの
コレクタ電流に応じて前記第１の入力トランジスタのエ
ミッタ電流を制御する第１の制御トランジスタと、前記
第２の電流検出手段で検出された前記第２の入力トラン
ジスタのコレクタ電流に応じて前記第２の入力トランジ
スタのエミッタ電流を制御する第２の制御トランジスタ
と、前記第１の電流検出手段で検出された前記第１の入
力トランジスタのコレクタ電流に応じて第１の出力電流
を制御する第１の出力トランジスタと、前記第２の電流
検出手段で検出された前記第２の入力トランジスタのコ
レクタ電流に応じて第２の出力電流を制御する第２の出
力トランジスタと、前記第１の出力トランジスタのコレ
クタ電流と前記第２の出力トランジスタのコレクタ電流
との差に応じた出力電流を出力する負荷回路とを有する
ことを特徴とする。

【００２１】請求項１によれば、入力トランジスタのコ
レクタ電流から分流したわずかな電流を用いて制御トラ
ンジスタに駆動電流としているため、入力電圧による入
力トランジスタのベース−エミッタ間電圧によるコレク
タ電流の変動を極力小さくでき、したがって、出力電圧
に入力トランジスタのコレクタ電流の変動の影響が現れ
さずに負荷に電流を供給でき、よって、入出力特性をリ
ニアにでき、また、このとき、入力トランジスタには入
力トランジスタに対して並列に接続された電流検出手段
により飽和状態で駆動されるため、必要とする電圧の大
きな部分は入力トランジスタのベース−エミッタ間電圧
だけとなり、したがって、低電圧で駆動できる。

【００２２】また、このとき、入力トランジスタには入
力トランジスタに対して並列に接続された電流検出手段
により飽和状態で駆動されるため、必要とする電圧の大
きな部分は入力トランジスタのベース−エミッタ間電圧
だけとなり、したがって、低電圧で駆動できる。

【００２３】請求項２は、前記第１の電流検出手段が前
記第１の入力トランジスタのコレクタと前記第１の電流
源との接続点にエミッタが接続され、前記第１の制御ト
ランジスタのベースにコレクタが接続され、ベースに飽
和状態で駆動されるバイアス電圧が供給された第１の電
流検出トランジスタとを有することを特徴とする。

【００２４】請求項３は、前記第２の電流検出手段が前
記第２の入力トランジスタのコレクタと前記第２の電流
源との接続点にエミッタが接続され、前記第１の制御ト
ランジスタのベースにコレクタが接続され、ベースに飽
和状態で駆動されるバイアス電圧が供給されたた第２の
電流検出トランジスタとを有することを特徴とする。

【００２５】請求項４は、前記第１の電流検出トランジ
スタ、及び、前記第２の電流検出トランジスタのベース
に前記第１の電流検出トランジスタ、及び、前記第２の
電流検出トランジスタを飽和状態で駆動させるバイアス
電圧を供給する電圧源を有することを特徴とする。

【００２６】請求項２、３、４によれば、電流検出手段
を飽和状態で駆動された電流検出トランジスタで構成す
ることにより電源電圧を上昇させることなく電流検出が
可能となる。請求項５は、前記第１の電流検出トランジ
スタ及び前記第２の電流検出トランジスタは、ＰＮＰト
ランジスタからなることを特徴とする。

【００２７】請求項５によれば、電流検出トランジスタ
をＰＮＰトランジスタで構成することにより、バイアス
電圧を電源電圧より低電位にできるため、電源電圧を低
電圧できる。

【００２８】

【発明の実施の形態】図１に本発明の相互コンダクタン
ス回路の一実施例の回路構成図を示す。本実施例の相互
コンダクタンス回路３１は、特許請求の範囲の第１の電
流源に相当する電流源３２、特許請求の範囲の第２の電
流源に相当する電流源３３、特許請求の範囲の第１の入
力トランジスタに相当するＮＰＮトランジスタＱ31、特
許請求の範囲の第２の入力トランジスタに相当するＮＰ
ＮトランジスタＱ32、特許請求の範囲の第１の制御トラ
ンジスタに相当するＮＰＮトランジスタＱ33、特許請求
の範囲の第２の制御トランジスタに相当するＮＰＮトラ
ンジスタＱ34、特許請求の範囲の第１の出力トランジス
タに相当するＮＰＮトランジスタＱ35、特許請求の範囲
の第２の出力トランジスタに相当するＮＰＮトランジス
タＱ36、特許請求の範囲の第１の電流検出トランジスタ
に相当するＰＮＰトランジスタＱ37、特許請求の範囲の
第２の電流検出トランジスタに相当するＰＮＰトランジ
スタＱ38、特許請求の範囲の差電圧発生用抵抗素子に相
当する差電圧発生用抵抗ＲA、特許請求の範囲中の出力
回路に相当し、出力電流を出力する負荷回路３４、特許
請求の範囲の第１及び第２の電流検出トランジスタのベ
ースにバイアスを印加する電圧源に相当する定電圧源３
５、ＮＰＮトランジスタＱ33、Ｑ34のエミッタ電圧を低
電圧に保持する定電圧源３６、ＮＰＮトランジスタＱ3
5、Ｑ36のエミッタから電流を引き込む電流源３７、回
路を駆動する駆動電源３８から構成される。

【００２９】ＮＰＮトランジスタＱ31のベースは、第１
の入力端子ＴINA に接続されている。第１の入力端子Ｔ
INA には、特許請求の範囲中の第１の入力電圧に相当す
る第１の入力電圧ＶINA が供給され、第１の入力電圧Ｖ
INA によりＮＰＮトランジスタＱ31のベース電圧が制御
される。

【００３０】ＮＰＮトランジスタＱ31のコレクタは電流
源３２の一端に接続される。電流源３２の他端は駆動電
源３５の正電極に接続される。電流源３２は、駆動電源
３５の印加電圧Ｖccに応じて定電流Ｉa を生成し、ＮＰ
ＮトランジスタＱ31のコレクタに供給する。

【００３１】また、ＮＰＮトランジスタＱ31のエミッタ
は、ＮＰＮトランジスタＱ33のコレクタ、及び、差電圧
発生用抵抗ＲA の一端に接続される。ＮＰＮトランジス
タＱ33は、エミッタが電圧源３６に接続され、ベースが
ＰＮＰトランジスタＱ37のコレクタに接続され、ＰＮＰ
トランジスタＱ37のコレクタ電流に応じてＮＰＮトラン
ジスタＱ31のエミッタ電流を制御する。電圧源３６は、
ＮＰＮトランジスタＱ33のエミッタ電圧を所定の値に保
持する。

【００３２】ＰＮＰトランジスタＱ37は、ベースが定電
圧源３５の負電位側の端子に接続される。定電圧源３５
は、正電位側が駆動電源３８の正電位側の端子に接続さ
れ、負電位側の端子がＰＮＰトランジスタＱ37のベース
に接続され、ＰＮＰトランジスタＱ37のベースにＰＮＰ
トランジスタＱ37が飽和するようにバイアス電圧Ｖbを
付与する。

【００３３】ＰＮＰトランジスタＱ37のエミッタは、電
流源３２とＮＰＮトランジスタＱ31のコレクタとの接続
点に接続され、電流源３２で発生される定電流Ｉa が分
流された電流が供給される。ＰＮＰトランジスタＱ37
は、コレクタがＮＰＮトランジスタＱ33、Ｑ35のベース
に接続されており、ＮＰＮトランジスタＱ33、Ｑ35のベ
ース電流分の電流しか電流を流さないため、ＰＮＰトラ
ンジスタＱ37のエミッタ電流ＩE37 は、非常に小さて済
む。このため、電流源３２からＮＰＮトランジスタＱ31
のコレクタに供給される電流Ｉa の変化は小さくて済
む。

【００３４】また、ＰＮＰトランジスタＱ38のエミッタ
は、電流源３３とＮＰＮトランジスタＱ32のコレクタと
の接続点に接続され、電流源３３で発生される定電流Ｉ
b が分流された電流が供給される。ＰＮＰトランジスタ
Ｑ38は、コレクタがＮＰＮトランジスタＱ34、Ｑ36のベ
ースに接続されており、ＮＰＮトランジスタＱ34、Ｑ36
のベース電流分の電流しか電流を流さないため、ＰＮＰ
トランジスタＱ38のエミッタ電流ＩE38 は、非常に小さ
て済む。このため、電流源３３からＮＰＮトランジスタ
Ｑ32のコレクタに供給される電流Ｉb の変化は小さくて
済む。

【００３５】このため、ＮＰＮトランジスタＱ31のベー
ス−エミッタ間電圧ＶBE31、及び、ＮＰＮトランジスタ
Ｑ32のベース−エミッタ間電圧ＶBE32の変動を無視でき
るほど小さくできる。ここで、入力端子ＴINA に供給さ
れる入力電圧ＶINA が上昇すると、ＮＰＮトランジスタ
Ｑ31のベース−エミッタ間電圧ＶBE31は一定であるた
め、ＮＰＮトランジスタＱ31のエミッタ電位ＶE31 が上
昇する。このため、ＮＰＮトランジスタＱ31のエミッタ
側からＮＰＮトランジスタＱ34のコレクタ側に向けて抵
抗ＲA を介して電流が流れる。これによりＮＰＮトラン
ジスタＱ33のコレクタ電流ＩC33が減少し、ＮＰＮトラ
ンジスタＱ34のコレクタ電流ＩC34 が増加する。

【００３６】ＮＰＮトランジスタＱ33のコレクタ電流Ｉ
C33 によりＮＰＮトランジスタＱ33のベース−エミッタ
間電圧ＶBE33が制御され、同様に、ＮＰＮトランジスタ
Ｑ34のコレクタ電流ＩC34 によりＮＰＮトランジスタＱ
34のベース−エミッタ間電圧ＶBE34が制御される。ＮＰ
ＮトランジスタＱ33のベース−エミッタ間電圧ＶBE33及
び、ＮＰＮトランジスタＱ34のベース−エミッタ間電圧
ＶBE34の変化が次段のＮＰＮトランジスタＱ35、Ｑ36に
伝わり、負荷３４に流れる電流ＩC35 、ＩC36を制御す
る。

【００３７】このように、ＰＮＰトランジスタＱ37は、
ＮＰＮトランジスタＱ33、Ｑ35にベース電流程度である
ので、電流Ｉa が変化してもＰＮＰトランジスタＱ37の
コレクタ電流の変化は非常に小さく、よって、入力電圧
ＶINA に対して次段への供給電流をリニアに制御でき
る。

【００３８】また、ＰＮＰトランジスタＱ37のコレクタ
は、ＮＰＮトランジスタＱ35のベースにも接続されてお
り、ＰＮＰトランジスタＱ37のコレクタ電流ＩC37 が、
入力電圧ＶINA 、ＶINB に応じてＮＰＮトランジスタＱ
33のベース−エミッタ間電圧ＶBE33が制御されることに
より制御され、ＮＰＮトランジスタＱ35のコレクタ電流
ＩC35 が制御される。ＮＰＮトランジスタＱ35は、エミ
ッタが電流源３７に接続され、コレクタが負荷回路３４
に接続される。

【００３９】また、ＰＮＰトランジスタＱ38のコレクタ
は、ＮＰＮトランジスタＱ36のベースにも接続されてお
り、ＰＮＰトランジスタＱ38のコレクタ電流ＩC38 が、
入力電圧ＶINA 、ＶINB に応じてＮＰＮトランジスタＱ
34のベース−エミッタ間電圧ＶBE34が制御されることに
より制御され、ＮＰＮトランジスタＱ36のコレクタ電流
ＩC36 が制御される。ＮＰＮトランジスタＱ36は、エミ
ッタが電流源３７に接続され、コレクタが負荷回路３４
に接続される。

【００４０】図２に本発明の相互コンダクタンス回路の
一実施例の負荷回路の回路構成図を示す。負荷回路３４
は、ＰＮＰトランジスタＱ39、Ｑ40、負荷３９から構成
される。ＰＮＰトランジスタＱ39は、エミッタが駆動電
源３８の正電位側に接続され、コレクタがＮＰＮトラン
ジスタＱ35のコレクタに接続され、ベースがコレクタ及
びＰＮＰトランジスタＱ40のベースに接続されている。
また、ＰＮＰトランジスタＱ40は、エミッタが駆動電源
３８の正電位側に接続され、コレクタがＮＰＮトランジ
スタＱ36のコレクタに接続され、ベースがＰＮＰトラン
ジスタＱ39のベース及びコレクタに接続される。ＰＮＰ
トランジスタＱ39、Ｑ40は、いわゆる、カレントミラー
回路を構成している。負荷３９は、ＰＮＰトランジスタ
Ｑ40のコレクタとＮＰＮトランジスタＱ36のコレクタと
の接続点と基準電位Ｖssとの間に接続される。

【００４１】ＰＮＰトランジスタＱ39、Ｑ40は、ＮＰＮ
トランジスタＱ35のコレクタ電流ＩC35 に応じてオン
し、ＮＰＮトランジスタＱ35のコレクタ電流ＩC35 に応
じた電流を負荷３９に供給する。また、負荷３９にはＮ
ＰＮトランジスタＱ36のコレクタが接続されており、負
荷３９から電流を引き込む。このため、負荷３９にはＮ
ＰＮトランジスタＱ35のコレクタ電流ＩC35 とＮＰＮト
ランジスタＱ36のコレクタ電流ＩC36 との差に応じた電
流が流れることになる。

【００４２】なお、図２（Ａ）は負荷３９として、抵抗
ＲL を接続した場合を示す。図２のように抵抗ＲL を接
続することにより、図１の電流源３７の電流を変化させ
るによりＮＰＮトランジスタＱ35、Ｑ36のエミッタ電流
が変化させ、後述するようにｇm 回路の相互コンダクタ
ンスが変化し、電子ボリュームを構成できる。

【００４３】また、図２（Ｂ）は負荷３９として、コン
デンサＣL を接続した場合を示す。ｇm 回路の相互コン
ダクタンスとコンデンサＣL とによりフィルタ回路を構
成できる。次に、本実施例の差動増幅回路３１の動作を
説明する。

【００４４】ＮＰＮトランジスタＱ31のエミッタ電流Ｉ
E31 は、電流源３２により発生される定電流をＩa 、Ｎ
ＰＮトランジスタＱ33の電流増幅率をｈFE33、ＰＮＰト
ランジスタＱ37の電流増幅率をｈFE37とすると、

【００４５】

【数２】

【００４６】で表され、一般に、トランジスタの電流増
幅率はｈFEは、数十〜数百と充分に大きい値に設定され
ているため、ＮＰＮトランジスタＱ33の電流増幅率ｈFE
33、ＰＮＰトランジスタＱ37の電流増幅率ｈFE37も充分
に大きいとすると、式（２）の電流増幅率ｈFE33、ｈFE
37を含む項、

【００４７】

【数３】

【００４８】となるので、式（３）を式（２）に適用す
ると、ＮＰＮトランジスタＱ31のエミッタ電流ＩE31
は、 ＩE31 ≒Ｉa ・・・（４） で表せる。

【００４９】また、 ＮＰＮトランジスタＱ32のエミッ
タ電流ＩE32 の同様に、 ＩE32 ≒Ｉb ・・・（５） で表せる。式（４）、（５）の関係は、第１、第２の入
力電圧ＶINA 、ＶINB がＶINA ＝ＶINB のときも、ＶIN
A ≠ＶINB のときも、一定となる。

【００５０】今、第１の入力端子ＴINA と第２の入力端
子ＴINB とに、入力電圧Ｖi ＝（ＶINA −ＶINB ）が供
給されたとした場合、ＮＰＮトランジスタＱ31は、第１
の入力端子ＴINA に供給される第１の入力電圧ＶINA に
応じてオンし、第１の入力電圧ＶINA に応じたエミッタ
電流ＩE31 が流れる。また、同様に、ＮＰＮトランジス
タＱ32は、第２の入力端子ＴINB に供給される第２の入
力電圧ＶINB に応じてオンし、第２の入力電圧ＶINB に
応じたエミッタ電流ＩE32 が流れる。

【００５１】このため、ＮＰＮトランジスタＱ31のエミ
ッタとＮＰＮトランジスタＱ32のエミッタとの間に接続
された差電圧生成用抵抗ＲA には、正確に第１の入力電
圧ＶA と第２の入力電圧ＶB との差電圧（ＶA −ＶB ）
に応じた電圧が発生する。このとき、ＮＰＮトランジス
タＱ33のエミッタ電流ＩE33 は、

【００５２】

【数４】

【００５３】で表され、同様に、ＮＰＮトランジスタＱ
34のエミッタ電流ＩE34 は、

【００５４】

【数５】

【００５５】で表される。なお、ＮＰＮトランジスタＱ
33のベース−エミッタ間電圧をＶBE33、ＮＰＮトランジ
スタＱ34のベース−エミッタ間電圧をＶBE33とし、ＮＰ
ＮトランジスタＱ34のベース−エミッタ間電圧ＶBE34と
ＮＰＮトランジスタＱ32のベース−エミッタ間電圧ＶBE
32との差電圧をΔＶBE、電流源３７により引き込まれる
電流をＩc、負荷３９に流れ込む電流をｉd とすると、

【００５６】

【数６】

【００５７】で表される。ここで、相互コンダクタンス
ｇm は、

【００５８】

【数７】

【００５９】で、相互コンダクタンスｇm は電流Ｉc に
より制御できることがわかる。このように、本実施例で
は、ＮＰＮトランジスタＱ33、Ｑ34及びＰＮＰトランジ
スタＱ37、Ｑ38により、ＮＰＮトランジスタＱ31のエミ
ッタ電流ＩE31 、及び、ＮＰＮトランジスタＱ32のエミ
ッタ電流ＩE32 が電流源３２、３３から供給される定電
流Ｉa 、Ｉb と等しくなるように制御されるため、第１
及び第２の入力電圧ＶINA 、ＶINB によらず、ＮＰＮト
ランジスタＱ31、Ｑ32のベース−エミッタ間電圧ＶBE3
1、ＶBE32を一定にできるため、式（９）に示すように
第１の入力電圧ＶINA と第２の入力電圧ＶINB との差電
圧である入力電圧Ｖｉに対する出力電流ｉd の特性は図
５に実線で示すようにリニアな特性にできる。

【００６０】また、このとき、駆動電源３５により回路
を駆動するのに必要な最小の駆動電圧Ｖccは、電圧源３
６の発生電圧をＶ36、ＮＰＮトランジスタＱ31、Ｑ32の
コレクタ−エミッタ間電圧をＶCE31、ＶCE32、ＮＰＮト
ランジスタＱ33、Ｑ34のコレクタ−エミッタ間電圧をＶ
CE33、ＶCE34、電流源３２、３３の電圧をＶa 、Ｖbと
すると、 Ｖcc＝Ｖ36＋ＶCE31＋ＶCE33＋Ｖa 又は Ｖcc＝Ｖ36＋ＶCE32＋ＶCE34＋Ｖb ・・・（１０） となる。

【００６１】このとき、定電圧源３６、ＮＰＮトランジ
スタＱ33、Ｑ34、及び、電流源３２、３３は飽和状態で
駆動されるため、ＮＰＮトランジスタＱ33、Ｑ34のコレ
クタ−エミッタ間電圧ＶCE33、ＶCE34は、通常、約０．
１〔Ｖ〕程度となり、ＮＰＮトランジスタＱ31、Ｑ32を
通常に動作させたとして、ＮＰＮトランジスタＱ31、Ｑ
32のコレクタ−エミッタ間電圧ＶCE31、ＶCE32が約０．
６〔Ｖ〕程度とし、式（１０）に代入すると、駆動電圧
Ｖccは、 Ｖcc＝０．１＋０．６＋０．１＋０．１＝０．９〔Ｖ〕 ・・・（１１） となり、１．２〔Ｖ〕程度の低電圧での駆動が可能とな
る。

【００６２】以上のように、本実施例によれば、入力電
圧に対する出力電流の特性をリニアにできると共に、
１．２〔Ｖ〕程度での低電圧での駆動が可能となる。な
お、本実施例では、電流源３２、３３で発生される電流
Ｉa 、Ｉb をＩa ＝Ｉb 、出力抵抗ＲB 、ＲC をＲB ＝
ＲC としてが、電流Ｉa 、Ｉb をＩa ≠Ｉb、出力抵抗
ＲB 、ＲC をＲB ≠ＲC としても同様の作用を得ること
ができる。

【００６３】また、本実施例によれば、ＮＰＮトランジ
スタＱ33、Ｑ34、Ｑ35、Ｑ36のエミッタ面積を変更する
だけで、容易にゲインを調整できる。なお、、本実施例
では、第１及び第２の入力トランジスタ、第１及び第２
の制御トランジスタ、第１及び第２の出力トランジスタ
をＮＰＮトランジスタで構成し、第１及び第２の電流検
出トランジスタをＰＮＰトランジスタで構成したが、第
１及び第２の入力トランジスタ、第１及び第２の制御ト
ランジスタ、第１及び第２の出力トランジスタをＰＮＰ
トランジスタで構成し、第１及び第２の電流検出トラン
ジスタをＮＰＮトランジスタで構成し、駆動電圧の極性
を逆にしても同様な作用が得られるのは、言うまでもな
い。

【００６４】

【発明の効果】上述の如く、本発明の請求項１によれ
ば、入力トランジスタのコレクタ電流から分流したわず
かな電流を用いて制御トランジスタに駆動電流としてい
るため、入力電圧による入力トランジスタのベース−エ
ミッタ間電圧によるコレクタ電流の変動を極力小さくで
き、したがって、出力電圧に入力トランジスタのコレク
タ電流の変動の影響が現れさずに負荷に電流を供給で
き、よって、入出力特性をリニアにでき、また、このと
き、入力トランジスタには入力トランジスタに対して並
列に接続された電流検出手段により飽和状態で駆動され
るため、必要とする電圧の大きな部分は入力トランジス
タのベース−エミッタ間電圧だけとなり、したがって、
低電圧で駆動できる等の特長を有する。

【００６５】請求項２、３、４によれば、電流検出手段
を飽和状態で駆動された電流検出トランジスタで構成す
ることにより電源電圧を上昇させることなく電流検出が
可能となる等の特長を有する。請求項５によれば、電流
検出トランジスタをＰＮＰトランジスタで構成すること
により、バイアス電圧を電源電圧より低電位にできるた
め、電源電圧を低電圧できる等の特長を有する。

【図面の簡単な説明】

【図１】本発明の相互コンダクタンス回路の一実施例の
回路構成図である。

【図２】本発明の相互コンダクタンス回路の一実施例の
負荷回路の回路構成図である。

【図３】従来の相互コンダクタンス回路の一例の回路構
成図である。

【図４】従来の相互コンダクタンス回路の他の一例の回
路構成図である。

【図５】従来の相互コンダクタンス回路の入出力特性図
である。

【符号の説明】

３１ 相互コンダクタンス回路 ３２、３３ 定電流源 ３４ 負荷回路 ３５、３６ 定電圧源 ３７ 可変電流源 ３８ 電源 Ｑ31〜Ｑ36 ＮＰＮトランジスタ Ｑ37〜Ｑ40 ＰＮＰトランジスタ ＲA 抵抗 ＴINA 、ＴINB 入力端子

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力電圧の一方の電位がベースに供給さ
   れる第１の入力トランジスタと、 前記入力電圧の他方の電位がベースに供給される第２の
   入力トランジスタと、 前記第１の入力トランジスタのエミッタと前記第２の入
   力トランジスタのエミッタとの間に接続され、前記一方
   の入力電圧と前記他方の入力電圧との差電圧に応じた電
   圧を発生する差電圧発生用抵抗素子と、 前記第１の入力トランジスタのコレクタに定電流を供給
   する第１の電流源と、 前記第２の入力トランジスタのコレクタに定電流を供給
   する第２の電流源と、 前記第１の入力トランジスタのコレクタ電流を検出する
   第１の電流検出手段と、 前記第２の入力トランジスタのコレクタ電流を検出する
   第２の電流検出手段と、 前記第１の電流検出手段で検出された前記第１の入力ト
   ランジスタのコレクタ電流に応じて前記第１の入力トラ
   ンジスタのエミッタ電流を制御する第１の制御トランジ
   スタと、 前記第２の電流検出手段で検出された前記第２の入力ト
   ランジスタのコレクタ電流に応じて前記第２の入力トラ
   ンジスタのエミッタ電流を制御する第２の制御トランジ
   スタと、 前記第１の電流検出手段で検出された前記第１の入力ト
   ランジスタのコレクタ電流に応じて第１の出力電流を制
   御する第１の出力トランジスタと、 前記第２の電流検出手段で検出された前記第２の入力ト
   ランジスタのコレクタ電流に応じて第２の出力電流を制
   御する第２の出力トランジスタと、 前記第１の出力トランジスタのコレクタ電流と前記第２
   の出力トランジスタのコレクタ電流との差に応じた出力
   電流を出力する出力回路とを有することを特徴とする相
   互コンダクタンス回路。
2. 【請求項２】 前記第１の電流検出手段は、前記第１の
   入力トランジスタのコレクタと前記第１の電流源との接
   続点にエミッタが接続され、前記第１の制御トランジス
   タのベースにコレクタが接続され、ベースに飽和状態で
   駆動されるバイアス電圧が供給された第１の電流検出ト
   ランジスタとを有することを特徴とする請求項１記載の
   相互コンダクタンス回路。
3. 【請求項３】 前記第２の電流検出手段は、前記第２の
   入力トランジスタのコレクタと前記第２の電流源との接
   続点にエミッタが接続され、前記第１の制御トランジス
   タのベースにコレクタが接続され、ベースに飽和状態で
   駆動されるバイアス電圧が供給されたた第２の電流検出
   トランジスタとを有することを特徴とする請求項１又は
   ２記載の相互コンダクタンス回路。
4. 【請求項４】 前記第１の電流検出トランジスタ、及
   び、前記第２の電流検出トランジスタのベースに前記第
   １の電流検出トランジスタ、及び、前記第２の電流検出
   トランジスタを飽和状態で駆動させるバイアス電圧を供
   給する電圧源を有することを特徴とする請求項３記載の
   相互コンダクタンス回路。
5. 【請求項５】 前記第１の電流検出トランジスタ及び前
   記第２の電流検出トランジスタは、ＰＮＰトランジスタ
   からなることを特徴とする請求項４記載の相互コンダク
   タンス回路。