JPH1098339A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPH1098339A JPH1098339A JP24836796A JP24836796A JPH1098339A JP H1098339 A JPH1098339 A JP H1098339A JP 24836796 A JP24836796 A JP 24836796A JP 24836796 A JP24836796 A JP 24836796A JP H1098339 A JPH1098339 A JP H1098339A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- transistor
- amplifier circuit
- load
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 完全対称のプッシュプル動作により波形歪の
ない出力を得ることを可能とした増幅回路を提供する。 【解決手段】 ｎｐｎ型の第１，第２のトランジスタＱ
11，Ｑ12を用い、第１のトランジスタＱ11のコレクタと
第２のトランジスタＱ12のエミッタの間に第１の直流電
源Ｅ11を接続し、第２のトランジスタＱ12のコレクタと
第１のトランジスタＱ11のエミッタの間に第２の直流電
源Ｅ12を接続して構成され、交流入力信号を第１及び第
２のトランジスタＱ11及びＱ12のそれぞれベースとエミ
ッタ間に互いに逆相信号源Ｓ11，Ｓ12として供給して、
第１及び第２のトランジスタＱ11及びＱ12のコレクタ間
またはエミッタ間に負荷ＲＬ11を接続して、第１及び第
２のトランジスタＱ11及びＱ12をプッシュプル動作させ
るようにした。
ない出力を得ることを可能とした増幅回路を提供する。 【解決手段】 ｎｐｎ型の第１，第２のトランジスタＱ
11，Ｑ12を用い、第１のトランジスタＱ11のコレクタと
第２のトランジスタＱ12のエミッタの間に第１の直流電
源Ｅ11を接続し、第２のトランジスタＱ12のコレクタと
第１のトランジスタＱ11のエミッタの間に第２の直流電
源Ｅ12を接続して構成され、交流入力信号を第１及び第
２のトランジスタＱ11及びＱ12のそれぞれベースとエミ
ッタ間に互いに逆相信号源Ｓ11，Ｓ12として供給して、
第１及び第２のトランジスタＱ11及びＱ12のコレクタ間
またはエミッタ間に負荷ＲＬ11を接続して、第１及び第
２のトランジスタＱ11及びＱ12をプッシュプル動作させ
るようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、プッシュプル型
の増幅回路に関する。
の増幅回路に関する。
【０００２】
【従来の技術】従来より、プッシュプル増幅回路とし
て、図６に示すように、トーテムポール接続されたｎｐ
ｎトランジスタＱ21，Ｑ22を用いて、負荷ＲＬ21を駆動
するものが知られている。トランジスタＱ21，Ｑ22のそ
れぞれベース，エミッタ間には、互いに逆相の入力信号
Ｓ21，Ｓ22が与えられて、トランジスタＱ21，Ｑ22は一
方がオンのときに他方がオフとなるプッシュプル動作を
する。負荷ＲＬ21の一端は、トランジスタＱ21のエミッ
タとトランジスタＱ22のコレクタの接続点に接続され、
他端は直列接続され直流電源Ｅ21，Ｅ22の接続点に接続
される。
て、図６に示すように、トーテムポール接続されたｎｐ
ｎトランジスタＱ21，Ｑ22を用いて、負荷ＲＬ21を駆動
するものが知られている。トランジスタＱ21，Ｑ22のそ
れぞれベース，エミッタ間には、互いに逆相の入力信号
Ｓ21，Ｓ22が与えられて、トランジスタＱ21，Ｑ22は一
方がオンのときに他方がオフとなるプッシュプル動作を
する。負荷ＲＬ21の一端は、トランジスタＱ21のエミッ
タとトランジスタＱ22のコレクタの接続点に接続され、
他端は直列接続され直流電源Ｅ21，Ｅ22の接続点に接続
される。
【０００３】図７は、別のプッシュプル増幅回路であ
り、図６の一方のトランジスタＱ22の部分にｐｎｐトラ
ンジスタＱ23を用いてコンプリメンタリー回路としたも
のである。
り、図６の一方のトランジスタＱ22の部分にｐｎｐトラ
ンジスタＱ23を用いてコンプリメンタリー回路としたも
のである。
【０００４】
【発明が解決しようとする課題】従来のプッシュプル増
幅回路は、負荷から見て、プッシュプル動作するトラン
ジスタが完全対称ではない。即ち図６の回路において
は、トランジスタＱ21側はエミッタが負荷ＲＬ21の一端
に接続され、トランジスタＱ22側ではコレクタが負荷Ｒ
Ｌ21の同じ端子に接続されている。従って、トランジス
タＱ21，Ｑ22の特性が完全に揃っていても、負荷ＲＬ21
から見たインピーダンス特性は異なり、これが波形歪等
の原因となる。図７の回路では、二つのトランジスタＱ
21，Ｑ23のエミッタが共通に負荷ＲＬ21の一端に接続さ
れているが、コンプリメンタリーのトランジスタＱ21，
Ｑ23の特性は通常同一ではないから、やはり出力インピ
ーダンスが異なり、完全対称動作とはならない。
幅回路は、負荷から見て、プッシュプル動作するトラン
ジスタが完全対称ではない。即ち図６の回路において
は、トランジスタＱ21側はエミッタが負荷ＲＬ21の一端
に接続され、トランジスタＱ22側ではコレクタが負荷Ｒ
Ｌ21の同じ端子に接続されている。従って、トランジス
タＱ21，Ｑ22の特性が完全に揃っていても、負荷ＲＬ21
から見たインピーダンス特性は異なり、これが波形歪等
の原因となる。図７の回路では、二つのトランジスタＱ
21，Ｑ23のエミッタが共通に負荷ＲＬ21の一端に接続さ
れているが、コンプリメンタリーのトランジスタＱ21，
Ｑ23の特性は通常同一ではないから、やはり出力インピ
ーダンスが異なり、完全対称動作とはならない。
【０００５】この発明は、上記事情を考慮してなされた
もので、完全対称のプッシュプル動作により波形歪のな
い出力を得ることを可能とした増幅回路を提供すること
を目的としている。
もので、完全対称のプッシュプル動作により波形歪のな
い出力を得ることを可能とした増幅回路を提供すること
を目的としている。
【０００６】
【課題を解決するための手段】この発明に係る増幅回路
は、第１，第２の主電極端子と制御電極端子を持つ同じ
導電タイプの第１及び第２のトランジスタと、前記第１
のトランジスタの第１の主電極端子と前記第２のトラン
ジスタの第２の主電極端子の間に接続された第１の直流
電源と、前記第２のトランジスタの第１の主電極端子と
前記第１のトランジスタの第２の主電極端子の間に接続
された第２の直流電源とを備えて構成され、交流入力信
号を前記第１及び第２のトランジスタのそれぞれ制御電
極端子と第２の主電極端子の間に互いに逆相にして供給
し、前記第１及び第２のトランジスタの第１の主電極端
子間または第２の主電極端子間に負荷を接続して、前記
第１及び第２のトランジスタをプッシュプル動作させる
ようにしたことを特徴としている。
は、第１，第２の主電極端子と制御電極端子を持つ同じ
導電タイプの第１及び第２のトランジスタと、前記第１
のトランジスタの第１の主電極端子と前記第２のトラン
ジスタの第２の主電極端子の間に接続された第１の直流
電源と、前記第２のトランジスタの第１の主電極端子と
前記第１のトランジスタの第２の主電極端子の間に接続
された第２の直流電源とを備えて構成され、交流入力信
号を前記第１及び第２のトランジスタのそれぞれ制御電
極端子と第２の主電極端子の間に互いに逆相にして供給
し、前記第１及び第２のトランジスタの第１の主電極端
子間または第２の主電極端子間に負荷を接続して、前記
第１及び第２のトランジスタをプッシュプル動作させる
ようにしたことを特徴としている。
【０００７】この発明において、第１，第２のトランジ
スタとしては、同じ導電タイプのもの、即ち、バイポー
ラトランジスタであれば、共にｎｐｎトランジスタ（ま
たは共にｐｎｐトランジスタ）が用いられ、ＭＯＳトラ
ンジスタであれば、共にｎチャネルＭＯＳトランジスタ
（または共にｐチャネルＭＯＳトランジスタ）が用いら
れる。なおこの発明において、第１，第２の主電極端子
はそれぞれ、バイポーラトランジスタの場合にはコレク
タ，エミッタを示し、ＭＯＳトランジスタの場合にはド
レイン，ソースを示し、制御電極端子はバイポーラトラ
ンジスタの場合のベース、ＭＯＳトランジスタの場合の
ゲートを示している。
スタとしては、同じ導電タイプのもの、即ち、バイポー
ラトランジスタであれば、共にｎｐｎトランジスタ（ま
たは共にｐｎｐトランジスタ）が用いられ、ＭＯＳトラ
ンジスタであれば、共にｎチャネルＭＯＳトランジスタ
（または共にｐチャネルＭＯＳトランジスタ）が用いら
れる。なおこの発明において、第１，第２の主電極端子
はそれぞれ、バイポーラトランジスタの場合にはコレク
タ，エミッタを示し、ＭＯＳトランジスタの場合にはド
レイン，ソースを示し、制御電極端子はバイポーラトラ
ンジスタの場合のベース、ＭＯＳトランジスタの場合の
ゲートを示している。
【０００８】バイポーラトランジスタを用いた場合につ
いて説明すれば、この発明においては、第１，第２のト
ランジスタのコレクタ間に、またはエミッタ間に負荷が
接続される。即ち、増幅回路出力は差動出力として取り
出されて負荷に与えられる。この発明の増幅回路によれ
ば、用いる二つのトランジスタの素子特性が揃うのみな
らず、負荷から見たインピーダンス特性も同じものとな
るから、完全対称のプッシュプル動作が可能となり、波
形歪の小さい増幅特性が得られることになる。
いて説明すれば、この発明においては、第１，第２のト
ランジスタのコレクタ間に、またはエミッタ間に負荷が
接続される。即ち、増幅回路出力は差動出力として取り
出されて負荷に与えられる。この発明の増幅回路によれ
ば、用いる二つのトランジスタの素子特性が揃うのみな
らず、負荷から見たインピーダンス特性も同じものとな
るから、完全対称のプッシュプル動作が可能となり、波
形歪の小さい増幅特性が得られることになる。
【０００９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例によ
る増幅回路の直流バイアス回路を省略した要部構成を示
す。この実施例では、第１，第２のトランジスタＱ11，
Ｑ12として、特性の揃ったｎｐｎトランジスタを用いて
いる。第１のトランジスタＱ11のコレクタと第２のトラ
ンジスタＱ12のエミッタの間には、コレクタ側が正とな
る第１の直流電源Ｅ11が接続され、第２のトランジスタ
Ｑ12のコレクタと第１のトランジスタＱ11のエミッタの
間には、コレクタ側が正となる第２の直流電源Ｅ12が接
続される。
の実施例を説明する。図１は、この発明の一実施例によ
る増幅回路の直流バイアス回路を省略した要部構成を示
す。この実施例では、第１，第２のトランジスタＱ11，
Ｑ12として、特性の揃ったｎｐｎトランジスタを用いて
いる。第１のトランジスタＱ11のコレクタと第２のトラ
ンジスタＱ12のエミッタの間には、コレクタ側が正とな
る第１の直流電源Ｅ11が接続され、第２のトランジスタ
Ｑ12のコレクタと第１のトランジスタＱ11のエミッタの
間には、コレクタ側が正となる第２の直流電源Ｅ12が接
続される。
【００１０】負荷ＲＬ11は、その一端が第１のトランジ
スタＱ11のコレクタに接続され、他端が第２のトランジ
スタＱ12のコレクタに接続される。そして、第１，第２
のトランジスタＱ11，Ｑ12のそれぞれベース，エミッタ
間に、互いに逆相となる入力交流信号源Ｓ11，Ｓ12が接
続される。信号源Ｓ11，Ｓ12は実際には、一つの入力交
流信号とその位相を反転した逆相信号の関係にある。
スタＱ11のコレクタに接続され、他端が第２のトランジ
スタＱ12のコレクタに接続される。そして、第１，第２
のトランジスタＱ11，Ｑ12のそれぞれベース，エミッタ
間に、互いに逆相となる入力交流信号源Ｓ11，Ｓ12が接
続される。信号源Ｓ11，Ｓ12は実際には、一つの入力交
流信号とその位相を反転した逆相信号の関係にある。
【００１１】この実施例の増幅回路の動作は、次の通り
である。先ず、信号源がＳ11＝Ｓ12＝０のとき、トラン
ジスタＱ11，Ｑ12は共にオフであり、回路は平衡状態に
あり、負荷ＲＬ11に電流は供給されない。この状態か
ら、信号源Ｓ11が正方向に変化し、信号源Ｓ12が負方向
に変化すると、第１のトランジスタＱ11がやがてオンし
てコレクタ電位が低下しはじめる。この第１のトランジ
スタＱ11のコレクタタ電位低下に追随して、第２のトラ
ンジスタＱ12のエミッタ電位が低下するが、第２のトラ
ンジスタＱ12は、信号源Ｓ12によりベース，エミッタ間
が逆バイアスされているから、オフに保たれる。これに
より、電源Ｅ12→負荷ＲＬ11→トランジスタＱ11の経路
で負荷ＲＬ11に供給される電流が増大する。信号源Ｓ11
が負方向に反転し、信号源Ｓ12が正方向に変化すると、
第１のトランジスタＱ11のコレクタが電位上昇し、第２
のトランジスタＱ12のコレクタが電位低下して、その電
位関係が逆転すると、電源Ｅ11→負荷ＲＬ11→トランジ
スタＱ12の経路で負荷ＲＬ11に電流が供給される。トラ
ンジスタＱ11，Ｑ12は共にｎｐｎであって素子特性が揃
っており、また負荷ＲＬ11から見たインピーダンスも等
しいから、この増幅回路は完全対称のプッシュプル回路
となる。
である。先ず、信号源がＳ11＝Ｓ12＝０のとき、トラン
ジスタＱ11，Ｑ12は共にオフであり、回路は平衡状態に
あり、負荷ＲＬ11に電流は供給されない。この状態か
ら、信号源Ｓ11が正方向に変化し、信号源Ｓ12が負方向
に変化すると、第１のトランジスタＱ11がやがてオンし
てコレクタ電位が低下しはじめる。この第１のトランジ
スタＱ11のコレクタタ電位低下に追随して、第２のトラ
ンジスタＱ12のエミッタ電位が低下するが、第２のトラ
ンジスタＱ12は、信号源Ｓ12によりベース，エミッタ間
が逆バイアスされているから、オフに保たれる。これに
より、電源Ｅ12→負荷ＲＬ11→トランジスタＱ11の経路
で負荷ＲＬ11に供給される電流が増大する。信号源Ｓ11
が負方向に反転し、信号源Ｓ12が正方向に変化すると、
第１のトランジスタＱ11のコレクタが電位上昇し、第２
のトランジスタＱ12のコレクタが電位低下して、その電
位関係が逆転すると、電源Ｅ11→負荷ＲＬ11→トランジ
スタＱ12の経路で負荷ＲＬ11に電流が供給される。トラ
ンジスタＱ11，Ｑ12は共にｎｐｎであって素子特性が揃
っており、また負荷ＲＬ11から見たインピーダンスも等
しいから、この増幅回路は完全対称のプッシュプル回路
となる。
【００１２】図２は、図１の実施例を僅かに変形した実
施例である。この実施例では、負荷ＲＬ11を、第１，第
２のトランジスタＱ11，Ｑ12のエミッタ間に接続してい
る他、図１と変わらない。この実施例によっても、図１
の実施例と同様の原理で、完全対称プッシュプル動作が
可能である。
施例である。この実施例では、負荷ＲＬ11を、第１，第
２のトランジスタＱ11，Ｑ12のエミッタ間に接続してい
る他、図１と変わらない。この実施例によっても、図１
の実施例と同様の原理で、完全対称プッシュプル動作が
可能である。
【００１３】図３は、図１の実施例を基本として、これ
に直流バイアス回路を含めて示した具体的な増幅回路の
実施例である。図１において、第１，第２のトランジス
タＱ11，Ｑ12に与えられた交流信号源Ｓ11，Ｓ12は、図
３では一つの交流入力信号源Ｓ10で示され、これが互い
に逆相で第１，第２のトランジスタＱ11，Ｑ12に与えら
れることになる。第１，第２のトランジスタＱ11，Ｑ12
のベース，エミッタ間にはそれぞれ自己バイアスを与え
るために、抵抗Ｒ10，Ｒ11が接続されている。また、第
１，第２のトランジスタＱ11，Ｑ12のエミッタはそれぞ
れ別電位をとり得るように、大きな抵抗値の抵抗Ｒ12，
Ｒ13を介して、負電源Ｖ(-)に接続されている。
に直流バイアス回路を含めて示した具体的な増幅回路の
実施例である。図１において、第１，第２のトランジス
タＱ11，Ｑ12に与えられた交流信号源Ｓ11，Ｓ12は、図
３では一つの交流入力信号源Ｓ10で示され、これが互い
に逆相で第１，第２のトランジスタＱ11，Ｑ12に与えら
れることになる。第１，第２のトランジスタＱ11，Ｑ12
のベース，エミッタ間にはそれぞれ自己バイアスを与え
るために、抵抗Ｒ10，Ｒ11が接続されている。また、第
１，第２のトランジスタＱ11，Ｑ12のエミッタはそれぞ
れ別電位をとり得るように、大きな抵抗値の抵抗Ｒ12，
Ｒ13を介して、負電源Ｖ(-)に接続されている。
【００１４】入力信号源Ｓ10は、エミッタを共通接続し
たｎｐｎトランジスタＱ13，Ｑ14により構成された差動
回路に、直流カットコンデンサＣ1 ，Ｃ2 及び入力抵抗
Ｒ1，Ｒ2 を介して、差動入力として与えられる。トラ
ンジスタＱ13，Ｑ14の共通エミッタは抵抗Ｒ5 を介して
負電源Ｖ(-)に接続され、コレクタはそれぞれ抵抗Ｒ3，
Ｒ4 を介して正電源Ｖ(+)に接続される。トランジスタ
Ｑ13，Ｑ14の各ベースには、第１，第２のトランジスタ
Ｑ11，Ｑ12のコレクタにつながる直流電源Ｅ11，Ｅ12の
正側端子がそれぞれ抵抗Ｒ8 ，Ｒ9 を介して接続され
て、直流ベースバイアスが与えられるようになってい
る。
たｎｐｎトランジスタＱ13，Ｑ14により構成された差動
回路に、直流カットコンデンサＣ1 ，Ｃ2 及び入力抵抗
Ｒ1，Ｒ2 を介して、差動入力として与えられる。トラ
ンジスタＱ13，Ｑ14の共通エミッタは抵抗Ｒ5 を介して
負電源Ｖ(-)に接続され、コレクタはそれぞれ抵抗Ｒ3，
Ｒ4 を介して正電源Ｖ(+)に接続される。トランジスタ
Ｑ13，Ｑ14の各ベースには、第１，第２のトランジスタ
Ｑ11，Ｑ12のコレクタにつながる直流電源Ｅ11，Ｅ12の
正側端子がそれぞれ抵抗Ｒ8 ，Ｒ9 を介して接続され
て、直流ベースバイアスが与えられるようになってい
る。
【００１５】差動回路の出力、即ちトランジスタＱ13，
Ｑ14のコレクタの電位変化は、ｐｎｐトランジスタＱ1
5，Ｑ16を用いたバッファ段を介して、第１，第２のト
ランジスタＱ11，Ｑ12のベースに与えられる。トランジ
スタＱ15，Ｑ16は、エミッタが共通に抵抗Ｒ6 を介して
正電源Ｖ(+)に接続され、コレクタがそれぞれトランジ
スタＱ11，Ｑ12のベースに接続され、これらのベースに
トランジスタＱ13，Ｑ14のコレクタが接続されて、差動
回路を構成している。
Ｑ14のコレクタの電位変化は、ｐｎｐトランジスタＱ1
5，Ｑ16を用いたバッファ段を介して、第１，第２のト
ランジスタＱ11，Ｑ12のベースに与えられる。トランジ
スタＱ15，Ｑ16は、エミッタが共通に抵抗Ｒ6 を介して
正電源Ｖ(+)に接続され、コレクタがそれぞれトランジ
スタＱ11，Ｑ12のベースに接続され、これらのベースに
トランジスタＱ13，Ｑ14のコレクタが接続されて、差動
回路を構成している。
【００１６】このような構成として、入力信号源Ｓ10に
より、例えばトランジスタＱ13のコレクタ電位が上昇
し、トランジスタＱ14のコレクタ電位が低下したとす
る。このとき、トランジスタＱ15がオフの方向（コレク
タ電流が減少する方向）、トランジスタＱ16がオンの方
向（コレクタ電流が増大する方向）にそれぞれ変化す
る。これにより、第１，第２のトランジスタＱ11，Ｑ12
のそれぞれベース，エミッタ間には抵抗Ｒ10，Ｒ11によ
る互いに逆方向のセルフバイアス、即ち図１の信号源Ｓ
11，Ｓ12に相当する互いに逆相のバイアスが与えられる
ことになる。
より、例えばトランジスタＱ13のコレクタ電位が上昇
し、トランジスタＱ14のコレクタ電位が低下したとす
る。このとき、トランジスタＱ15がオフの方向（コレク
タ電流が減少する方向）、トランジスタＱ16がオンの方
向（コレクタ電流が増大する方向）にそれぞれ変化す
る。これにより、第１，第２のトランジスタＱ11，Ｑ12
のそれぞれベース，エミッタ間には抵抗Ｒ10，Ｒ11によ
る互いに逆方向のセルフバイアス、即ち図１の信号源Ｓ
11，Ｓ12に相当する互いに逆相のバイアスが与えられる
ことになる。
【００１７】この発明は上記実施例に限られない。例え
ば、図１，図２におけるトランジスタＱ11，Ｑ12をそれ
ぞれ図４，図５に示すようにｎチャネルＭＯＳトランジ
スタＴ11，Ｔ12に置換しても、同様に完全対称のプッシ
ュプル動作が可能である。また図には示さないが、第１
及び第２のトランジスタとして、ｐｎｐトランジスタ
対、あるいはｐチャネルＭＯＳトランジスタ対を用いる
ことも可能である。
ば、図１，図２におけるトランジスタＱ11，Ｑ12をそれ
ぞれ図４，図５に示すようにｎチャネルＭＯＳトランジ
スタＴ11，Ｔ12に置換しても、同様に完全対称のプッシ
ュプル動作が可能である。また図には示さないが、第１
及び第２のトランジスタとして、ｐｎｐトランジスタ
対、あるいはｐチャネルＭＯＳトランジスタ対を用いる
ことも可能である。
【００１８】
【発明の効果】以上述べたようにこの発明によれば、同
じ導電タイプの二つのトランジスタを用い、これらのト
ランジスタを入力信号により互いに逆相で駆動して、対
応する主電極端子からの差動出力として負荷に供給する
ように構成することにより、完全対称のプッシュプル動
作が可能で、波形歪の小さい増幅特性が得られる。
じ導電タイプの二つのトランジスタを用い、これらのト
ランジスタを入力信号により互いに逆相で駆動して、対
応する主電極端子からの差動出力として負荷に供給する
ように構成することにより、完全対称のプッシュプル動
作が可能で、波形歪の小さい増幅特性が得られる。
【図１】 この発明の一実施例による増幅回路の要部構
成を示す。
成を示す。
【図２】 他の実施例による増幅回路の要部構成を示
す。
す。
【図３】 図１の増幅回路のバイアス回路を含む具体回
路例を示す。
路例を示す。
【図４】 他の実施例による増幅回路の要部構成を示
す。
す。
【図５】 他の実施例による増幅回路の要部構成を示
す。
す。
【図６】 従来のプッシュプル増幅回路の例を示す。
【図７】 従来のプッシュプル増幅回路の他の例を示
す。
す。
Ｑ11…第１のトランジスタ、Ｑ12…第２のトランジス
タ、Ｅ11…第１の直流電源、Ｅ12…第２の直流電源、Ｓ
11，Ｓ12…入力信号源、ＲＬ11…負荷。
タ、Ｅ11…第１の直流電源、Ｅ12…第２の直流電源、Ｓ
11，Ｓ12…入力信号源、ＲＬ11…負荷。
Claims (1)
- 【請求項１】 第１，第２の主電極端子と制御電極端子
を持つ同じ導電タイプの第１及び第２のトランジスタ
と、 前記第１のトランジスタの第１の主電極端子と前記第２
のトランジスタの第２の主電極端子の間に接続された第
１の直流電源と、 前記第２のトランジスタの第１の主電極端子と前記第１
のトランジスタの第２の主電極端子の間に接続された第
２の直流電源とを備えて構成され、 交流入力信号を前記第１及び第２のトランジスタのそれ
ぞれ制御電極端子と第２の主電極端子の間に互いに逆相
にして供給し、前記第１及び第２のトランジスタの第１
の主電極端子間または第２の主電極端子間に負荷を接続
して、前記第１及び第２のトランジスタをプッシュプル
動作させるようにしたことを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08248367A JP3139386B2 (ja) | 1996-09-19 | 1996-09-19 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08248367A JP3139386B2 (ja) | 1996-09-19 | 1996-09-19 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098339A true JPH1098339A (ja) | 1998-04-14 |
| JP3139386B2 JP3139386B2 (ja) | 2001-02-26 |
Family
ID=17177053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08248367A Expired - Lifetime JP3139386B2 (ja) | 1996-09-19 | 1996-09-19 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3139386B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018107643A (ja) * | 2016-12-27 | 2018-07-05 | ヤマハ株式会社 | 差動増幅器 |
| JP2018107644A (ja) * | 2016-12-27 | 2018-07-05 | ヤマハ株式会社 | 増幅器 |
| JP2018107641A (ja) * | 2016-12-27 | 2018-07-05 | ヤマハ株式会社 | バランス出力型増幅器 |
| JP2018107640A (ja) * | 2016-12-27 | 2018-07-05 | ヤマハ株式会社 | フローティング電源回路および増幅器 |
| JP2020156006A (ja) * | 2019-03-22 | 2020-09-24 | ヤマハ株式会社 | 増幅回路 |
-
1996
- 1996-09-19 JP JP08248367A patent/JP3139386B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018107643A (ja) * | 2016-12-27 | 2018-07-05 | ヤマハ株式会社 | 差動増幅器 |
| JP2018107644A (ja) * | 2016-12-27 | 2018-07-05 | ヤマハ株式会社 | 増幅器 |
| JP2018107641A (ja) * | 2016-12-27 | 2018-07-05 | ヤマハ株式会社 | バランス出力型増幅器 |
| JP2018107640A (ja) * | 2016-12-27 | 2018-07-05 | ヤマハ株式会社 | フローティング電源回路および増幅器 |
| JP2020156006A (ja) * | 2019-03-22 | 2020-09-24 | ヤマハ株式会社 | 増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3139386B2 (ja) | 2001-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0773205B2 (ja) | レベル変換回路 | |
| JPS6156642B2 (ja) | ||
| KR920015740A (ko) | 주파수 2배 및 믹싱 회로 | |
| US4769617A (en) | Differential amplifier circuit | |
| US5043652A (en) | Differential voltage to differential current conversion circuit having linear output | |
| JPH0714135B2 (ja) | フィルタ回路 | |
| JP3139386B2 (ja) | 増幅回路 | |
| KR850004674A (ko) | 곱셈 회로 | |
| EP0164182A1 (en) | JFET active load input stage | |
| JPH09130227A5 (ja) | ||
| KR950005170B1 (ko) | 증폭기 | |
| US3936731A (en) | Amplifier with fast recovery after input signal overswing | |
| JPH0253311A (ja) | 十分に差動的非線形増幅器 | |
| US4274058A (en) | Amplifier with separate AC and DC feedback loops | |
| JPH0226815B2 (ja) | ||
| JPH05102755A (ja) | 差動増幅器 | |
| JP2557552B2 (ja) | ピーククリップ回路 | |
| JPH062349Y2 (ja) | Ｅｃｌ回路 | |
| JPH0145766B2 (ja) | ||
| US4349786A (en) | Complementary differential amplifier circuit having source-follower driving circuits | |
| JPH0219648B2 (ja) | ||
| JP2757555B2 (ja) | 可変インピーダンス回路 | |
| JPH03201809A (ja) | 差動出力回路 | |
| JP2927798B2 (ja) | 電圧比較回路 | |
| JPH0174686U (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081215 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081215 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131215 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term |