JPH11103068A - 半導体装置およびその作製方法 - Google Patents
半導体装置およびその作製方法Info
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- JPH11103068A JPH11103068A JP9282562A JP28256297A JPH11103068A JP H11103068 A JPH11103068 A JP H11103068A JP 9282562 A JP9282562 A JP 9282562A JP 28256297 A JP28256297 A JP 28256297A JP H11103068 A JPH11103068 A JP H11103068A
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Landscapes
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- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 簡易な製造工程によって、量産性が高く、且
つ、信頼性及び再現性の高い半導体装置を提供する。 【解決手段】結晶構造を有する半導体層で形成されたボ
トムゲイト型の半導体装置の構成において、ソース／ド
レイン領域を、第１の導電層（ｎ+ 層）、それより高抵
抗な第２の導電層（ｎ- 層）及び真性または実質的に真
性な半導体層（ｉ層）からなる積層構造で構成する。こ
の時、ｎ- 層はＬＤＤ領域として機能し、ｉ層は膜厚方
向のオフセット領域として機能する。
つ、信頼性及び再現性の高い半導体装置を提供する。 【解決手段】結晶構造を有する半導体層で形成されたボ
トムゲイト型の半導体装置の構成において、ソース／ド
レイン領域を、第１の導電層（ｎ+ 層）、それより高抵
抗な第２の導電層（ｎ- 層）及び真性または実質的に真
性な半導体層（ｉ層）からなる積層構造で構成する。こ
の時、ｎ- 層はＬＤＤ領域として機能し、ｉ層は膜厚方
向のオフセット領域として機能する。
Description
【０００１】
【発明が属する技術分野】本願発明は結晶構造を有する
半導体薄膜を利用した半導体装置およびその作製方法に
関する。特に、逆スタガ構造の薄膜トランジスタ（以
下、ＴＦＴと略記する）の構成に関する。また、上記Ｔ
ＦＴを用いた半導体回路、電気光学装置及び電子機器の
構成に関する。
半導体薄膜を利用した半導体装置およびその作製方法に
関する。特に、逆スタガ構造の薄膜トランジスタ（以
下、ＴＦＴと略記する）の構成に関する。また、上記Ｔ
ＦＴを用いた半導体回路、電気光学装置及び電子機器の
構成に関する。
【０００２】なお、本明細書中において「半導体装置」
とは半導体特性を利用して機能しうる装置全てを指して
おり、本明細書中に記載されたＴＦＴ、半導体回路、電
気光学装置及び電子機器は全て半導体装置の範疇に含ま
れるものとする。
とは半導体特性を利用して機能しうる装置全てを指して
おり、本明細書中に記載されたＴＦＴ、半導体回路、電
気光学装置及び電子機器は全て半導体装置の範疇に含ま
れるものとする。
【０００３】
【従来の技術】従来より、アクティブマトリクス型液晶
表示装置（以下、ＡＭＬＣＤと略記する）のスイッチン
グ素子としてＴＦＴが利用されている。現在では非晶質
珪素膜（アモルファスシリコン膜）を活性層として利用
したＴＦＴで回路構成を行う製品が市場を占めている。
特に、ＴＦＴ構造としては製造工程の簡単な逆スタガ構
造が多く採用されている。
表示装置（以下、ＡＭＬＣＤと略記する）のスイッチン
グ素子としてＴＦＴが利用されている。現在では非晶質
珪素膜（アモルファスシリコン膜）を活性層として利用
したＴＦＴで回路構成を行う製品が市場を占めている。
特に、ＴＦＴ構造としては製造工程の簡単な逆スタガ構
造が多く採用されている。
【０００４】しかし、年々ＡＭＬＣＤの高性能化が進
み、ＴＦＴに求められる動作性能（特に動作速度）は厳
しくなる傾向にある。そのため、非晶質珪素膜を用いた
ＴＦＴの動作速度では十分な性能を有する素子を得るこ
とが困難となった。
み、ＴＦＴに求められる動作性能（特に動作速度）は厳
しくなる傾向にある。そのため、非晶質珪素膜を用いた
ＴＦＴの動作速度では十分な性能を有する素子を得るこ
とが困難となった。
【０００５】そこで、非晶質珪素膜に代わって多結晶珪
素膜（ポリシリコン膜）を利用したＴＦＴが脚光を浴
び、多結晶珪素膜を活性層とするＴＦＴの開発が著しい
勢いで進んできている。現在では、その一部で製品化も
行われている。
素膜（ポリシリコン膜）を利用したＴＦＴが脚光を浴
び、多結晶珪素膜を活性層とするＴＦＴの開発が著しい
勢いで進んできている。現在では、その一部で製品化も
行われている。
【０００６】活性層として多結晶珪素膜を利用した逆ス
タガ型ＴＦＴの構造については既に多くの発表がなされ
ている。例えば、「Fabrication of Low-Temperature B
ottom-Gate Poly-Si TFTs on Large-Area Substrate by
Linear-Beam Excimer LaserCrystallization and Ion
Doping Method：H.Hayashi et.al.,IEDM95,PP829-832,1
995」などの報告がある。
タガ型ＴＦＴの構造については既に多くの発表がなされ
ている。例えば、「Fabrication of Low-Temperature B
ottom-Gate Poly-Si TFTs on Large-Area Substrate by
Linear-Beam Excimer LaserCrystallization and Ion
Doping Method：H.Hayashi et.al.,IEDM95,PP829-832,1
995」などの報告がある。
【０００７】同報告書では多結晶珪素膜を利用した逆ス
タガ構造の典型的な例（Fig.4 ）を説明しているが、こ
の様な構造の逆スタガ構造（いわゆるチャネルストップ
型）では様々な問題も抱えている。
タガ構造の典型的な例（Fig.4 ）を説明しているが、こ
の様な構造の逆スタガ構造（いわゆるチャネルストップ
型）では様々な問題も抱えている。
【０００８】まず、活性層全体が50nm程度と極めて薄い
のでチャネル形成領域とドレイン領域との接合部におい
て衝突電離（Impact Ionization ）が発生し、ホットキ
ャリア注入などの劣化現象が顕著に現れてしまう。その
ため、大きなＬＤＤ領域（Light Doped Drain region）
を形成する必要性が生じる。
のでチャネル形成領域とドレイン領域との接合部におい
て衝突電離（Impact Ionization ）が発生し、ホットキ
ャリア注入などの劣化現象が顕著に現れてしまう。その
ため、大きなＬＤＤ領域（Light Doped Drain region）
を形成する必要性が生じる。
【０００９】そして、このＬＤＤ領域の制御性が最も重
大な問題となる。ＬＤＤ領域は不純物濃度と領域の長さ
の制御が非常に微妙であり、特に長さ制御が問題とな
る。現状ではマスクパターンによってＬＤＤ領域の長さ
を規定する方式が採られているが、微細化が進めば僅か
なパターニング誤差が大きなＴＦＴ特性の差を生む。
大な問題となる。ＬＤＤ領域は不純物濃度と領域の長さ
の制御が非常に微妙であり、特に長さ制御が問題とな
る。現状ではマスクパターンによってＬＤＤ領域の長さ
を規定する方式が採られているが、微細化が進めば僅か
なパターニング誤差が大きなＴＦＴ特性の差を生む。
【００１０】活性層の膜厚のバラツキによるＬＤＤ領域
のシート抵抗のバラツキも深刻な問題となる。さらに、
ゲイト電極のテーパー角度等のバラツキもＬＤＤ領域の
効果のバラツキを招く要因となりうる。
のシート抵抗のバラツキも深刻な問題となる。さらに、
ゲイト電極のテーパー角度等のバラツキもＬＤＤ領域の
効果のバラツキを招く要因となりうる。
【００１１】また、ＬＤＤ領域を形成するためにはパタ
ーニング工程が必要であり、それはそのまま製造工程の
増加、スループットの低下を招く。上記報告書に記載さ
れた逆スタガ構造では最低でもマスク６枚（ソース／ド
レイン電極形成まで）が必要であると予想される。
ーニング工程が必要であり、それはそのまま製造工程の
増加、スループットの低下を招く。上記報告書に記載さ
れた逆スタガ構造では最低でもマスク６枚（ソース／ド
レイン電極形成まで）が必要であると予想される。
【００１２】以上の様に、チャネルストップ型の逆スタ
ガ構造ではチャネル形成領の両側に横方向の平面内でＬ
ＤＤ領域を形成しなくてはならず、再現性のあるＬＤＤ
領域を形成することは非常に困難である。
ガ構造ではチャネル形成領の両側に横方向の平面内でＬ
ＤＤ領域を形成しなくてはならず、再現性のあるＬＤＤ
領域を形成することは非常に困難である。
【００１３】
【本発明が解決しようとする課題】本願発明では、非常
に簡易な製造工程によって、量産性が高く、且つ、信頼
性及び再現性の高い半導体装置を作製する技術を提供す
ることを課題とする。
に簡易な製造工程によって、量産性が高く、且つ、信頼
性及び再現性の高い半導体装置を作製する技術を提供す
ることを課題とする。
【００１４】
【課題を解決するための手段】本明細書で開示する発明
の構成は、結晶構造を有する半導体層で構成されたソー
ス領域、ドレイン領域及びチャネル形成領域を構成に含
む半導体装置であって、前記ソース領域及びドレイン領
域は、ゲイト絶縁膜に向かって少なくとも第１の導電
層、当該第１の導電層よりも高抵抗な第２の導電層及び
前記チャネル形成領域と同一導電型の半導体層からなる
積層構造を有することを特徴とする。
の構成は、結晶構造を有する半導体層で構成されたソー
ス領域、ドレイン領域及びチャネル形成領域を構成に含
む半導体装置であって、前記ソース領域及びドレイン領
域は、ゲイト絶縁膜に向かって少なくとも第１の導電
層、当該第１の導電層よりも高抵抗な第２の導電層及び
前記チャネル形成領域と同一導電型の半導体層からなる
積層構造を有することを特徴とする。
【００１５】また、他の発明の構成は、上記構成におい
て、前記第１の導電層から前記第２の導電層にかけて当
該第１及び第２の導電層を構成する不純物の濃度プロフ
ァイルが連続的に変化していることを特徴とする。
て、前記第１の導電層から前記第２の導電層にかけて当
該第１及び第２の導電層を構成する不純物の濃度プロフ
ァイルが連続的に変化していることを特徴とする。
【００１６】また、他の発明の構成は、上記構成におい
て、前記第２の導電層は 5×1017〜 1×1019atoms/cm3
の範囲内で連続的に変化する不純物によって形成されて
いることを特徴とする。
て、前記第２の導電層は 5×1017〜 1×1019atoms/cm3
の範囲内で連続的に変化する不純物によって形成されて
いることを特徴とする。
【００１７】また、他の発明の構成は、上記構成におい
て、前記チャネル形成領域と前記第２の導電層との間に
は、膜厚の異なる二つのオフセット領域が存在すること
を特徴とする。
て、前記チャネル形成領域と前記第２の導電層との間に
は、膜厚の異なる二つのオフセット領域が存在すること
を特徴とする。
【００１８】また、他の発明の構成は、上記構成におい
て、前記チャネル形成領域と前記第２の導電層との間に
は、前記チャネル形成領域よりも膜厚の厚いオフセット
領域が存在することを特徴とする。
て、前記チャネル形成領域と前記第２の導電層との間に
は、前記チャネル形成領域よりも膜厚の厚いオフセット
領域が存在することを特徴とする。
【００１９】また、他の発明の構成は、絶縁表面を有す
る基板上に形成されたゲイト電極と、結晶構造を有する
半導体層で構成されたソース領域、ドレイン領域及びチ
ャネル形成領域と、前記ソース領域及びドレイン領域上
のそれぞれに形成されたソース電極及びドレイン電極
と、を構成に含む半導体装置であって、前記ソース領域
及びドレイン領域は、少なくともゲイト絶縁膜に向かっ
て第１の導電層、当該第１の導電層よりも高抵抗な第２
の導電層及び前記チャネル形成領域と同一導電型の半導
体層からなる積層構造を有し、前記ソース電極及び／又
はドレイン電極は前記ゲイト電極に、前記チャネル形成
領域上でオーバーラップしていることを特徴とする。
る基板上に形成されたゲイト電極と、結晶構造を有する
半導体層で構成されたソース領域、ドレイン領域及びチ
ャネル形成領域と、前記ソース領域及びドレイン領域上
のそれぞれに形成されたソース電極及びドレイン電極
と、を構成に含む半導体装置であって、前記ソース領域
及びドレイン領域は、少なくともゲイト絶縁膜に向かっ
て第１の導電層、当該第１の導電層よりも高抵抗な第２
の導電層及び前記チャネル形成領域と同一導電型の半導
体層からなる積層構造を有し、前記ソース電極及び／又
はドレイン電極は前記ゲイト電極に、前記チャネル形成
領域上でオーバーラップしていることを特徴とする。
【００２０】また、他の発明の構成は、結晶構造を有す
る半導体層で構成されたソース領域、ドレイン領域及び
チャネル形成領域を構成に含む半導体装置であって、前
記ソース領域及びドレイン領域は、少なくともゲイト絶
縁膜に向かって第１の導電層、当該第１の導電層よりも
高抵抗な第２の導電層及び前記チャネル形成領域と同一
導電型の半導体層からなる積層構造を有し、前記チャネ
ル形成領域と前記第１の導電層との間には、膜厚の異な
る二つのオフセット領域と前記第２の導電層からなるＨ
ＲＤ構造が存在することを特徴とする。
る半導体層で構成されたソース領域、ドレイン領域及び
チャネル形成領域を構成に含む半導体装置であって、前
記ソース領域及びドレイン領域は、少なくともゲイト絶
縁膜に向かって第１の導電層、当該第１の導電層よりも
高抵抗な第２の導電層及び前記チャネル形成領域と同一
導電型の半導体層からなる積層構造を有し、前記チャネ
ル形成領域と前記第１の導電層との間には、膜厚の異な
る二つのオフセット領域と前記第２の導電層からなるＨ
ＲＤ構造が存在することを特徴とする。
【００２１】なお、前記膜厚の異なる二つのオフセット
領域は、一方は前記チャネル形成領域と同一導電型かつ
同一膜厚の半導体層からなる膜面方向のオフセットであ
り、他方は前記チャネルと同一導電型かつ前記チャネル
形成領域よりも膜厚の厚い半導体層からなる膜厚方向の
オフセットであることを特徴とする。
領域は、一方は前記チャネル形成領域と同一導電型かつ
同一膜厚の半導体層からなる膜面方向のオフセットであ
り、他方は前記チャネルと同一導電型かつ前記チャネル
形成領域よりも膜厚の厚い半導体層からなる膜厚方向の
オフセットであることを特徴とする。
【００２２】また、作製方法に関する他の発明の構成
は、絶縁表面を有する基板上にゲイト電極、ゲイト絶縁
層、非晶質半導体膜を形成する工程と、前記非晶質半導
体膜に対して結晶化を助長する触媒元素を添加し、加熱
処理により結晶構造を有する半導体膜を得る工程と、前
記結晶構造を有する半導体膜に対して１５族のみ或いは
１３族及び１５族から選ばれた不純物を添加する工程
と、加熱処理により前記不純物を含む導電層に対して前
記触媒元素をゲッタリングさせる工程と、前記導電層上
にソース電極及びドレイン電極を形成する工程と、前記
ソース電極及びドレイン電極をマスクとして前記結晶構
造を有する半導体膜をエッチングすることでチャネル形
成領域を形成する工程と、を構成に含むことを特徴とす
る。
は、絶縁表面を有する基板上にゲイト電極、ゲイト絶縁
層、非晶質半導体膜を形成する工程と、前記非晶質半導
体膜に対して結晶化を助長する触媒元素を添加し、加熱
処理により結晶構造を有する半導体膜を得る工程と、前
記結晶構造を有する半導体膜に対して１５族のみ或いは
１３族及び１５族から選ばれた不純物を添加する工程
と、加熱処理により前記不純物を含む導電層に対して前
記触媒元素をゲッタリングさせる工程と、前記導電層上
にソース電極及びドレイン電極を形成する工程と、前記
ソース電極及びドレイン電極をマスクとして前記結晶構
造を有する半導体膜をエッチングすることでチャネル形
成領域を形成する工程と、を構成に含むことを特徴とす
る。
【００２３】また、他の発明の構成は、絶縁表面を有す
る基板上にゲイト電極、ゲイト絶縁層、非晶質半導体膜
を形成する工程と、前記非晶質半導体膜に対して結晶化
を助長する触媒元素を添加し、加熱処理により結晶構造
を有する半導体膜を得る工程と、前記結晶構造を有する
半導体膜に対して１５族のみ或いは１３族及び１５族か
ら選ばれた不純物を添加する工程と、加熱処理により前
記不純物を含む導電層に対して前記触媒元素をゲッタリ
ングさせる工程と、前記導電層上にソース電極及びドレ
イン電極を形成する工程と、前記ソース電極及びドレイ
ン電極をマスクとして前記結晶構造を有する半導体膜を
エッチングすることでチャネル形成領域を形成する工程
と、前記ソース電極及びドレイン電極をマスクとして前
記チャネル形成領域のみに対してしきい値電圧制御用の
不純物を添加する工程と、を構成に含むことを特徴とす
る。
る基板上にゲイト電極、ゲイト絶縁層、非晶質半導体膜
を形成する工程と、前記非晶質半導体膜に対して結晶化
を助長する触媒元素を添加し、加熱処理により結晶構造
を有する半導体膜を得る工程と、前記結晶構造を有する
半導体膜に対して１５族のみ或いは１３族及び１５族か
ら選ばれた不純物を添加する工程と、加熱処理により前
記不純物を含む導電層に対して前記触媒元素をゲッタリ
ングさせる工程と、前記導電層上にソース電極及びドレ
イン電極を形成する工程と、前記ソース電極及びドレイ
ン電極をマスクとして前記結晶構造を有する半導体膜を
エッチングすることでチャネル形成領域を形成する工程
と、前記ソース電極及びドレイン電極をマスクとして前
記チャネル形成領域のみに対してしきい値電圧制御用の
不純物を添加する工程と、を構成に含むことを特徴とす
る。
【００２４】
【発明の実施の形態】以上の構成からなる本願発明の実
施の形態について、以下に記載する実施例でもって詳細
な説明を行うこととする。
施の形態について、以下に記載する実施例でもって詳細
な説明を行うこととする。
【００２５】
〔実施例１〕本願発明の代表的な実施例について、図１
〜３を用いて説明する。まず、図１を用いて本願発明の
半導体装置の作製方法を説明する。
〜３を用いて説明する。まず、図１を用いて本願発明の
半導体装置の作製方法を説明する。
【００２６】ガラス基板（または石英、シリコン基板）
１０１上に珪素を主成分とする絶縁膜でなる下地膜１０
２を形成する。その上に導電性膜でなるゲイト電極（第
１配線）１０３を形成する。
１０１上に珪素を主成分とする絶縁膜でなる下地膜１０
２を形成する。その上に導電性膜でなるゲイト電極（第
１配線）１０３を形成する。
【００２７】ゲイト電極１０３の線幅は１〜１０μｍ
（代表的には３〜５μｍ）とする。また、膜厚は 200〜
500 nm（代表的には 250〜300 nm）とする。本実施例で
は 250nm厚のＴａ（タンタル）及びＴａＮ（窒化タンタ
ル）の積層膜（例えばＴａ／ＴａＮ）を用いて線幅３μ
ｍのゲイト電極を形成する。
（代表的には３〜５μｍ）とする。また、膜厚は 200〜
500 nm（代表的には 250〜300 nm）とする。本実施例で
は 250nm厚のＴａ（タンタル）及びＴａＮ（窒化タンタ
ル）の積層膜（例えばＴａ／ＴａＮ）を用いて線幅３μ
ｍのゲイト電極を形成する。
【００２８】また、ゲイト電極１０３としては、少なく
とも 600℃（好ましくは 800℃）の温度に耐えうる耐熱
性を有する材料（タンタル、タングステン、チタン、ク
ロム、モリブデン、導電性シリコン等）を用いる。その
理由は後述する。ここで１回目のパターニング工程（ゲ
イト電極形成）が行われる。
とも 600℃（好ましくは 800℃）の温度に耐えうる耐熱
性を有する材料（タンタル、タングステン、チタン、ク
ロム、モリブデン、導電性シリコン等）を用いる。その
理由は後述する。ここで１回目のパターニング工程（ゲ
イト電極形成）が行われる。
【００２９】次に、窒化珪素膜１０４（膜厚は０〜200
nm、代表的には25〜100 nm、好ましくは50nm）、ＳｉＯ
x Ｎy で示される酸化窒化珪素膜又は酸化珪素膜（膜厚
は 150〜800 nm、代表的には 200〜500 nm、好ましくは
300〜400 nm）１０５からなるゲイト絶縁層を形成し、
その上に珪素を主成分とする非晶質半導体膜１０６を形
成する。本実施例では非晶質珪素膜を例とするが他の化
合物半導体膜（ゲルマニウムを含有する非晶質珪素膜
等）を用いても良い。
nm、代表的には25〜100 nm、好ましくは50nm）、ＳｉＯ
x Ｎy で示される酸化窒化珪素膜又は酸化珪素膜（膜厚
は 150〜800 nm、代表的には 200〜500 nm、好ましくは
300〜400 nm）１０５からなるゲイト絶縁層を形成し、
その上に珪素を主成分とする非晶質半導体膜１０６を形
成する。本実施例では非晶質珪素膜を例とするが他の化
合物半導体膜（ゲルマニウムを含有する非晶質珪素膜
等）を用いても良い。
【００３０】また、本願発明はチャネルエッチング型の
ボトムゲイト構造であるので、非晶質珪素膜１０６の膜
厚は厚く形成しておく。膜厚範囲は 100〜600 nm（典型
的には 200〜300 nm、好ましくは250 nm）とする。本実
施例では200 nmとする。また、後述するが、最適な膜厚
は本願発明のＴＦＴにどの様なオフセット領域、ＬＤＤ
領域を設けるかによって適宜決定する必要がある。
ボトムゲイト構造であるので、非晶質珪素膜１０６の膜
厚は厚く形成しておく。膜厚範囲は 100〜600 nm（典型
的には 200〜300 nm、好ましくは250 nm）とする。本実
施例では200 nmとする。また、後述するが、最適な膜厚
は本願発明のＴＦＴにどの様なオフセット領域、ＬＤＤ
領域を設けるかによって適宜決定する必要がある。
【００３１】なお、本実施例では減圧熱ＣＶＤ法により
非晶質珪素膜１０６を成膜するが、成膜の際に炭素、酸
素、窒素といった不純物の濃度を徹底的に管理すること
が望ましい。これらの不純物が多いと後の結晶化を阻害
する恐れがある。
非晶質珪素膜１０６を成膜するが、成膜の際に炭素、酸
素、窒素といった不純物の濃度を徹底的に管理すること
が望ましい。これらの不純物が多いと後の結晶化を阻害
する恐れがある。
【００３２】本実施例では成膜した非晶質珪素膜中にお
ける各不純物の濃度が、炭素及び窒素が 5×1018atoms/
cm3 未満（代表的には 5×1017atoms/cm3 以下）、酸素
が 1.5×1019atoms/cm3 未満（代表的には 1×1018atom
s/cm3 以下）となる様に制御する。この様な管理を行っ
ておけば最終的にＴＦＴのチャネル形成領域中に含まれ
る不純物濃度は上記範囲内に収まる。
ける各不純物の濃度が、炭素及び窒素が 5×1018atoms/
cm3 未満（代表的には 5×1017atoms/cm3 以下）、酸素
が 1.5×1019atoms/cm3 未満（代表的には 1×1018atom
s/cm3 以下）となる様に制御する。この様な管理を行っ
ておけば最終的にＴＦＴのチャネル形成領域中に含まれ
る不純物濃度は上記範囲内に収まる。
【００３３】こうして図１（Ａ）の状態が得られる。そ
の次に、珪素の結晶化を助長する触媒元素（代表的には
ニッケル）を含んだ溶液をスピンコート法により塗布
し、Ｎｉ（ニッケル）含有層１０７を形成する。詳細な
条件は本発明者らによる特開平7-130652号公報記載の技
術（ここでは同公報の実施例１）を参照すると良い。な
お、同公報の実施例２に記載された技術を用いても良
い。（図１（Ｂ））
の次に、珪素の結晶化を助長する触媒元素（代表的には
ニッケル）を含んだ溶液をスピンコート法により塗布
し、Ｎｉ（ニッケル）含有層１０７を形成する。詳細な
条件は本発明者らによる特開平7-130652号公報記載の技
術（ここでは同公報の実施例１）を参照すると良い。な
お、同公報の実施例２に記載された技術を用いても良
い。（図１（Ｂ））
【００３４】なお、同公報ではＮｉを含んだ水溶液を塗
布する手段を示しているが、以下の添加手段を用いるこ
とも可能である。 （１）イオン注入法又はイオンドーピング法による直接
的添加。 （２）Ｎｉ電極を用いたプラズマ処理による添加。 （３）ＣＶＤ法、スパッタ法または蒸着法によるＮｉ膜
またはＮｉx Ｓｉy （ニッケルシリサイド）膜の形成。
布する手段を示しているが、以下の添加手段を用いるこ
とも可能である。 （１）イオン注入法又はイオンドーピング法による直接
的添加。 （２）Ｎｉ電極を用いたプラズマ処理による添加。 （３）ＣＶＤ法、スパッタ法または蒸着法によるＮｉ膜
またはＮｉx Ｓｉy （ニッケルシリサイド）膜の形成。
【００３５】また、珪素の結晶化を助長する触媒元素と
しては、Ｎｉ以外にもＧｅ（ゲルマニウム）、Ｃｏ（コ
バルト）、白金（Ｐｔ）、パラジウム（Ｐｄ）、鉄（Ｆ
ｅ）、銅（Ｃｕ）、金（Ａｕ）、鉛（Ｐｂ）等を用いる
ことができる。
しては、Ｎｉ以外にもＧｅ（ゲルマニウム）、Ｃｏ（コ
バルト）、白金（Ｐｔ）、パラジウム（Ｐｄ）、鉄（Ｆ
ｅ）、銅（Ｃｕ）、金（Ａｕ）、鉛（Ｐｂ）等を用いる
ことができる。
【００３６】Ｎｉ含有層１０７を形成したら、 450〜50
0 ℃２時間程の加熱処理（水素出し工程）の後、 500〜
700 ℃（代表的には 550〜600 ℃）の温度で 2〜12時間
（代表的には 4〜8 時間）の加熱処理を行い、結晶構造
を有する半導体膜（本実施例の場合には結晶性珪素膜
（ポリシリコン膜））１０８を得る。本実施例の場合、
結晶化は非晶質珪素膜１０６の表面近傍から始まり、概
略矢印の方向に向かって進行する。（図１（Ｃ））
0 ℃２時間程の加熱処理（水素出し工程）の後、 500〜
700 ℃（代表的には 550〜600 ℃）の温度で 2〜12時間
（代表的には 4〜8 時間）の加熱処理を行い、結晶構造
を有する半導体膜（本実施例の場合には結晶性珪素膜
（ポリシリコン膜））１０８を得る。本実施例の場合、
結晶化は非晶質珪素膜１０６の表面近傍から始まり、概
略矢印の方向に向かって進行する。（図１（Ｃ））
【００３７】次に、レーザー光またはそれと同等の強度
を持つ強光を照射することにより結晶性珪素膜１０８の
結晶性の改善工程を行う。ここでは粒内欠陥の低減、不
整合粒界の低減及び非晶質成分の結晶化などが行われ、
非常に結晶性に優れた結晶性珪素膜１０９が得られる。
（図１（Ｄ））
を持つ強光を照射することにより結晶性珪素膜１０８の
結晶性の改善工程を行う。ここでは粒内欠陥の低減、不
整合粒界の低減及び非晶質成分の結晶化などが行われ、
非常に結晶性に優れた結晶性珪素膜１０９が得られる。
（図１（Ｄ））
【００３８】次に、１５族から選ばれた元素（代表的に
はリン、砒素またはアンチモン）をイオン注入法（質量
分離あり）またはイオンドーピング法（質量分離なし）
により添加する。本実施例では結晶性珪素膜１０９の表
面から深さ30〜100nm （代表的には30〜50nm）の範囲に
おいて、リン濃度が 1×1019〜 3×1021atoms/cm3 （代
表的には 1×1020〜 1×1021atoms/cm3 ）となる様に調
節する。
はリン、砒素またはアンチモン）をイオン注入法（質量
分離あり）またはイオンドーピング法（質量分離なし）
により添加する。本実施例では結晶性珪素膜１０９の表
面から深さ30〜100nm （代表的には30〜50nm）の範囲に
おいて、リン濃度が 1×1019〜 3×1021atoms/cm3 （代
表的には 1×1020〜 1×1021atoms/cm3 ）となる様に調
節する。
【００３９】本実施例ではこの様にして形成された高濃
度のリンを含む領域１１０をｎ+ 層（または第１の導電
層）と呼ぶ。この層の厚さは30〜100nm （代表的には30
〜50nm）の範囲で決定する。この場合、ｎ+ 層１１０は
後にソース／ドレイン電極の一部として機能する。本実
施例では30nm厚のｎ+ 層を形成する。
度のリンを含む領域１１０をｎ+ 層（または第１の導電
層）と呼ぶ。この層の厚さは30〜100nm （代表的には30
〜50nm）の範囲で決定する。この場合、ｎ+ 層１１０は
後にソース／ドレイン電極の一部として機能する。本実
施例では30nm厚のｎ+ 層を形成する。
【００４０】また、ｎ+ 層１１０の下に形成される低濃
度にリンを含む領域１１１をｎ- 層（または第２の導電
層）と呼ぶ。この場合、ｎ- 層１１１はｎ+ 層１１０よ
りも高抵抗となり、後に電界緩和のためのＬＤＤ領域と
して機能する。本実施例では30nm厚のｎ- 層を形成す
る。（図１（Ｅ））
度にリンを含む領域１１１をｎ- 層（または第２の導電
層）と呼ぶ。この場合、ｎ- 層１１１はｎ+ 層１１０よ
りも高抵抗となり、後に電界緩和のためのＬＤＤ領域と
して機能する。本実施例では30nm厚のｎ- 層を形成す
る。（図１（Ｅ））
【００４１】また、この時、リンを添加する際の深さ方
向の濃度プロファイルが非常に重要である。この事につ
いて図４を用いて説明する。なお、図４に示す濃度プロ
ファイルは加速電圧を80keV 、ＲＦ電力を２０Ｗとして
イオンドーピング法によりフォスフィン（ＰＨ3 ）を添
加した場合の例である。
向の濃度プロファイルが非常に重要である。この事につ
いて図４を用いて説明する。なお、図４に示す濃度プロ
ファイルは加速電圧を80keV 、ＲＦ電力を２０Ｗとして
イオンドーピング法によりフォスフィン（ＰＨ3 ）を添
加した場合の例である。
【００４２】図４において、４０１は結晶性珪素膜、４
０２は添加されたリンの濃度プロファイルを示してい
る。この濃度プロファイルはＲＦ電力、添加イオン種、
加速電圧等の設定条件によって決定される。
０２は添加されたリンの濃度プロファイルを示してい
る。この濃度プロファイルはＲＦ電力、添加イオン種、
加速電圧等の設定条件によって決定される。
【００４３】この時、濃度プロファイル４０２のピーク
値はｎ+ 層４０３内部又は界面近傍にあり、結晶性珪素
膜４０１の深くにいく程（ゲイト絶縁膜に向かうほ
ど）、リン濃度は低下する。この時、リン濃度は膜内部
全域に渡って連続的に変化するためｎ+ 層４０３の下に
は必ずｎ- 層４０４が形成される。
値はｎ+ 層４０３内部又は界面近傍にあり、結晶性珪素
膜４０１の深くにいく程（ゲイト絶縁膜に向かうほ
ど）、リン濃度は低下する。この時、リン濃度は膜内部
全域に渡って連続的に変化するためｎ+ 層４０３の下に
は必ずｎ- 層４０４が形成される。
【００４４】そして、このｎ- 層４０４の内部において
もリン濃度は連続的に低下していく。本実施例では、リ
ン濃度が 1×1019atoms/cm3 を超える領域をｎ+ 層４０
３として考え、 5×1017〜 1×1019atoms/cm3 の濃度範
囲にある領域をｎ- 層４０４として考えている。ただ
し、明確な境界は存在しないため、目安として考えてい
る程度である。
もリン濃度は連続的に低下していく。本実施例では、リ
ン濃度が 1×1019atoms/cm3 を超える領域をｎ+ 層４０
３として考え、 5×1017〜 1×1019atoms/cm3 の濃度範
囲にある領域をｎ- 層４０４として考えている。ただ
し、明確な境界は存在しないため、目安として考えてい
る程度である。
【００４５】また、リン濃度が極端に低下した領域及び
そのさらに下層は真性または実質的に真性な領域（ｉ
層）４０５となる。なお、真性な領域とは意図的に不純
物が添加されない領域を言う。また、実質的に真性な領
域とは、不純物濃度（ここではリン濃度）が珪素膜のス
ピン密度以下である領域又は不純物濃度が 1×1014〜 1
×1017atoms/cm3 の範囲で一導電性を示す領域を指す。
そのさらに下層は真性または実質的に真性な領域（ｉ
層）４０５となる。なお、真性な領域とは意図的に不純
物が添加されない領域を言う。また、実質的に真性な領
域とは、不純物濃度（ここではリン濃度）が珪素膜のス
ピン密度以下である領域又は不純物濃度が 1×1014〜 1
×1017atoms/cm3 の範囲で一導電性を示す領域を指す。
【００４６】この様な真性または実質的に真性な領域は
ｎ- 層４０４の下に形成される。ただし、ｉ層４０５は
基本的にチャネル形成領域と同一導電型の半導体層から
構成される。即ち、チャネル形成領域が弱いｎ型又はｐ
型を示す様な場合には、同様の導電型を示す。
ｎ- 層４０４の下に形成される。ただし、ｉ層４０５は
基本的にチャネル形成領域と同一導電型の半導体層から
構成される。即ち、チャネル形成領域が弱いｎ型又はｐ
型を示す様な場合には、同様の導電型を示す。
【００４７】この様に、ｎ+ 層の形成にイオン注入法ま
たはイオンドーピング法を用いることによりｎ+ 層の下
にｎ- 層を形成することができる。従来の様にｎ+ 層を
成膜で設けた場合にはこの様な構成は実現できない。ま
た、イオン添加時の条件を適切に設定することでｎ+ 層
とｎ- 層の厚さ制御を容易に行うことができる。
たはイオンドーピング法を用いることによりｎ+ 層の下
にｎ- 層を形成することができる。従来の様にｎ+ 層を
成膜で設けた場合にはこの様な構成は実現できない。ま
た、イオン添加時の条件を適切に設定することでｎ+ 層
とｎ- 層の厚さ制御を容易に行うことができる。
【００４８】特に、ｎ- 層１１１の厚さは後にＬＤＤ領
域の厚さとなるため、非常に精密な制御が必要である。
イオンドーピング法等では添加条件の設定によって深さ
方向の濃度プロファイルが精密に制御できるので、ＬＤ
Ｄ領域の厚さ制御が容易に行える。本願発明ではｎ- 層
１１１の厚さを30〜200 nm（代表的には50〜150 nm）の
範囲で調節すれば良い。
域の厚さとなるため、非常に精密な制御が必要である。
イオンドーピング法等では添加条件の設定によって深さ
方向の濃度プロファイルが精密に制御できるので、ＬＤ
Ｄ領域の厚さ制御が容易に行える。本願発明ではｎ- 層
１１１の厚さを30〜200 nm（代表的には50〜150 nm）の
範囲で調節すれば良い。
【００４９】次に、図１（Ｅ）の状態が得られたら、 5
00〜700 ℃（代表的には 600〜650℃）の温度で 0.5〜8
時間（代表的には 1〜4 時間）の加熱処理（ファーネ
スアニール）を行い、ｉ層中のＮｉをｎ+ ／ｎ- 層へと
移動させる。この時、Ｎｉは概略矢印の方向に向かって
ゲッタリングされる。（図２（Ａ））
00〜700 ℃（代表的には 600〜650℃）の温度で 0.5〜8
時間（代表的には 1〜4 時間）の加熱処理（ファーネ
スアニール）を行い、ｉ層中のＮｉをｎ+ ／ｎ- 層へと
移動させる。この時、Ｎｉは概略矢印の方向に向かって
ゲッタリングされる。（図２（Ａ））
【００５０】この様に、本実施例はｎ+ 層１１０、ｎ-
層１１１に含まれたリンをＮｉをゲッタリングするため
に利用し、ｎ+ ／ｎ- 層をゲッタリング領域として活用
する点に大きな特徴がある。また、Ｎｉをゲッタリング
したｎ+ ／ｎ- 層の一部はそのままソース／ドレイン領
域を構成する第１及び第２の導電層として残るが、ゲッ
タリング後は不活性なリン化ニッケルとなるので問題は
ない。
層１１１に含まれたリンをＮｉをゲッタリングするため
に利用し、ｎ+ ／ｎ- 層をゲッタリング領域として活用
する点に大きな特徴がある。また、Ｎｉをゲッタリング
したｎ+ ／ｎ- 層の一部はそのままソース／ドレイン領
域を構成する第１及び第２の導電層として残るが、ゲッ
タリング後は不活性なリン化ニッケルとなるので問題は
ない。
【００５１】また、この場合、Ｎｉが移動すべき距離は
結晶性珪素膜の膜厚分に相当する距離でしかないので非
常に速やか（短時間のうち）にゲッタリングが終了す
る。そのため、（１）添加するリン濃度の低減、（２）
加熱処理温度の低下、（３）加熱処理時間の短縮化を実
現しうる。
結晶性珪素膜の膜厚分に相当する距離でしかないので非
常に速やか（短時間のうち）にゲッタリングが終了す
る。そのため、（１）添加するリン濃度の低減、（２）
加熱処理温度の低下、（３）加熱処理時間の短縮化を実
現しうる。
【００５２】なお、本実施例ではガラス基板上にＴＦＴ
を作製するのでガラスの耐熱性でプロセス最高温度が決
定されてしまう。しかしながら、基板として石英基板な
ど耐熱性の高い基板を用いれば、ゲッタリングのための
加熱処理の最高温度を 1000℃（好ましくは 800℃）に
まで上げることができる。温度が 800℃を超えるとゲッ
タリング領域から被ゲッタリング領域へのリンの逆拡散
が起こり始めるので好ましくない。
を作製するのでガラスの耐熱性でプロセス最高温度が決
定されてしまう。しかしながら、基板として石英基板な
ど耐熱性の高い基板を用いれば、ゲッタリングのための
加熱処理の最高温度を 1000℃（好ましくは 800℃）に
まで上げることができる。温度が 800℃を超えるとゲッ
タリング領域から被ゲッタリング領域へのリンの逆拡散
が起こり始めるので好ましくない。
【００５３】また、ゲイト電極１０３の耐熱性を少なく
とも 600℃（好ましくは 800℃）の温度に耐えうる様に
したのは、このゲッタリング工程を考慮しての事であ
る。勿論、ゲッタリング工程をファーネスアニールによ
らず、ランプアニール等で行う場合にはゲイト電極の許
容範囲も広がる。
とも 600℃（好ましくは 800℃）の温度に耐えうる様に
したのは、このゲッタリング工程を考慮しての事であ
る。勿論、ゲッタリング工程をファーネスアニールによ
らず、ランプアニール等で行う場合にはゲイト電極の許
容範囲も広がる。
【００５４】こうして触媒元素をｎ+ ／ｎ- 層へとゲッ
タリングすると、ｉ層に含まれるＮｉ濃度は 5×1017at
oms/cm3 以下にまで低減される。なお、現状ではＳＩＭ
Ｓ（質量二次イオン分析）の検出限界の都合で 2×1017
atoms/cm3 以下となることしか判らないが、おそらくｉ
層中のスピン密度以下（ 1×1014atoms/cm3 位）まで低
減されているものと予想される。
タリングすると、ｉ層に含まれるＮｉ濃度は 5×1017at
oms/cm3 以下にまで低減される。なお、現状ではＳＩＭ
Ｓ（質量二次イオン分析）の検出限界の都合で 2×1017
atoms/cm3 以下となることしか判らないが、おそらくｉ
層中のスピン密度以下（ 1×1014atoms/cm3 位）まで低
減されているものと予想される。
【００５５】触媒元素のゲッタリング工程が終了した
ら、結晶性珪素膜のパターニングを行い、島状半導体層
１１２を形成する。この時、最終的にＴＦＴが完成した
時にキャリアの移動方向に対して垂直な方向の長さ（チ
ャネル幅（Ｗ））が１〜30μｍ（代表的には10〜20μ
ｍ）となる様に調節する。ここで２回目のパターニング
工程が行われる。（図２（Ｂ））
ら、結晶性珪素膜のパターニングを行い、島状半導体層
１１２を形成する。この時、最終的にＴＦＴが完成した
時にキャリアの移動方向に対して垂直な方向の長さ（チ
ャネル幅（Ｗ））が１〜30μｍ（代表的には10〜20μ
ｍ）となる様に調節する。ここで２回目のパターニング
工程が行われる。（図２（Ｂ））
【００５６】ここで図面上には図示されないが、露出し
たゲイト絶縁層の一部をエッチングし、ゲイト電極（第
１配線）と次に形成する電極（第２配線）との電気的接
続をとるためのコンタクトホール（図２（Ｄ）の１１９
で示される領域）を開口する。ここで３回目のパターニ
ング工程が行われる。
たゲイト絶縁層の一部をエッチングし、ゲイト電極（第
１配線）と次に形成する電極（第２配線）との電気的接
続をとるためのコンタクトホール（図２（Ｄ）の１１９
で示される領域）を開口する。ここで３回目のパターニ
ング工程が行われる。
【００５７】次に、導電性を有する金属膜（図示せず）
を成膜し、パターニングによりソース電極１１３、ドレ
イン電極１１４を形成する。本実施例ではＴｉ（50nm）
／Ａｌ（ 200〜300 nm）／Ｔｉ（50nm）の３層構造から
なる積層膜を用いる。また、上述の様にゲイト電極と電
気的に接続するための配線も同時に形成されている。こ
こで４回目のパターニング工程が行われる。（図２
（Ｃ））
を成膜し、パターニングによりソース電極１１３、ドレ
イン電極１１４を形成する。本実施例ではＴｉ（50nm）
／Ａｌ（ 200〜300 nm）／Ｔｉ（50nm）の３層構造から
なる積層膜を用いる。また、上述の様にゲイト電極と電
気的に接続するための配線も同時に形成されている。こ
こで４回目のパターニング工程が行われる。（図２
（Ｃ））
【００５８】また、後述するが、ゲイト電極１０３の真
上の領域、即ちソース電極１１３とドレイン電極１１４
とで挟まれた領域（以下、チャネルエッチング領域と呼
ぶ）１１５の長さ（Ｃ1 で示される）が後にチャネル形
成領域とオフセット領域の長さを決定する。Ｃ1 は２〜
20μｍ（代表的には５〜10μｍ）の範囲から選べるが、
本実施例ではＣ1 ＝４μｍとする。
上の領域、即ちソース電極１１３とドレイン電極１１４
とで挟まれた領域（以下、チャネルエッチング領域と呼
ぶ）１１５の長さ（Ｃ1 で示される）が後にチャネル形
成領域とオフセット領域の長さを決定する。Ｃ1 は２〜
20μｍ（代表的には５〜10μｍ）の範囲から選べるが、
本実施例ではＣ1 ＝４μｍとする。
【００５９】次に、ソース電極１１３及びドレイン電極
１１４をマスクとしてドライエッチングを行い、自己整
合的に島状半導体層１１２をエッチングする。そのた
め、チャネルエッチング領域１１５のみでエッチングが
進行する。（図２（Ｄ））
１１４をマスクとしてドライエッチングを行い、自己整
合的に島状半導体層１１２をエッチングする。そのた
め、チャネルエッチング領域１１５のみでエッチングが
進行する。（図２（Ｄ））
【００６０】この時、ｎ+ 層１１０は完全にエッチング
され、真性または実質的に真性な領域（ｉ層）のみが残
された形でエッチングを止める。本願発明では最終的に
10〜100 nm（代表的には10〜75nm、好ましくは15〜45n
m）の半導体層のみを残す。本実施例では30nm厚の半導
体層を残すことにする。
され、真性または実質的に真性な領域（ｉ層）のみが残
された形でエッチングを止める。本願発明では最終的に
10〜100 nm（代表的には10〜75nm、好ましくは15〜45n
m）の半導体層のみを残す。本実施例では30nm厚の半導
体層を残すことにする。
【００６１】こうして島状半導体層１１２のエッチング
（チャネルエッチング工程）が終了したら、保護膜１１
６として酸化珪素膜また窒化珪素膜を形成して、図２
（Ｄ）に示す様な構造の逆スタガ型ＴＦＴを得る。
（チャネルエッチング工程）が終了したら、保護膜１１
６として酸化珪素膜また窒化珪素膜を形成して、図２
（Ｄ）に示す様な構造の逆スタガ型ＴＦＴを得る。
【００６２】この状態において、チャネルエッチングさ
れた島状半導体層１１２のうち、ゲイト電極１１３の真
上に位置する領域はチャネル形成領域１１７となる。本
実施例の構成ではゲイト電極幅がチャネル形成領域の長
さに対応し、Ｌ1 で示される長さをチャネル長と呼ぶ。
また、ゲイト電極１１３の端部よりも外側に位置する領
域１１８は、ゲイト電極１１３からの電界が及ばず、オ
フセット領域となる。この長さはＸ1 で示される。
れた島状半導体層１１２のうち、ゲイト電極１１３の真
上に位置する領域はチャネル形成領域１１７となる。本
実施例の構成ではゲイト電極幅がチャネル形成領域の長
さに対応し、Ｌ1 で示される長さをチャネル長と呼ぶ。
また、ゲイト電極１１３の端部よりも外側に位置する領
域１１８は、ゲイト電極１１３からの電界が及ばず、オ
フセット領域となる。この長さはＸ1 で示される。
【００６３】本実施例の場合、ゲイト電極１１３の線幅
（Ｌ1 に相当する）が３μｍであり、チャネルエッチン
グ領域１１５の長さ（Ｃ1 ）が４μｍであるので、オフ
セット領域の長さ（Ｘ1 ）は 0.5μｍとなる。
（Ｌ1 に相当する）が３μｍであり、チャネルエッチン
グ領域１１５の長さ（Ｃ1 ）が４μｍであるので、オフ
セット領域の長さ（Ｘ1 ）は 0.5μｍとなる。
【００６４】ここで、ドレイン領域（ドレイン電極１１
４と接する半導体層）を拡大したものを図３に示す。図
３において、１０３はゲイト電極、３０１はチャネル形
成領域、３０２はｎ+ 層（ソースまたはドレイン電
極）、３０３、３０４は膜厚の異なるオフセット領域、
３０５はｎ- 層（ＬＤＤ領域）である。
４と接する半導体層）を拡大したものを図３に示す。図
３において、１０３はゲイト電極、３０１はチャネル形
成領域、３０２はｎ+ 層（ソースまたはドレイン電
極）、３０３、３０４は膜厚の異なるオフセット領域、
３０５はｎ- 層（ＬＤＤ領域）である。
【００６５】なお、ここでは説明しないがソース領域
（ソース電極１１３と接する半導体層）も同様の構造を
有している。
（ソース電極１１３と接する半導体層）も同様の構造を
有している。
【００６６】また、図３に示す構造は模式的に記されて
いるが、各領域の膜厚関係には注意が必要である。本願
発明を構成するにあたって最も好ましい構成は、膜厚の
厚さがｎ+ 層３０２＜ｎ- 層３０５＜オフセット領域
（ｉ層）３０４の関係にある場合である。
いるが、各領域の膜厚関係には注意が必要である。本願
発明を構成するにあたって最も好ましい構成は、膜厚の
厚さがｎ+ 層３０２＜ｎ- 層３０５＜オフセット領域
（ｉ層）３０４の関係にある場合である。
【００６７】なぜならばｎ+ 層３０２は電極として機能
するだけなので薄くで十分である。一方、ｎ- 層３０５
及びオフセット領域３０４は電界緩和を効果的に行うた
めに適切な厚さが必要である。
するだけなので薄くで十分である。一方、ｎ- 層３０５
及びオフセット領域３０４は電界緩和を効果的に行うた
めに適切な厚さが必要である。
【００６８】本実施例の構成では、チャネル形成領域３
０１からｎ+ 領域３０２に至るまでに膜厚の異なる二つ
のオフセット領域３０３、３０４及びＬＤＤ領域３０５
が存在する。なお、３０３はマスク合わせにより形成さ
れる膜面方向のオフセット領域であり、マスクオフセッ
ト領域と呼ぶ。
０１からｎ+ 領域３０２に至るまでに膜厚の異なる二つ
のオフセット領域３０３、３０４及びＬＤＤ領域３０５
が存在する。なお、３０３はマスク合わせにより形成さ
れる膜面方向のオフセット領域であり、マスクオフセッ
ト領域と呼ぶ。
【００６９】また、３０４はｉ層の膜厚分に相当する膜
厚方向のオフセット領域であり、厚さオフセット領域と
呼ぶ。厚さオフセット領域３０４の厚さは100 〜300 nm
（代表的には 150〜200nm ）の範囲で決定すれば良い。
ただし、チャネル形成領域の膜厚よりも膜厚をが厚くす
る必要がある。チャネル形成領域よりも膜厚が薄いと良
好なオフセット効果を望めない。
厚方向のオフセット領域であり、厚さオフセット領域と
呼ぶ。厚さオフセット領域３０４の厚さは100 〜300 nm
（代表的には 150〜200nm ）の範囲で決定すれば良い。
ただし、チャネル形成領域の膜厚よりも膜厚をが厚くす
る必要がある。チャネル形成領域よりも膜厚が薄いと良
好なオフセット効果を望めない。
【００７０】この様なオフセット＋ＬＤＤからなる構造
を本発明者らはＨＲＤ（High Resistance Drain ）構造
と呼び、通常のＬＤＤ構造とは区別して考えている。本
実施例の場合、ＨＲＤ構造はマスクオフセット＋厚さオ
フセット＋ＬＤＤの３段構造で構成されることになる。
を本発明者らはＨＲＤ（High Resistance Drain ）構造
と呼び、通常のＬＤＤ構造とは区別して考えている。本
実施例の場合、ＨＲＤ構造はマスクオフセット＋厚さオ
フセット＋ＬＤＤの３段構造で構成されることになる。
【００７１】この時、ＬＤＤ領域３０３はＬＤＤ領域の
膜厚及び不純物濃度によって制御されるため、非常に再
現性が高く、特性バラツキが小さいという利点を有す
る。パターニングによって形成されたＬＤＤ領域ではパ
ターニング誤差による特性バラツキが問題となることは
従来例で述べた通りである。
膜厚及び不純物濃度によって制御されるため、非常に再
現性が高く、特性バラツキが小さいという利点を有す
る。パターニングによって形成されたＬＤＤ領域ではパ
ターニング誤差による特性バラツキが問題となることは
従来例で述べた通りである。
【００７２】なお、マスクオフセット領域３０３の長さ
（Ｘ1 ）はパターニングによって制御されるため、パタ
ーニングやガラスの縮み等による誤差の影響を受ける。
しかしながら、その後に厚さオフセット領域３０４とＬ
ＤＤ領域３０５とが存在するので誤差による影響は緩和
され、特性バラツキを小さくすることができる。
（Ｘ1 ）はパターニングによって制御されるため、パタ
ーニングやガラスの縮み等による誤差の影響を受ける。
しかしながら、その後に厚さオフセット領域３０４とＬ
ＤＤ領域３０５とが存在するので誤差による影響は緩和
され、特性バラツキを小さくすることができる。
【００７３】なお、マスクオフセットの長さ（Ｘ1 ）は
チャネル長（Ｌ1 ）とチャネルエッチング領域の長さ
（Ｃ1 ）を用いて（Ｃ1 −Ｌ1 ）／２で表される。従っ
て、ソース／ドレイン電極形成時のパターニング工程に
よって所望のオフセット長（Ｘ1 ）を設定することが可
能である。本実施例の構成ではオフセット長（Ｘ1 ）は
0.3〜３μｍ（代表的には１〜２μｍ）とすることがで
きる。
チャネル長（Ｌ1 ）とチャネルエッチング領域の長さ
（Ｃ1 ）を用いて（Ｃ1 −Ｌ1 ）／２で表される。従っ
て、ソース／ドレイン電極形成時のパターニング工程に
よって所望のオフセット長（Ｘ1 ）を設定することが可
能である。本実施例の構成ではオフセット長（Ｘ1 ）は
0.3〜３μｍ（代表的には１〜２μｍ）とすることがで
きる。
【００７４】なお、図２（Ｄ）に示す様な構造の逆スタ
ガ型ＴＦＴは、従来の非晶質珪素膜を活性層（島状半導
体層）として利用したＴＦＴでは実現できない。なぜな
らば、非晶質珪素膜を用いる場合、ソース／ドレイン電
極とゲイト電極とがオーバーラップする様な構造にしな
いとキャリア（電子または正孔）の移動度が極めて遅く
なってしまうからである。
ガ型ＴＦＴは、従来の非晶質珪素膜を活性層（島状半導
体層）として利用したＴＦＴでは実現できない。なぜな
らば、非晶質珪素膜を用いる場合、ソース／ドレイン電
極とゲイト電極とがオーバーラップする様な構造にしな
いとキャリア（電子または正孔）の移動度が極めて遅く
なってしまうからである。
【００７５】ソース／ドレイン電極とゲイト電極とがオ
ーバーラップする様な構造にしたとしても非晶質珪素膜
を用いたＴＦＴのモビリティ（電界効果移動度）はせい
ぜい１〜10cm2/Vs程度である。それに対して本実施例の
様な構造を採用してしまってはモビリティが低すぎてス
イッチング素子として機能しない。
ーバーラップする様な構造にしたとしても非晶質珪素膜
を用いたＴＦＴのモビリティ（電界効果移動度）はせい
ぜい１〜10cm2/Vs程度である。それに対して本実施例の
様な構造を採用してしまってはモビリティが低すぎてス
イッチング素子として機能しない。
【００７６】ところが、本願発明では活性層として結晶
性珪素膜を利用しているのでキャリア移動度が十分に速
い。従って、本実施例の様な構造としても十分なモビリ
ティを得ることが可能である。即ち、本実施例の構造は
半導体層として結晶構造を有する半導体膜を用いたから
こそ実現できるのである。
性珪素膜を利用しているのでキャリア移動度が十分に速
い。従って、本実施例の様な構造としても十分なモビリ
ティを得ることが可能である。即ち、本実施例の構造は
半導体層として結晶構造を有する半導体膜を用いたから
こそ実現できるのである。
【００７７】また、本実施例の逆スタガ型ＴＦＴは、Ｈ
ＲＤ構造を有しているので衝突電離によるホットキャリ
ア注入などの劣化現象に対して非常に強く、高い信頼性
を有している。しかも、ＬＤＤ領域の効果が支配的な
上、そのＬＤＤ領域が非常に制御性よく形成されている
ので特性バラツキが非常に小さい。
ＲＤ構造を有しているので衝突電離によるホットキャリ
ア注入などの劣化現象に対して非常に強く、高い信頼性
を有している。しかも、ＬＤＤ領域の効果が支配的な
上、そのＬＤＤ領域が非常に制御性よく形成されている
ので特性バラツキが非常に小さい。
【００７８】そのため、本実施例の様な構造は高耐圧を
必要とし、高い動作速度はそれほど必要としない様な回
路を構成するＴＦＴに好適である。
必要とし、高い動作速度はそれほど必要としない様な回
路を構成するＴＦＴに好適である。
【００７９】また、本実施例の作製工程に示した様に、
図２（Ｄ）に示した構造の逆スタガ型ＴＦＴを得るのに
４枚のマスクしか必要としていない。これは従来のチャ
ネルストップ型ＴＦＴが６枚マスクを必要としていた事
を考えると、スループット及び歩留りが飛躍的に向上す
ることを意味している。
図２（Ｄ）に示した構造の逆スタガ型ＴＦＴを得るのに
４枚のマスクしか必要としていない。これは従来のチャ
ネルストップ型ＴＦＴが６枚マスクを必要としていた事
を考えると、スループット及び歩留りが飛躍的に向上す
ることを意味している。
【００８０】以上の様に、本実施例の構成によれば量産
性の高い作製工程によって、高い信頼性と再現性を有す
るボトムゲイト型ＴＦＴを作製することが可能である。
性の高い作製工程によって、高い信頼性と再現性を有す
るボトムゲイト型ＴＦＴを作製することが可能である。
【００８１】なお、本実施例の作製工程に従って作製し
たボトムゲイト型ＴＦＴ（Ｎチャネル型ＴＦＴ）のモビ
リティは30〜250cm2/Vs （代表的には10〜150cm2/Vs
）、しきい値電圧は０〜３Ｖを実現しうる。
たボトムゲイト型ＴＦＴ（Ｎチャネル型ＴＦＴ）のモビ
リティは30〜250cm2/Vs （代表的には10〜150cm2/Vs
）、しきい値電圧は０〜３Ｖを実現しうる。
【００８２】〔実施例２〕本実施例では本願発明の構成
において、実施例１とは異なる構成例を示す。ＴＦＴの
作製工程は基本的には実施例１に従えば良いので、本実
施例では必要な部分のみを説明することにする。
において、実施例１とは異なる構成例を示す。ＴＦＴの
作製工程は基本的には実施例１に従えば良いので、本実
施例では必要な部分のみを説明することにする。
【００８３】まず、実施例１の作製工程に従って図５
（Ａ）の状態を得る。ここで実施例１と異なる点は、ソ
ース電極５０１、ドレイン電極５０２を形成する際にチ
ャネルエッチング領域５００の長さをＣ2 とする点にあ
る。この時、Ｃ2 はゲイト電極幅よりも狭く、２〜９μ
ｍ（代表的には２〜４μｍ）の範囲で選ばれる。即ち、
ゲイト電極とソース／ドレイン電極とがオーバーラップ
する様に設けることが本実施例の特徴となる。
（Ａ）の状態を得る。ここで実施例１と異なる点は、ソ
ース電極５０１、ドレイン電極５０２を形成する際にチ
ャネルエッチング領域５００の長さをＣ2 とする点にあ
る。この時、Ｃ2 はゲイト電極幅よりも狭く、２〜９μ
ｍ（代表的には２〜４μｍ）の範囲で選ばれる。即ち、
ゲイト電極とソース／ドレイン電極とがオーバーラップ
する様に設けることが本実施例の特徴となる。
【００８４】この状態で実施例１に示した様にチャネル
エッチング工程を行い、保護膜を設けると図５（Ｂ）の
状態を得る。この時、５０３で示される領域がチャネル
形成領域となり、そのチャネル長はＬ2 （＝Ｃ2 ）で表
される。また、マスク設計によりオーバーラップさせた
領域（マスクオーバーラップ領域と呼ぶ）５０４の長さ
（Ｙ2 ）はゲイト電極幅をＥとすると、（Ｅ−Ｌ2 ）／
２で表される。
エッチング工程を行い、保護膜を設けると図５（Ｂ）の
状態を得る。この時、５０３で示される領域がチャネル
形成領域となり、そのチャネル長はＬ2 （＝Ｃ2 ）で表
される。また、マスク設計によりオーバーラップさせた
領域（マスクオーバーラップ領域と呼ぶ）５０４の長さ
（Ｙ2 ）はゲイト電極幅をＥとすると、（Ｅ−Ｌ2 ）／
２で表される。
【００８５】図５（Ｃ）はドレイン領域の拡大図である
が、ＴＦＴ動作時のキャリアは、チャネル形成領域５０
３（厚さ50nm）、マスクオーバーラップ領域５０４（厚
さ160 nm）、ＬＤＤ領域５０５（厚さ50nm）を通ってｎ
+ 層５０６（厚さ40nm）、ドレイン電極５０２へと到達
する。
が、ＴＦＴ動作時のキャリアは、チャネル形成領域５０
３（厚さ50nm）、マスクオーバーラップ領域５０４（厚
さ160 nm）、ＬＤＤ領域５０５（厚さ50nm）を通ってｎ
+ 層５０６（厚さ40nm）、ドレイン電極５０２へと到達
する。
【００８６】なお、この場合、マスクオーバーラップ領
域５０４にもゲイト電極からの電界が形成されるが、Ｌ
ＤＤ領域５０５に近づくにつれて電界は弱まるので、そ
の様な領域は実質的にＬＤＤ領域と同様の機能を持つ。
勿論、さらにＬＤＤ領域５０５に近づけば完全に電界が
形成されなくなり、オフセット（厚さオフセット）領域
としても機能しうる。
域５０４にもゲイト電極からの電界が形成されるが、Ｌ
ＤＤ領域５０５に近づくにつれて電界は弱まるので、そ
の様な領域は実質的にＬＤＤ領域と同様の機能を持つ。
勿論、さらにＬＤＤ領域５０５に近づけば完全に電界が
形成されなくなり、オフセット（厚さオフセット）領域
としても機能しうる。
【００８７】この様に本実施例の構造ではＨＲＤ構造
が、オーバーラップによる実質的なＬＤＤ＋厚さオフセ
ット＋低濃度不純物によるＬＤＤで構成される。また、
オーバーラップ領域５０４の膜厚が薄い場合には、オー
バーラップによる実質的なＬＤＤ＋低濃度不純物による
ＬＤＤのみからなるＬＤＤ構造もとりうる。
が、オーバーラップによる実質的なＬＤＤ＋厚さオフセ
ット＋低濃度不純物によるＬＤＤで構成される。また、
オーバーラップ領域５０４の膜厚が薄い場合には、オー
バーラップによる実質的なＬＤＤ＋低濃度不純物による
ＬＤＤのみからなるＬＤＤ構造もとりうる。
【００８８】本実施例の構成においても、オーバーラッ
プ領域５０４、ＬＤＤ領域５０５がそれぞれの膜厚で制
御されるので非常に特性バラツキが小さい。また、オー
バーラップ領域の長さ（Ｙ2 ）はパターニング等による
誤差を含むが、オーバーラップによるＬＤＤ、厚さ方向
のオフセット及び低濃度不純物によるＬＤＤはその様な
誤差の影響を受けないのでＹ2 の誤差による特性バラツ
キは緩和される。
プ領域５０４、ＬＤＤ領域５０５がそれぞれの膜厚で制
御されるので非常に特性バラツキが小さい。また、オー
バーラップ領域の長さ（Ｙ2 ）はパターニング等による
誤差を含むが、オーバーラップによるＬＤＤ、厚さ方向
のオフセット及び低濃度不純物によるＬＤＤはその様な
誤差の影響を受けないのでＹ2 の誤差による特性バラツ
キは緩和される。
【００８９】なお、本実施例の様な構造はオフセット成
分が少なく、高い動作速度を必要とする様な回路を構成
するＴＦＴに好適である。
分が少なく、高い動作速度を必要とする様な回路を構成
するＴＦＴに好適である。
【００９０】また、本実施例の構造では衝突電離によっ
てチャネル形成領域内に蓄積した少数キャリアが速やか
にソース電極へと引き抜かれるので基板浮遊効果を起こ
しにくいという利点を有する。そのため、動作速度が速
い上に非常に耐圧特性の高いＴＦＴを実現することが可
能である。
てチャネル形成領域内に蓄積した少数キャリアが速やか
にソース電極へと引き抜かれるので基板浮遊効果を起こ
しにくいという利点を有する。そのため、動作速度が速
い上に非常に耐圧特性の高いＴＦＴを実現することが可
能である。
【００９１】〔実施例３〕本実施例では本願発明の構成
において、実施例１、２とは異なる構成例を示す。ＴＦ
Ｔの作製工程は基本的には実施例１に従えば良いので、
本実施例では必要な部分のみを説明することにする。
において、実施例１、２とは異なる構成例を示す。ＴＦ
Ｔの作製工程は基本的には実施例１に従えば良いので、
本実施例では必要な部分のみを説明することにする。
【００９２】まず、実施例１の作製工程に従って図６
（Ａ）の状態を得る。ここで実施例１と異なる点は、ソ
ース電極６０１、ドレイン電極６０２を形成する際にチ
ャネルエッチング領域６００の長さをＣ3 とする点にあ
る。この時、Ｃ3 はゲイト電極幅と一致させるため、１
〜10μｍ（代表的には３〜５μｍ）となる。
（Ａ）の状態を得る。ここで実施例１と異なる点は、ソ
ース電極６０１、ドレイン電極６０２を形成する際にチ
ャネルエッチング領域６００の長さをＣ3 とする点にあ
る。この時、Ｃ3 はゲイト電極幅と一致させるため、１
〜10μｍ（代表的には３〜５μｍ）となる。
【００９３】この状態で実施例１に示した様にチャネル
エッチング工程を行い、保護膜を設けると図６（Ｂ）の
状態を得る。この時、６０３で示される領域がチャネル
形成領域となり、そのチャネル長はＬ3 （＝Ｃ3 ）で表
される。
エッチング工程を行い、保護膜を設けると図６（Ｂ）の
状態を得る。この時、６０３で示される領域がチャネル
形成領域となり、そのチャネル長はＬ3 （＝Ｃ3 ）で表
される。
【００９４】図６（Ｃ）はドレイン領域の拡大図である
が、ＴＦＴ動作時のキャリアは、チャネル形成領域６０
３（厚さ100 nm）、厚さオフセット領域６０４（厚さ15
0 nm）、ＬＤＤ領域６０５（厚さ100 nm）を通ってｎ+
層６０６（厚さ50nm）、ドレイン電極６０２へと到達す
る。即ち、本実施例の構造ではＨＲＤ構造が厚さオフセ
ット＋ＬＤＤの２段構造で構成される。
が、ＴＦＴ動作時のキャリアは、チャネル形成領域６０
３（厚さ100 nm）、厚さオフセット領域６０４（厚さ15
0 nm）、ＬＤＤ領域６０５（厚さ100 nm）を通ってｎ+
層６０６（厚さ50nm）、ドレイン電極６０２へと到達す
る。即ち、本実施例の構造ではＨＲＤ構造が厚さオフセ
ット＋ＬＤＤの２段構造で構成される。
【００９５】本実施例の構成においても、厚さオフセッ
ト領域６０４、ＬＤＤ領域６０５がそれぞれの膜厚で制
御されるので非常に特性バラツキが小さい。また、十分
な耐圧特性を得ることが可能である。
ト領域６０４、ＬＤＤ領域６０５がそれぞれの膜厚で制
御されるので非常に特性バラツキが小さい。また、十分
な耐圧特性を得ることが可能である。
【００９６】〔実施例４〕本実施例では本願発明の構成
において、実施例１〜３とは異なる構成例を示す。ＴＦ
Ｔの作製工程は基本的には実施例１に従えば良いので、
本実施例では必要な部分のみを説明することにする。
において、実施例１〜３とは異なる構成例を示す。ＴＦ
Ｔの作製工程は基本的には実施例１に従えば良いので、
本実施例では必要な部分のみを説明することにする。
【００９７】まず、実施例１の作製工程に従って図７
（Ａ）の状態を得る。ここで実施例１と異なる点は、ソ
ース電極７０１、ドレイン電極７０２を形成する際にソ
ース電極またはドレイン電極のいずれか一方をゲイト電
極にオーバーラップさせ、他方はオーバーラップさせな
い構成とする点にある。
（Ａ）の状態を得る。ここで実施例１と異なる点は、ソ
ース電極７０１、ドレイン電極７０２を形成する際にソ
ース電極またはドレイン電極のいずれか一方をゲイト電
極にオーバーラップさせ、他方はオーバーラップさせな
い構成とする点にある。
【００９８】なお、本実施例ではチャネルエッチング領
域７００の長さをＣ4 とする。この時、Ｃ4 は１〜１０
μｍ（代表的には３〜６μｍ）の範囲で選ばれる。
域７００の長さをＣ4 とする。この時、Ｃ4 は１〜１０
μｍ（代表的には３〜６μｍ）の範囲で選ばれる。
【００９９】この状態で実施例１に示した様にチャネル
エッチング工程を行い、保護膜を設けると図７（Ｂ）の
状態を得る。この時、７０３で示される領域がチャネル
形成領域となり、そのチャネル長はＬ4 （＝Ｃ4 −Ｘ
4 ）で表される。
エッチング工程を行い、保護膜を設けると図７（Ｂ）の
状態を得る。この時、７０３で示される領域がチャネル
形成領域となり、そのチャネル長はＬ4 （＝Ｃ4 −Ｘ
4 ）で表される。
【０１００】ここで、Ｘ4 はマスクオフセット領域７０
４の長さである。Ｘ4 の数値範囲については実施例１を
参考にすれば良い。また、マスクオーバーラップ領域７
０５の長さの数値範囲は実施例２を参考にすれば良い。
４の長さである。Ｘ4 の数値範囲については実施例１を
参考にすれば良い。また、マスクオーバーラップ領域７
０５の長さの数値範囲は実施例２を参考にすれば良い。
【０１０１】本実施例は、実施例１で説明したＨＲＤ構
造と実施例２で説明したＨＲＤ構造（またはＬＤＤ構
造）とを組み合わせた構成である。構造的な説明は実施
例１及び実施例２で既に説明したのでここでの説明は省
略する。
造と実施例２で説明したＨＲＤ構造（またはＬＤＤ構
造）とを組み合わせた構成である。構造的な説明は実施
例１及び実施例２で既に説明したのでここでの説明は省
略する。
【０１０２】本実施例の様な構造を採用する場合、特に
ソース領域に実施例２に示したＨＲＤ構造（またはＬＤ
Ｄ構造）を用い、ドレイン領域に実施例１で説明したＨ
ＲＤ構造を用いることが好ましい。
ソース領域に実施例２に示したＨＲＤ構造（またはＬＤ
Ｄ構造）を用い、ドレイン領域に実施例１で説明したＨ
ＲＤ構造を用いることが好ましい。
【０１０３】例えば、ドレイン領域側のチャネル端部
（接合部）では特に電界集中が激しく、実施例１に示し
た様な抵抗成分の多いＨＲＤ構造が望ましい。逆に、ソ
ース側ではそこまでの高耐圧対策は必要ないので、実施
例２に示した様な抵抗成分の少ないＨＲＤ（またはＬＤ
Ｄ）構造が適している。
（接合部）では特に電界集中が激しく、実施例１に示し
た様な抵抗成分の多いＨＲＤ構造が望ましい。逆に、ソ
ース側ではそこまでの高耐圧対策は必要ないので、実施
例２に示した様な抵抗成分の少ないＨＲＤ（またはＬＤ
Ｄ）構造が適している。
【０１０４】なお、本実施例において、ソース／ドレイ
ン領域側のいずれか一方に実施例２の構成を組み合わせ
ることも可能である。この様に、実施例１〜３に示した
ＨＲＤ構造またはＬＤＤ構造を実施者が適宜選択してソ
ース／ドレイン領域に採用し、回路設計を鑑みて最適な
構造を設計すれば良い。この場合、３2 ＝９通りの組み
合わせパターンが可能である。
ン領域側のいずれか一方に実施例２の構成を組み合わせ
ることも可能である。この様に、実施例１〜３に示した
ＨＲＤ構造またはＬＤＤ構造を実施者が適宜選択してソ
ース／ドレイン領域に採用し、回路設計を鑑みて最適な
構造を設計すれば良い。この場合、３2 ＝９通りの組み
合わせパターンが可能である。
【０１０５】〔実施例５〕本実施例では実施例１〜４に
示した構成のボトムゲイト型ＴＦＴを用いてＣＭＯＳ回
路（インバータ回路）を構成する場合の例について図８
を用いて説明する。なお、ＣＭＯＳ回路は同一基板上に
形成されたＮチャネル型ＴＦＴ（ＮＴＦＴと略記する）
とＰチャネル型ＴＦＴ（ＰＴＦＴと略記する）とを相補
的に組み合わせて構成する。
示した構成のボトムゲイト型ＴＦＴを用いてＣＭＯＳ回
路（インバータ回路）を構成する場合の例について図８
を用いて説明する。なお、ＣＭＯＳ回路は同一基板上に
形成されたＮチャネル型ＴＦＴ（ＮＴＦＴと略記する）
とＰチャネル型ＴＦＴ（ＰＴＦＴと略記する）とを相補
的に組み合わせて構成する。
【０１０６】図８は実施例４に示した構成を利用したＣ
ＭＯＳ回路であり、８０１はＰＴＦＴのソース電極、８
０２はＮＴＦＴのソース電極、８０３はＮ／Ｐ共通のド
レイン電極である。
ＭＯＳ回路であり、８０１はＰＴＦＴのソース電極、８
０２はＮＴＦＴのソース電極、８０３はＮ／Ｐ共通のド
レイン電極である。
【０１０７】また、ＮＴＦＴは実施例１で説明した作製
工程によってｎ+ 層８０４、８０５、ｎ- 層８０６、８
０７が形成されている。一方、ＰＴＦＴの方にはｐ++層
８０８、８０９、ｐ- 層８１０、８１１が形成されてい
る。
工程によってｎ+ 層８０４、８０５、ｎ- 層８０６、８
０７が形成されている。一方、ＰＴＦＴの方にはｐ++層
８０８、８０９、ｐ- 層８１０、８１１が形成されてい
る。
【０１０８】なお、同一基板上にＣＭＯＳ回路を作製す
ることは非常に容易である。本願発明の場合、まず、実
施例１の工程に従って図２（Ｂ）の状態を得る。
ることは非常に容易である。本願発明の場合、まず、実
施例１の工程に従って図２（Ｂ）の状態を得る。
【０１０９】この状態ではＮ型／Ｐ型関係なく１５族か
ら選ばれた元素が全面に添加されているが、ＰＴＦＴを
作製する場合にはＮＴＦＴとする領域をレジストマスク
等で隠して１３族から選ばれた元素（代表的にはボロ
ン、インジウムまたはガリウム）を添加すれば良い。
ら選ばれた元素が全面に添加されているが、ＰＴＦＴを
作製する場合にはＮＴＦＴとする領域をレジストマスク
等で隠して１３族から選ばれた元素（代表的にはボロ
ン、インジウムまたはガリウム）を添加すれば良い。
【０１１０】本実施例ではボロンを例にとるが、この
時、ボロンはリンの濃度の少なくとも３倍以上（代表的
には 3×1019〜 1×1022atoms/cm3 、好ましくは 3×10
20〜 3×1021atoms/cm3 ）に添加して導電性を反転させ
なければならない。また、ｎ+層及びｎ- 層全てを完全
にｐ++層及びｐ- 層に反転させるためには、ボロン添加
時の濃度プロファイルを調節してリンの添加深さよりも
深く添加することが重要である。
時、ボロンはリンの濃度の少なくとも３倍以上（代表的
には 3×1019〜 1×1022atoms/cm3 、好ましくは 3×10
20〜 3×1021atoms/cm3 ）に添加して導電性を反転させ
なければならない。また、ｎ+層及びｎ- 層全てを完全
にｐ++層及びｐ- 層に反転させるためには、ボロン添加
時の濃度プロファイルを調節してリンの添加深さよりも
深く添加することが重要である。
【０１１１】従って、ボロンの膜中における濃度プロフ
ァイルは図９の様になる。図９において、９００は半導
体層、９０１はボロン添加前のリンの濃度プロファイ
ル、９０２はボロン添加後のボロンの濃度プロファイ
ル、９０３はｐ++層、９０４はｐ- 層、９０５はｉ層で
ある。
ァイルは図９の様になる。図９において、９００は半導
体層、９０１はボロン添加前のリンの濃度プロファイ
ル、９０２はボロン添加後のボロンの濃度プロファイ
ル、９０３はｐ++層、９０４はｐ- 層、９０５はｉ層で
ある。
【０１１２】この時、ｐ++層９０３の厚さは10〜150 nm
（代表的には50〜100 nm）とし、Ｐ- 層９０４の厚さは
30〜300 nm（代表的には 100〜200 nm）とする。ただ
し、ＰＴＦＴは元来劣化に強いのでｐ- 層をＬＤＤ領域
として利用する必要性は必ずしもない。わざわざｐ- 層
９０４の膜厚について言及したのは、イオン注入法等の
添加手段を用いる限り、連続的に変化する濃度勾配によ
って必ずｐ- 層が形成されるからである。
（代表的には50〜100 nm）とし、Ｐ- 層９０４の厚さは
30〜300 nm（代表的には 100〜200 nm）とする。ただ
し、ＰＴＦＴは元来劣化に強いのでｐ- 層をＬＤＤ領域
として利用する必要性は必ずしもない。わざわざｐ- 層
９０４の膜厚について言及したのは、イオン注入法等の
添加手段を用いる限り、連続的に変化する濃度勾配によ
って必ずｐ- 層が形成されるからである。
【０１１３】ところで、本実施例ではＮＴＦＴとＰＴＦ
Ｔのどちらもソース領域側には実施例２に示した構成の
ＨＲＤ構造（オーバーラップ領域を利用したタイプ）を
用い、ドレイン領域側には実施例１に示した構成のＨＲ
Ｄ構造（マスクオフセットを利用したタイプ）を設けて
いる。
Ｔのどちらもソース領域側には実施例２に示した構成の
ＨＲＤ構造（オーバーラップ領域を利用したタイプ）を
用い、ドレイン領域側には実施例１に示した構成のＨＲ
Ｄ構造（マスクオフセットを利用したタイプ）を設けて
いる。
【０１１４】そのため、上面図で明らかな様にＰＴＦＴ
のソース領域側にはＹｉの長さを持つオーバーラップ領
域を有し、ドレイン領域側にはＸｉの長さを持つマスク
オフセット領域を有している。また、ＮＴＦＴのソース
領域側にはＹj の長さを持つオーバーラップ領域を有
し、ドレイン領域側にはＸj の長さを持つマスクオフセ
ット領域を有している。
のソース領域側にはＹｉの長さを持つオーバーラップ領
域を有し、ドレイン領域側にはＸｉの長さを持つマスク
オフセット領域を有している。また、ＮＴＦＴのソース
領域側にはＹj の長さを持つオーバーラップ領域を有
し、ドレイン領域側にはＸj の長さを持つマスクオフセ
ット領域を有している。
【０１１５】この時、ＸｉとＸj 、ＹｉとＹj の長さは
それぞれマスク設計によって自由に調節できる。従っ
て、それぞれの長さは回路構成の必要に応じて適宜決定
すれば良く、Ｎチャネル型とＰチャネル型とで揃える必
要はない。
それぞれマスク設計によって自由に調節できる。従っ
て、それぞれの長さは回路構成の必要に応じて適宜決定
すれば良く、Ｎチャネル型とＰチャネル型とで揃える必
要はない。
【０１１６】また、この様な構造ではＣＭＯＳ回路の共
通ドレインとなる領域の耐圧特性を高くすることができ
るので、動作電圧の高い回路を構成する場合において、
非常に有効な構成である。
通ドレインとなる領域の耐圧特性を高くすることができ
るので、動作電圧の高い回路を構成する場合において、
非常に有効な構成である。
【０１１７】なお、実施例１〜４に示した構成のＴＦＴ
を用いたＣＭＯＳ回路の構成を図８に示したが、これ以
外の全ての組み合わせも可能であることは言うまでもな
い。可能な構成パターンとしては、一つのＴＦＴについ
て９通りあるので、ＣＭＯＳ回路では９2 ＝８１通りが
ある。これらの複数の組み合わせの中から、回路が必要
する性能に応じて最適な組み合わせを採用していけば良
い。
を用いたＣＭＯＳ回路の構成を図８に示したが、これ以
外の全ての組み合わせも可能であることは言うまでもな
い。可能な構成パターンとしては、一つのＴＦＴについ
て９通りあるので、ＣＭＯＳ回路では９2 ＝８１通りが
ある。これらの複数の組み合わせの中から、回路が必要
する性能に応じて最適な組み合わせを採用していけば良
い。
【０１１８】また、本実施例に示した様に本願発明はＰ
ＴＦＴにも容易に適用することができる。その場合、本
願発明のボトムゲイト型ＴＦＴ（ＰＴＦＴ）のモビリテ
ィは30〜150cm2/Vs （代表的には10〜100cm2/Vs ）、し
きい値電圧は−１〜−３Ｖを実現しうる。
ＴＦＴにも容易に適用することができる。その場合、本
願発明のボトムゲイト型ＴＦＴ（ＰＴＦＴ）のモビリテ
ィは30〜150cm2/Vs （代表的には10〜100cm2/Vs ）、し
きい値電圧は−１〜−３Ｖを実現しうる。
【０１１９】〔実施例６〕本実施例では、珪素の結晶化
を助長する触媒元素としてＧｅ（ゲルマニウム）を利用
した場合の例をついて説明する。Ｇｅを利用する場合、
汎用性の高さからイオン注入法、イオンドーピング法ま
たはプラズマ処理による添加を行うことが好ましい。ま
た、Ｇｅを含む雰囲気中で熱処理を行うことで気相から
添加することも可能である。
を助長する触媒元素としてＧｅ（ゲルマニウム）を利用
した場合の例をついて説明する。Ｇｅを利用する場合、
汎用性の高さからイオン注入法、イオンドーピング法ま
たはプラズマ処理による添加を行うことが好ましい。ま
た、Ｇｅを含む雰囲気中で熱処理を行うことで気相から
添加することも可能である。
【０１２０】ＧｅはＳｉ（シリコン）と同じ１４族に属
する元素であるため、Ｓｉとの相性が非常に良い。Ｇｅ
とＳｉとの化合物（Six Ge1-x で示される。ただし０＜
Ｘ＜１）は本願発明の半導体層として活用することもで
きることは既に述べた。
する元素であるため、Ｓｉとの相性が非常に良い。Ｇｅ
とＳｉとの化合物（Six Ge1-x で示される。ただし０＜
Ｘ＜１）は本願発明の半導体層として活用することもで
きることは既に述べた。
【０１２１】そのため、本実施例の様にＧｅを用いた非
晶質珪素膜の結晶化を行った場合、結晶化後に触媒元素
をゲッタリングする必要性がない。勿論、ゲッタリング
工程を行っても構わないが、ＴＦＴ特性に影響はない。
晶質珪素膜の結晶化を行った場合、結晶化後に触媒元素
をゲッタリングする必要性がない。勿論、ゲッタリング
工程を行っても構わないが、ＴＦＴ特性に影響はない。
【０１２２】従って、ゲッタリング工程の加熱処理を省
略することができるので製造工程のスループットが大幅
に向上する。また、Six Ge1-x 膜を用いたＴＦＴは高い
モビリティを示すことが知られているので、珪素膜中に
おけるＧｅの含有量が適切であれば動作速度の向上も期
待しうる。
略することができるので製造工程のスループットが大幅
に向上する。また、Six Ge1-x 膜を用いたＴＦＴは高い
モビリティを示すことが知られているので、珪素膜中に
おけるＧｅの含有量が適切であれば動作速度の向上も期
待しうる。
【０１２３】なお、本実施例の構成は実施例１〜５のい
ずれの構成に対しても適用することが可能である。
ずれの構成に対しても適用することが可能である。
【０１２４】〔実施例７〕本実施例では、本願発明のＴ
ＦＴに対してしきい値電圧を制御するための工夫を施し
た場合の例について説明する。
ＦＴに対してしきい値電圧を制御するための工夫を施し
た場合の例について説明する。
【０１２５】しきい値電圧を制御するために１３族（代
表的にはボロン、インジウム、ガリウム）または１５族
（代表的にはリン、砒素、アンチモン）から選ばれた元
素をチャネル形成領域に対して添加する技術はチャネル
ドープと呼ばれている。
表的にはボロン、インジウム、ガリウム）または１５族
（代表的にはリン、砒素、アンチモン）から選ばれた元
素をチャネル形成領域に対して添加する技術はチャネル
ドープと呼ばれている。
【０１２６】本願発明に対してチャネルドープを行うこ
とは有効であり、以下に示す２通りの方法が簡易で良
い。
とは有効であり、以下に示す２通りの方法が簡易で良
い。
【０１２７】まず、非晶質珪素膜を成膜する時点におい
て成膜ガスにしきい値電圧を制御するための不純物を含
むガス（例えばジボラン、フォスフィン等）を混在さ
せ、成膜と同時に所定量を含有させる方式がある。この
場合、工程数を全く増やす必要がないが、Ｎ型及びＰ型
の両ＴＦＴに対して同濃度が添加されるため、両者で濃
度を異ならせるといった要求には対応できない。
て成膜ガスにしきい値電圧を制御するための不純物を含
むガス（例えばジボラン、フォスフィン等）を混在さ
せ、成膜と同時に所定量を含有させる方式がある。この
場合、工程数を全く増やす必要がないが、Ｎ型及びＰ型
の両ＴＦＴに対して同濃度が添加されるため、両者で濃
度を異ならせるといった要求には対応できない。
【０１２８】次に、図２（Ｄ）で説明した様なチャネル
エッチング工程（チャネル形成領域の形成工程）が終了
した後で、ソース／ドレイン電極をマスクとしてチャネ
ル形成領域（またはチャネル形成領域とマスクオフセッ
ト領域）に対して選択的に不純物添加を行う方式があ
る。
エッチング工程（チャネル形成領域の形成工程）が終了
した後で、ソース／ドレイン電極をマスクとしてチャネ
ル形成領域（またはチャネル形成領域とマスクオフセッ
ト領域）に対して選択的に不純物添加を行う方式があ
る。
【０１２９】添加方法はイオン注入法、イオンドーピン
グ法、プラズマ処理法、気相法（雰囲気からの拡散）、
固相法（膜中からの拡散）など様々な方法を用いること
ができるが、チャネル形成領域が薄いので、気相法や固
相法等の様にダメージをあたえない方法が好ましい。
グ法、プラズマ処理法、気相法（雰囲気からの拡散）、
固相法（膜中からの拡散）など様々な方法を用いること
ができるが、チャネル形成領域が薄いので、気相法や固
相法等の様にダメージをあたえない方法が好ましい。
【０１３０】なお、イオン注入法等を用いる場合には、
ＴＦＴ全体を覆う保護膜を設けてから行えばチャネル形
成領域のダメージを減らすことができる。
ＴＦＴ全体を覆う保護膜を設けてから行えばチャネル形
成領域のダメージを減らすことができる。
【０１３１】また、不純物を添加した後はレーザーアニ
ール、ランプアニール、ファーネスアニールまたはそれ
らを組み合わせて不純物の活性化工程を行う。この時、
チャネル形成領域が受けたダメージも殆ど回復する。
ール、ランプアニール、ファーネスアニールまたはそれ
らを組み合わせて不純物の活性化工程を行う。この時、
チャネル形成領域が受けたダメージも殆ど回復する。
【０１３２】本実施例を実施する場合、チャネル形成領
域には 1×1015〜 5×1018atoms/cm3 （代表的には 1×
1015〜 5×1017atoms/cm3 ）の濃度でしきい値電圧を制
御するための不純物を添加すれば良い。
域には 1×1015〜 5×1018atoms/cm3 （代表的には 1×
1015〜 5×1017atoms/cm3 ）の濃度でしきい値電圧を制
御するための不純物を添加すれば良い。
【０１３３】そして、本実施例を本願発明のＴＦＴに実
施した場合、Ｎチャネル型ＴＦＴのしきい値電圧を 0.5
〜2.5 Ｖの範囲に収めることができる。また、Ｐチャネ
ル型ＴＦＴに適用した場合にはしきい値電圧を-0.1〜-
2.0Ｖの範囲に収めることが可能である。
施した場合、Ｎチャネル型ＴＦＴのしきい値電圧を 0.5
〜2.5 Ｖの範囲に収めることができる。また、Ｐチャネ
ル型ＴＦＴに適用した場合にはしきい値電圧を-0.1〜-
2.0Ｖの範囲に収めることが可能である。
【０１３４】なお、本実施例の構成は実施例１〜６のい
ずれの構成との組み合わせも可能である。また、実施例
５のＣＭＯＳ回路に適用する場合、Ｎ型ＴＦＴとＰ型Ｔ
ＦＴとで添加濃度や添加する不純物の種類を異なるもの
とすることもできる。
ずれの構成との組み合わせも可能である。また、実施例
５のＣＭＯＳ回路に適用する場合、Ｎ型ＴＦＴとＰ型Ｔ
ＦＴとで添加濃度や添加する不純物の種類を異なるもの
とすることもできる。
【０１３５】〔実施例８〕図２（Ｄ）に示した構造で
は、島状半導体層を完全に囲む様にしてソース電極１１
３とドレイン電極１１４とが形成されている。本実施例
ではこれとは別の構成について説明する。
は、島状半導体層を完全に囲む様にしてソース電極１１
３とドレイン電極１１４とが形成されている。本実施例
ではこれとは別の構成について説明する。
【０１３６】図１０（Ａ）に示す構造は、基本的には図
２（Ｄ）と似ているが、ソース電極１１及びドレイン電
極１２の形状が異なる点に特徴がある。即ち、一部にお
いて島状半導体層（厳密にはソース／ドレイン領域）よ
りもａで示される距離だけ内側にソース電極１１及びド
レイン電極１２が形成されている。
２（Ｄ）と似ているが、ソース電極１１及びドレイン電
極１２の形状が異なる点に特徴がある。即ち、一部にお
いて島状半導体層（厳密にはソース／ドレイン領域）よ
りもａで示される距離だけ内側にソース電極１１及びド
レイン電極１２が形成されている。
【０１３７】また、１３で示される領域は、チャネル形
成領域１４と同じ膜厚を有する領域であり、距離ａの幅
を持つ。図面上では模式的に表しているが、距離ａは１
〜300 μｍ（代表的には10〜200 μｍ）である。
成領域１４と同じ膜厚を有する領域であり、距離ａの幅
を持つ。図面上では模式的に表しているが、距離ａは１
〜300 μｍ（代表的には10〜200 μｍ）である。
【０１３８】ここで作製工程と照らし合わせて本実施例
の特徴を説明する。本実施例では図１０（Ｂ）に示す様
にソース電極１１及びドレイン電極１２を形成する。こ
こで１５は島状半導体層であり、端部１６が露出する。
の特徴を説明する。本実施例では図１０（Ｂ）に示す様
にソース電極１１及びドレイン電極１２を形成する。こ
こで１５は島状半導体層であり、端部１６が露出する。
【０１３９】この状態でチャネルエッチング工程を行う
と、ソース電極１１及びドレイン電極１２がマスクとな
って自己整合的に島状半導体層１５がエッチングされ
る。この場合、端部１６も同時にエッチングされる。
と、ソース電極１１及びドレイン電極１２がマスクとな
って自己整合的に島状半導体層１５がエッチングされ
る。この場合、端部１６も同時にエッチングされる。
【０１４０】この様にして図１０（Ａ）の様な構造が得
られる。従って、端部１６がチャネル形成領域１４と同
じ膜厚を有することは明らかである。
られる。従って、端部１６がチャネル形成領域１４と同
じ膜厚を有することは明らかである。
【０１４１】この島状半導体層の突出部１３を形成する
理由は以下の２つがある。 （１）チャネルエッチング工程におけるエッチングモニ
タとして利用する。 （２）後工程で保護膜や層間絶縁膜を形成する際に、島
状半導体層の段差によるカバレッジ不良を低減する。
理由は以下の２つがある。 （１）チャネルエッチング工程におけるエッチングモニ
タとして利用する。 （２）後工程で保護膜や層間絶縁膜を形成する際に、島
状半導体層の段差によるカバレッジ不良を低減する。
【０１４２】エッチングモニタとしては、製造過程にお
ける抜き取り検査によってチャネル形成領域が適切な膜
厚となっているかどうかを検査する場合に用いる。
ける抜き取り検査によってチャネル形成領域が適切な膜
厚となっているかどうかを検査する場合に用いる。
【０１４３】なお、本実施例の構成は実施例１〜７のい
ずれの構成とも組み合わせることが可能である。
ずれの構成とも組み合わせることが可能である。
【０１４４】〔実施例９〕本実施例では実施例５に示し
たＣＭＯＳ回路（インバータ回路）の回路構成の例につ
いて図１１を用いて説明する。
たＣＭＯＳ回路（インバータ回路）の回路構成の例につ
いて図１１を用いて説明する。
【０１４５】図１１（Ａ）に示すのは、図８に示したも
のと同一構造のＣＭＯＳ回路である。この場合、回路構
成はゲイト電極２０、Ｎ型ＴＦＴの半導体層２１、Ｐ型
ＴＦＴの半導体層２２、Ｎ型ＴＦＴのソース電極２３、
Ｐ型ＴＦＴのソース電極２４、共通ドレイン電極２５か
ら構成される。
のと同一構造のＣＭＯＳ回路である。この場合、回路構
成はゲイト電極２０、Ｎ型ＴＦＴの半導体層２１、Ｐ型
ＴＦＴの半導体層２２、Ｎ型ＴＦＴのソース電極２３、
Ｐ型ＴＦＴのソース電極２４、共通ドレイン電極２５か
ら構成される。
【０１４６】なお、各端子部ａ、ｂ、ｃ、ｄはそれぞれ
図１１（Ｃ）に示したインバータ回路の端子部ａ、ｂ、
ｃ、ｄに対応している。
図１１（Ｃ）に示したインバータ回路の端子部ａ、ｂ、
ｃ、ｄに対応している。
【０１４７】次に、図１１（Ｂ）に示すのは、Ｎ型ＴＦ
ＴとＰ型ＴＦＴとでドレイン領域となる半導体層を共通
化した場合の例である。各符号は図１１（Ａ）で説明し
た符号に対応している。
ＴとＰ型ＴＦＴとでドレイン領域となる半導体層を共通
化した場合の例である。各符号は図１１（Ａ）で説明し
た符号に対応している。
【０１４８】図１１（Ｂ）の構造ではＴＦＴ同士を非常
に高い密度で形成することができるため、回路を高集積
化する場合などに非常に有効である。共通化した半導体
層はＰＮ接合を形成するが問題とはならない。
に高い密度で形成することができるため、回路を高集積
化する場合などに非常に有効である。共通化した半導体
層はＰＮ接合を形成するが問題とはならない。
【０１４９】〔実施例１０〕本実施例では、実施例１〜
５の構成のＴＦＴ及びＣＭＯＳ回路を作製する過程にお
いて、加熱処理の手段としてランプアニールを用いる場
合の例を示す。
５の構成のＴＦＴ及びＣＭＯＳ回路を作製する過程にお
いて、加熱処理の手段としてランプアニールを用いる場
合の例を示す。
【０１５０】ランプアニールとしてはＲＴＡ（Rapid Th
ermal Anneal）による熱処理が知られている。これは赤
外ランプからの強光を照射することにより短時間（数秒
から数十秒）で高温の加熱処理を行う技術であり、スル
ープットが非常に良い。また、赤外光以外に補助的に紫
外光を用いる場合もある。
ermal Anneal）による熱処理が知られている。これは赤
外ランプからの強光を照射することにより短時間（数秒
から数十秒）で高温の加熱処理を行う技術であり、スル
ープットが非常に良い。また、赤外光以外に補助的に紫
外光を用いる場合もある。
【０１５１】本願発明においては、非晶質半導体膜の結
晶化工程、結晶性半導体膜の結晶性改善工程、触媒元素
のゲッタリング工程、しきい値制御のための不純物の活
性化工程等に加熱処理を行う。この様な時に本実施例を
利用することができる。
晶化工程、結晶性半導体膜の結晶性改善工程、触媒元素
のゲッタリング工程、しきい値制御のための不純物の活
性化工程等に加熱処理を行う。この様な時に本実施例を
利用することができる。
【０１５２】なお、本実施例の構成と他の実施例の構成
とは自由に組み合わせることが可能である。
とは自由に組み合わせることが可能である。
【０１５３】〔実施例１１〕本実施例では実施例１とは
異なる手段で触媒元素のゲッタリングを行う場合につい
て説明する。
異なる手段で触媒元素のゲッタリングを行う場合につい
て説明する。
【０１５４】実施例１では１５族から選ばれた元素のみ
を利用してゲッタリング工程を行っているが、触媒元素
のゲッタリング工程は１３族及び１５族から選ばれた元
素が添加された状態でも実施することができる。
を利用してゲッタリング工程を行っているが、触媒元素
のゲッタリング工程は１３族及び１５族から選ばれた元
素が添加された状態でも実施することができる。
【０１５５】その場合、まず図１（Ｅ）に示す状態を得
たら、Ｎチャネル型ＴＦＴとなる領域のみをレジストマ
スクで隠して次にボロンを添加する。即ち、Ｎチャネル
型ＴＦＴとなる領域にはリンのみが存在し、Ｐチャネル
型ＴＦＴとなる領域にはボロンのみが存在する。
たら、Ｎチャネル型ＴＦＴとなる領域のみをレジストマ
スクで隠して次にボロンを添加する。即ち、Ｎチャネル
型ＴＦＴとなる領域にはリンのみが存在し、Ｐチャネル
型ＴＦＴとなる領域にはボロンのみが存在する。
【０１５６】そして、その状態で加熱処理を行い、触媒
元素のゲッタリング工程を実施すれば良い。本発明者ら
の実験ではリンのみによるゲッタリング効果よりもリン
＋ボロンによるゲッタリング効果の方が効果が高いこと
が確かめられている。ただし、ボロンのみではゲッタリ
ング効果はなく、リン＋リンよりも高濃度のボロンとい
う組み合わせの時に高いゲッタリング効果を示した。
元素のゲッタリング工程を実施すれば良い。本発明者ら
の実験ではリンのみによるゲッタリング効果よりもリン
＋ボロンによるゲッタリング効果の方が効果が高いこと
が確かめられている。ただし、ボロンのみではゲッタリ
ング効果はなく、リン＋リンよりも高濃度のボロンとい
う組み合わせの時に高いゲッタリング効果を示した。
【０１５７】なお、本実施例の構成と他の実施例の構成
とは自由に組み合わせることが可能である。
とは自由に組み合わせることが可能である。
【０１５８】〔実施例１２〕基板として耐熱性の高い石
英基板やシリコン基板を用いている場合、ｎ+ 導電層及
びｎ- 導電層を形成する前にハロゲン元素を含む酸化性
雰囲気中で700 〜1100℃程度の加熱処理を行うことも有
効である。これはハロゲン元素による金属元素のゲッタ
リング効果を利用する技術である。
英基板やシリコン基板を用いている場合、ｎ+ 導電層及
びｎ- 導電層を形成する前にハロゲン元素を含む酸化性
雰囲気中で700 〜1100℃程度の加熱処理を行うことも有
効である。これはハロゲン元素による金属元素のゲッタ
リング効果を利用する技術である。
【０１５９】また、この技術と実施例１１に示した様な
ゲッタリング工程とを併用することでさらに徹底的に非
晶質半導体膜の結晶化に利用した触媒元素を除去するこ
とができる。こうして、触媒元素を少なくともチャネル
形成領域から徹底的に除去しておけば信頼性の高い半導
体装置を得ることができる。
ゲッタリング工程とを併用することでさらに徹底的に非
晶質半導体膜の結晶化に利用した触媒元素を除去するこ
とができる。こうして、触媒元素を少なくともチャネル
形成領域から徹底的に除去しておけば信頼性の高い半導
体装置を得ることができる。
【０１６０】〔実施例１３〕本実施例では、実施例１で
説明した基本的な作製工程に従って、同一基板上にドラ
イバー回路（周辺駆動回路）と画素マトリクス回路とを
一体形成したアクティブマトリクス型表示装置を作製す
る例を示す。
説明した基本的な作製工程に従って、同一基板上にドラ
イバー回路（周辺駆動回路）と画素マトリクス回路とを
一体形成したアクティブマトリクス型表示装置を作製す
る例を示す。
【０１６１】本実施例ではドライバー回路としては基本
構成であるＣＭＯＳ回路（図１１（Ｂ）に示したタイ
プ）を示す。なお、ドライバー回路以外に、Ｄ／Ａコン
バータ回路、メモリ回路、γ補正回路などの信号処理回
路（これらをドライバー回路と区別するためにロジック
回路と呼ぶ）を本願発明のＴＦＴで構成することも可能
である。その場合にもＣＭＯＳ回路が基本回路として用
いられる。
構成であるＣＭＯＳ回路（図１１（Ｂ）に示したタイ
プ）を示す。なお、ドライバー回路以外に、Ｄ／Ａコン
バータ回路、メモリ回路、γ補正回路などの信号処理回
路（これらをドライバー回路と区別するためにロジック
回路と呼ぶ）を本願発明のＴＦＴで構成することも可能
である。その場合にもＣＭＯＳ回路が基本回路として用
いられる。
【０１６２】また、画素マトリクス回路としてはマルチ
ゲイト型ＴＦＴを用いる例を示す。本実施例ではダブル
ゲイト構造とする例を示すが、シングルゲイト構造でも
トリプルゲイト構造でも構わない。
ゲイト型ＴＦＴを用いる例を示す。本実施例ではダブル
ゲイト構造とする例を示すが、シングルゲイト構造でも
トリプルゲイト構造でも構わない。
【０１６３】まず、実施例１の作製工程を利用して図２
（Ａ）に示す工程（触媒元素のゲッタリング工程）まで
を終了する。この状態を図１２（Ａ）に示す。
（Ａ）に示す工程（触媒元素のゲッタリング工程）まで
を終了する。この状態を図１２（Ａ）に示す。
【０１６４】図１２（Ａ）において、３０はガラス基
板、３１は下地膜、３２はＣＭＯＳ回路となるＰＴＦＴ
のゲイト電極、３３はＮＴＦＴのゲイト電極である。ま
た、３４、３５は画素ＴＦＴのゲイト電極であり、図示
されない部分で両電極は接続されている。なお、本実施
例ではゲイト電極の材料としてタンタル（Ｔａ）と窒化
タンタル（ＴａＮ）からなる積層膜を用いる。場合によ
ってはゲイト電極表面にＴａ2 Ｏ5 で示される陽極酸化
膜を設けてもよい。また、タンタル膜単体でゲイト電極
を構成しても良い。
板、３１は下地膜、３２はＣＭＯＳ回路となるＰＴＦＴ
のゲイト電極、３３はＮＴＦＴのゲイト電極である。ま
た、３４、３５は画素ＴＦＴのゲイト電極であり、図示
されない部分で両電極は接続されている。なお、本実施
例ではゲイト電極の材料としてタンタル（Ｔａ）と窒化
タンタル（ＴａＮ）からなる積層膜を用いる。場合によ
ってはゲイト電極表面にＴａ2 Ｏ5 で示される陽極酸化
膜を設けてもよい。また、タンタル膜単体でゲイト電極
を構成しても良い。
【０１６５】また、その上には窒化珪素膜３６、酸化窒
化珪素膜３７が設けられ、さらにその上に半導体層が形
成される。本実施例の半導体層は実施例１に示した様な
手段で結晶化され、その後、リン添加工程が行われてｎ
+ 層３８、ｎ- 層３９、ｉ層４０が形成される。これら
各層の詳細な条件は実施例１に示してある。
化珪素膜３７が設けられ、さらにその上に半導体層が形
成される。本実施例の半導体層は実施例１に示した様な
手段で結晶化され、その後、リン添加工程が行われてｎ
+ 層３８、ｎ- 層３９、ｉ層４０が形成される。これら
各層の詳細な条件は実施例１に示してある。
【０１６６】次に、ＲＴＡ処理によるゲッタリング工程
を行い、ｉ層４０の中に含まれる触媒元素（実施例１に
従えばニッケル）をリンを含む領域に対してゲッタリン
グさせる。
を行い、ｉ層４０の中に含まれる触媒元素（実施例１に
従えばニッケル）をリンを含む領域に対してゲッタリン
グさせる。
【０１６７】次に、ＣＭＯＳ回路のＰＴＦＴとなる領域
以外をレジストマスク（図示せず）で隠して１３族から
選ばれた元素であるボロンを添加する。本実施例では先
程添加したリン濃度の３倍の濃度のボロンを添加して、
Ｐ++層４１、Ｐ- 層４２を形成する。（図１２（Ｂ））
以外をレジストマスク（図示せず）で隠して１３族から
選ばれた元素であるボロンを添加する。本実施例では先
程添加したリン濃度の３倍の濃度のボロンを添加して、
Ｐ++層４１、Ｐ- 層４２を形成する。（図１２（Ｂ））
【０１６８】次に、レーザーアニール工程を行い、イオ
ン注入工程（またはイオンドーピング工程）で非晶質化
した結晶性半導体層の結晶性を改善する。また、同時に
添加した不純物（リン及びボロン）の活性化も行われ
る。（図１２（Ｃ））
ン注入工程（またはイオンドーピング工程）で非晶質化
した結晶性半導体層の結晶性を改善する。また、同時に
添加した不純物（リン及びボロン）の活性化も行われ
る。（図１２（Ｃ））
【０１６９】なお、このレーザーアニール工程の前に、
ＲＴＡ処理による脱水素化を行っておくとレーザーアニ
ールの際に水素の突沸現象を防ぐことができる。
ＲＴＡ処理による脱水素化を行っておくとレーザーアニ
ールの際に水素の突沸現象を防ぐことができる。
【０１７０】次に、結晶性半導体層をエッチングして島
状半導体層４３、４４を形成する。なお、この時、次に
形成する電極（第２配線）とゲイト配線との一部を接続
するためにコンタクトホールを形成する。
状半導体層４３、４４を形成する。なお、この時、次に
形成する電極（第２配線）とゲイト配線との一部を接続
するためにコンタクトホールを形成する。
【０１７１】なお、前述のレーザーアニール工程は結晶
性半導体層を島状半導体層に加工してから行うことも可
能である。
性半導体層を島状半導体層に加工してから行うことも可
能である。
【０１７２】そして、導電性を有する薄膜を形成してパ
ターニングを行い、ＣＭＯＳ回路のソース電極４５（Ｎ
ＴＦＴ）、４６（ＰＴＦＴ）、共通ドレイン電極４７を
形成する。また、画素ＴＦＴのソース電極４８、ドレイ
ン電極４９を形成する。なお、５０で示される電極は、
マスクとしてのみ機能するため、本明細書中ではマスク
電極と呼ぶことにする。（図１３（Ａ））
ターニングを行い、ＣＭＯＳ回路のソース電極４５（Ｎ
ＴＦＴ）、４６（ＰＴＦＴ）、共通ドレイン電極４７を
形成する。また、画素ＴＦＴのソース電極４８、ドレイ
ン電極４９を形成する。なお、５０で示される電極は、
マスクとしてのみ機能するため、本明細書中ではマスク
電極と呼ぶことにする。（図１３（Ａ））
【０１７３】図１３（Ａ）の状態が得られたら、チャネ
ルエッチング工程を行ってチャネル形成領域５１〜５４
を形成する。この時、ドライバー回路の方はどちらのＴ
ＦＴもドレイン側のみにマスクオフセット領域を設け
て、両方のソース側にオーバーラップ領域を設けた構成
とする。
ルエッチング工程を行ってチャネル形成領域５１〜５４
を形成する。この時、ドライバー回路の方はどちらのＴ
ＦＴもドレイン側のみにマスクオフセット領域を設け
て、両方のソース側にオーバーラップ領域を設けた構成
とする。
【０１７４】また、画素ＴＦＴは図１３（Ｂ）に示す様
にソース電極４８及びドレイン電極４９と接続する方に
マスクオフセット領域を設け、マスク電極５０の下には
オーバーラップ領域を設けた構成とする。
にソース電極４８及びドレイン電極４９と接続する方に
マスクオフセット領域を設け、マスク電極５０の下には
オーバーラップ領域を設けた構成とする。
【０１７５】画素ＴＦＴはソース／ドレイン領域が映像
信号の充放電の際に入れ替わるので、ＴＦＴ両端の耐圧
を高くする必要がある。また、マスク電極５０の下方の
抵抗成分が高いとスイッチング動作が遅くなるので、オ
ーバーラップ領域を設けてキャリアが移動しやすい状態
にすることが望ましい。
信号の充放電の際に入れ替わるので、ＴＦＴ両端の耐圧
を高くする必要がある。また、マスク電極５０の下方の
抵抗成分が高いとスイッチング動作が遅くなるので、オ
ーバーラップ領域を設けてキャリアが移動しやすい状態
にすることが望ましい。
【０１７６】なお、本実施例は最も好ましいと思われる
一実施例であり、本実施例がこの構造に限定されること
はない。実施者は、実施例１〜４で説明したそれぞれの
構造の長所を生かして最適な構造を選択すれば良い。
一実施例であり、本実施例がこの構造に限定されること
はない。実施者は、実施例１〜４で説明したそれぞれの
構造の長所を生かして最適な構造を選択すれば良い。
【０１７７】次に、酸化窒化珪素膜でなる保護膜５５を
200 nmの厚さに形成して、その上に有機性樹脂膜でなる
層間絶縁膜５６を形成する。有機性樹脂膜５６としては
ポリイミド、ポリアミド、ポリイミドアミド、アクリル
を用いることができる。
200 nmの厚さに形成して、その上に有機性樹脂膜でなる
層間絶縁膜５６を形成する。有機性樹脂膜５６としては
ポリイミド、ポリアミド、ポリイミドアミド、アクリル
を用いることができる。
【０１７８】次に、層間絶縁膜５６に対してコンタクト
ホールを形成して、透明導電膜（代表的にはＩＴＯ）か
ら構成される画素電極５７を形成する。最後に水素化を
行って図１３（Ｃ）に示す様なアクティブマトリクス基
板が完成する。
ホールを形成して、透明導電膜（代表的にはＩＴＯ）か
ら構成される画素電極５７を形成する。最後に水素化を
行って図１３（Ｃ）に示す様なアクティブマトリクス基
板が完成する。
【０１７９】後は、公知のセル組み工程を利用して対向
基板とアクティブマトリクス基板との間に液晶層を挟持
すればアクティブマトリクス型液晶表示装置を作製する
ことが可能である。
基板とアクティブマトリクス基板との間に液晶層を挟持
すればアクティブマトリクス型液晶表示装置を作製する
ことが可能である。
【０１８０】なお、本実施例に示したアクティブマトリ
クス基板を作製するに必要なパターニング回数は７回で
ある。その工程を以下に示す。 （１）ゲイト電極パターニング （２）ボロン添加領域パターニング （３）島状半導体層パターニング （４）ゲイトコンタクトパターニング （５）ソース／ドレイン電極パターニング （６）ＩＴＯコンタクトパターニング （７）ＩＴＯパターニング
クス基板を作製するに必要なパターニング回数は７回で
ある。その工程を以下に示す。 （１）ゲイト電極パターニング （２）ボロン添加領域パターニング （３）島状半導体層パターニング （４）ゲイトコンタクトパターニング （５）ソース／ドレイン電極パターニング （６）ＩＴＯコンタクトパターニング （７）ＩＴＯパターニング
【０１８１】以上の様に、非常に少ないマスク数でアク
ティブマトリクス基板を作製することができるため、ス
ループットが大幅に向上する。また、同時に実施例１〜
５に示した構成のＴＦＴを用いて自由に回路設計するこ
とができるにので、信頼性と再現性の高い表示装置を容
易に実現することができる。
ティブマトリクス基板を作製することができるため、ス
ループットが大幅に向上する。また、同時に実施例１〜
５に示した構成のＴＦＴを用いて自由に回路設計するこ
とができるにので、信頼性と再現性の高い表示装置を容
易に実現することができる。
【０１８２】なお、本実施例に示した画素マトリクス回
路の一部を上面から見た図を図１４（Ａ）に示す。な
お、図１４（Ａ）では基本的に本実施例で用いた符号を
付してある。従って必要箇所のみを説明することとす
る。
路の一部を上面から見た図を図１４（Ａ）に示す。な
お、図１４（Ａ）では基本的に本実施例で用いた符号を
付してある。従って必要箇所のみを説明することとす
る。
【０１８３】図１４（Ａ）に示す図をＡ−Ａ’で切断し
た断面図が図１４（Ｂ）である。図１３（Ｃ）では図示
しなかったが、図１４（Ｂ）に示す様にゲイト配線と平
行に容量配線５８が形成されている。
た断面図が図１４（Ｂ）である。図１３（Ｃ）では図示
しなかったが、図１４（Ｂ）に示す様にゲイト配線と平
行に容量配線５８が形成されている。
【０１８４】この容量配線５８はドレイン電極５０と重
畳する領域（点線で囲まれた領域）において補助容量
（Ｃｓ）を形成する。この時、補助容量の誘電体はゲイ
ト絶縁層が担う。なお、補助容量の構造は本実施例に限
定されるものではない。
畳する領域（点線で囲まれた領域）において補助容量
（Ｃｓ）を形成する。この時、補助容量の誘電体はゲイ
ト絶縁層が担う。なお、補助容量の構造は本実施例に限
定されるものではない。
【０１８５】〔実施例１４〕本実施例では、実施例１３
に示した工程とは異なる構成でアクティブマトリクス型
表示装置を作製する場合の例を示す。
に示した工程とは異なる構成でアクティブマトリクス型
表示装置を作製する場合の例を示す。
【０１８６】本実施例の特徴は、まず、触媒元素を利用
した結晶化の後、レーザーアニールによる結晶性の改善
工程を行わない点にある。即ち、結晶化後はそのままリ
ンの添加工程、触媒元素のゲッタリング工程等を実施例
１３と同様に行う。
した結晶化の後、レーザーアニールによる結晶性の改善
工程を行わない点にある。即ち、結晶化後はそのままリ
ンの添加工程、触媒元素のゲッタリング工程等を実施例
１３と同様に行う。
【０１８７】そして、本実施例の特徴はチャネル形成領
域の結晶性改善工程（不純物の活性化、再結晶化等）を
図１５に示す様に保護膜５５を設けた後で行う点にあ
る。即ち、レーザー光は酸化窒化珪素膜でなる保護膜５
５を介して照射され、自己整合的にチャネル形成領域５
１〜５４に対して行われる。
域の結晶性改善工程（不純物の活性化、再結晶化等）を
図１５に示す様に保護膜５５を設けた後で行う点にあ
る。即ち、レーザー光は酸化窒化珪素膜でなる保護膜５
５を介して照射され、自己整合的にチャネル形成領域５
１〜５４に対して行われる。
【０１８８】この様に図１５の状態でレーザーアニール
を行うと、ソース／ドレイン領域からのリンやボロンと
いった不純物の逆拡散（Out Diffusion ）を抑えること
ができる。また、レーザー光のパワー（レーザーエネル
ギー）も半分位で済むという利点を得ることができる。
を行うと、ソース／ドレイン領域からのリンやボロンと
いった不純物の逆拡散（Out Diffusion ）を抑えること
ができる。また、レーザー光のパワー（レーザーエネル
ギー）も半分位で済むという利点を得ることができる。
【０１８９】なお、本実施例は図面に示された構造に限
定されることはない。実施者は、実施例１〜４で説明し
たそれぞれのＴＦＴ構造の長所を生かして最適な構造を
選択して回路設計を行えば良い。また、本実施例は他の
全ての実施例に示される構成との組み合わせが可能であ
る。
定されることはない。実施者は、実施例１〜４で説明し
たそれぞれのＴＦＴ構造の長所を生かして最適な構造を
選択して回路設計を行えば良い。また、本実施例は他の
全ての実施例に示される構成との組み合わせが可能であ
る。
【０１９０】〔実施例１５〕本実施例では、実施例１３
において、結晶化後のレーザーアニール工程を省略した
場合の例を示す。本実施例の場合、結晶化工程後はイオ
ンドーピング法を用いてリンを添加して、ＲＴＡにより
触媒元素のゲッタリング工程を行う。
において、結晶化後のレーザーアニール工程を省略した
場合の例を示す。本実施例の場合、結晶化工程後はイオ
ンドーピング法を用いてリンを添加して、ＲＴＡにより
触媒元素のゲッタリング工程を行う。
【０１９１】そして、次にイオンドーピング法によりボ
ロンを添加してＰＴＦＴとなる半導体層上にｐ++層４
１、ｐ- 層４２を形成する。なお、３８、３９はそれぞ
れｎ+層とｎ- 層である。
ロンを添加してＰＴＦＴとなる半導体層上にｐ++層４
１、ｐ- 層４２を形成する。なお、３８、３９はそれぞ
れｎ+層とｎ- 層である。
【０１９２】この状態でＲＴＡによるアニール工程を行
う。本実施例ではＲＴＡによるアニール処理によって添
加された不純物（リン及びボロン）の活性化と半導体層
の脱水素化（質量分離をしないイオンドーピングではリ
ンやボロンと一緒に水素も打ち込まれてしまうため）を
行っている。（図１６（Ａ））
う。本実施例ではＲＴＡによるアニール処理によって添
加された不純物（リン及びボロン）の活性化と半導体層
の脱水素化（質量分離をしないイオンドーピングではリ
ンやボロンと一緒に水素も打ち込まれてしまうため）を
行っている。（図１６（Ａ））
【０１９３】次に、レーザーアニール工程を行い、不純
物の添加工程で非晶質化した半導体層を再結晶化させ、
結晶性を改善する。なお、このレーザーアニール工程は
半導体層をエッチングして島状半導体層に加工してから
行っても良い。
物の添加工程で非晶質化した半導体層を再結晶化させ、
結晶性を改善する。なお、このレーザーアニール工程は
半導体層をエッチングして島状半導体層に加工してから
行っても良い。
【０１９４】後の工程は実施例１３に従えば良い。な
お、本実施例は図面に示された構造に限定されることは
ない。実施者は、実施例１〜４で説明したそれぞれのＴ
ＦＴ構造の長所を生かして最適な構造を選択して回路設
計を行えば良い。また、本実施例は他の全ての実施例に
示される構成との組み合わせが可能である。
お、本実施例は図面に示された構造に限定されることは
ない。実施者は、実施例１〜４で説明したそれぞれのＴ
ＦＴ構造の長所を生かして最適な構造を選択して回路設
計を行えば良い。また、本実施例は他の全ての実施例に
示される構成との組み合わせが可能である。
【０１９５】〔実施例１６〕本実施例は実施例１３〜１
５とは異なる構成を用いてアクティブマトリクス基板を
作製する場合の例を示す。
５とは異なる構成を用いてアクティブマトリクス基板を
作製する場合の例を示す。
【０１９６】まず、実施例１の工程に従って形成した結
晶性半導体層に対してリンの添加工程を行う。こうして
ｎ+ 層３８、ｎ- 層３９、ｉ層４０を形成する。こうし
て図１７（Ａ）の状態を得たら、次に、ＰＴＦＴとなる
領域に対してボロンの添加工程を行い、ｐ++層４１、ｐ
- 層４２を形成する。（図１７（Ｂ））
晶性半導体層に対してリンの添加工程を行う。こうして
ｎ+ 層３８、ｎ- 層３９、ｉ層４０を形成する。こうし
て図１７（Ａ）の状態を得たら、次に、ＰＴＦＴとなる
領域に対してボロンの添加工程を行い、ｐ++層４１、ｐ
- 層４２を形成する。（図１７（Ｂ））
【０１９７】次に、ＲＴＡによるアニールを行い、触媒
元素（本実施例ではニッケル）のゲッタリング工程を行
う。本実施例の特徴は、ＮＴＦＴではリンによるゲッタ
リング効果が得られ、ＰＴＦＴではリン＋ボロンによる
ゲッタリング効果が得られる点にある。（図１７
（Ｃ））
元素（本実施例ではニッケル）のゲッタリング工程を行
う。本実施例の特徴は、ＮＴＦＴではリンによるゲッタ
リング効果が得られ、ＰＴＦＴではリン＋ボロンによる
ゲッタリング効果が得られる点にある。（図１７
（Ｃ））
【０１９８】こうして図１７（Ｃ）の状態が得られた
ら、レーザーアニール工程を行い、不純物添加によって
非晶質化した半導体層の結晶性を改善する。なお、図１
７（Ｂ）に示すＲＴＡによるゲッタリング工程が半導体
層の脱水素化も兼ねている。そのため、不純物添加によ
り膜中に多量の水素が存在したとしても水素の突沸現象
は生じない。
ら、レーザーアニール工程を行い、不純物添加によって
非晶質化した半導体層の結晶性を改善する。なお、図１
７（Ｂ）に示すＲＴＡによるゲッタリング工程が半導体
層の脱水素化も兼ねている。そのため、不純物添加によ
り膜中に多量の水素が存在したとしても水素の突沸現象
は生じない。
【０１９９】なお、このレーザーアニールによる再結晶
化工程は半導体層をエッチングして島状半導体層に加工
してから行っても良い。
化工程は半導体層をエッチングして島状半導体層に加工
してから行っても良い。
【０２００】後の工程は実施例１３に従えば良い。な
お、本実施例は図面に示された構造に限定されることは
ない。実施者は、実施例１〜４で説明したそれぞれのＴ
ＦＴ構造の長所を生かして最適な構造を選択して回路設
計を行えば良い。また、本実施例は他の全ての実施例に
示される構成との組み合わせが可能である。
お、本実施例は図面に示された構造に限定されることは
ない。実施者は、実施例１〜４で説明したそれぞれのＴ
ＦＴ構造の長所を生かして最適な構造を選択して回路設
計を行えば良い。また、本実施例は他の全ての実施例に
示される構成との組み合わせが可能である。
【０２０１】〔実施例１７〕本実施例では実施例１３に
示した作製工程を基本として、反射型液晶表示装置を作
製する場合の例を示す。ここで反射型液晶表示装置の画
素マトリクス回路の任意の画素の上面図を図１８（Ａ）
に示す。
示した作製工程を基本として、反射型液晶表示装置を作
製する場合の例を示す。ここで反射型液晶表示装置の画
素マトリクス回路の任意の画素の上面図を図１８（Ａ）
に示す。
【０２０２】なお、実施例１３で説明した部分と同じと
ころは同一の符号を付して表し、詳細な説明は省略す
る。また、図１４（Ａ）をＢ−Ｂ’で切断した断面図を
図１８（Ｂ）に示す。
ころは同一の符号を付して表し、詳細な説明は省略す
る。また、図１４（Ａ）をＢ−Ｂ’で切断した断面図を
図１８（Ｂ）に示す。
【０２０３】まず、実施例１３と異なる点は容量配線５
９が画素内全面に広がっている点である。反射型は実施
例１３に示した様な透過型と違って、開口率を高くする
という要求がないため、画素電極６１の裏側は全て自由
に使えるのである。
９が画素内全面に広がっている点である。反射型は実施
例１３に示した様な透過型と違って、開口率を高くする
という要求がないため、画素電極６１の裏側は全て自由
に使えるのである。
【０２０４】また、本実施例の場合、ドレイン電極６０
をも画素内全面に広げ、可能な限り広い範囲で容量配線
５９と重畳する様に配置する。こうすることで画素内の
殆どを補助容量として利用することができ、大容量を確
保することができる。
をも画素内全面に広げ、可能な限り広い範囲で容量配線
５９と重畳する様に配置する。こうすることで画素内の
殆どを補助容量として利用することができ、大容量を確
保することができる。
【０２０５】また、画素電極６１は反射性電極であり、
反射率の高いアルミニウムまたはアルミニウムを主成分
とする材料を用いるのが好ましい。また、本実施例の液
晶表示装置を投影型表示装置に利用するなら画素電極表
面は平坦であることが好ましい。逆に直視型表示装置に
用いるなら表面に凹凸をつけて乱反射率を増すなどして
視野角を広げる工夫が必要である。
反射率の高いアルミニウムまたはアルミニウムを主成分
とする材料を用いるのが好ましい。また、本実施例の液
晶表示装置を投影型表示装置に利用するなら画素電極表
面は平坦であることが好ましい。逆に直視型表示装置に
用いるなら表面に凹凸をつけて乱反射率を増すなどして
視野角を広げる工夫が必要である。
【０２０６】なお、本実施例は図面に示された構造に限
定されることはない。実施者は、実施例１〜４で説明し
たそれぞれのＴＦＴ構造の長所を生かして最適な構造を
選択して回路設計を行えば良い。また、本実施例は他の
全ての実施例に示される構成との組み合わせが可能であ
る。
定されることはない。実施者は、実施例１〜４で説明し
たそれぞれのＴＦＴ構造の長所を生かして最適な構造を
選択して回路設計を行えば良い。また、本実施例は他の
全ての実施例に示される構成との組み合わせが可能であ
る。
【０２０７】〔実施例１８〕本実施例では、実施例１３
に示した液晶表示装置におけるＢＭ（ブラックマトリク
ス）の構成に関する説明を行う。
に示した液晶表示装置におけるＢＭ（ブラックマトリク
ス）の構成に関する説明を行う。
【０２０８】まず、実施例１３の作製工程に従って層間
絶縁膜５６の形成までを行う。本実施例では層間絶縁膜
５６として感光性を有するアクリル樹脂を用いる。そし
て、層間絶縁膜５６をパターニングした後、ハーフエッ
チングして凹部６５、６６を形成する。（図１９
（Ａ））
絶縁膜５６の形成までを行う。本実施例では層間絶縁膜
５６として感光性を有するアクリル樹脂を用いる。そし
て、層間絶縁膜５６をパターニングした後、ハーフエッ
チングして凹部６５、６６を形成する。（図１９
（Ａ））
【０２０９】図１９（Ａ）の状態を得たら、黒色樹脂
（図示せず）を全面に形成する。黒色樹脂としてはグラ
ファイト、カーボン、色素等を含んだ有機性樹脂膜を用
いることができる。有機性樹脂膜はポリイミドやアクリ
ル等が用いられる。本実施例ではグラファイトを分散さ
せた感光性アクリル樹脂を利用する。
（図示せず）を全面に形成する。黒色樹脂としてはグラ
ファイト、カーボン、色素等を含んだ有機性樹脂膜を用
いることができる。有機性樹脂膜はポリイミドやアクリ
ル等が用いられる。本実施例ではグラファイトを分散さ
せた感光性アクリル樹脂を利用する。
【０２１０】こうして黒色樹脂を形成したら、凹部６
５、６６を形成した領域のみを選択的に露光して、その
部分のみに黒色樹脂を残すことが可能である。その後、
酸素プラズマ雰囲気でアッシングを行い、平坦性を高め
ることも有効である。
５、６６を形成した領域のみを選択的に露光して、その
部分のみに黒色樹脂を残すことが可能である。その後、
酸素プラズマ雰囲気でアッシングを行い、平坦性を高め
ることも有効である。
【０２１１】こうして黒色樹脂からなるブラックマトリ
クス６７、６８を形成したら、次にＩＴＯ膜で構成され
る画素電極６９を形成する。本実施例では画素電極６９
の端部とブラックマトリクス６８の端部とが重畳する
（画素電極の端面がＢＭより内側にある）様に画素電極
６９をパターニングする。
クス６７、６８を形成したら、次にＩＴＯ膜で構成され
る画素電極６９を形成する。本実施例では画素電極６９
の端部とブラックマトリクス６８の端部とが重畳する
（画素電極の端面がＢＭより内側にある）様に画素電極
６９をパターニングする。
【０２１２】以上の様にして図１９（Ｂ）に示す様な構
造のアクティブマトリクス基板が完成する。後は公知の
セル組み工程を行えば、液晶表示装置を作製することが
可能である。本実施例の様なブラックマトリクスは他の
配線との間で寄生容量を形成しないという利点がある。
造のアクティブマトリクス基板が完成する。後は公知の
セル組み工程を行えば、液晶表示装置を作製することが
可能である。本実施例の様なブラックマトリクスは他の
配線との間で寄生容量を形成しないという利点がある。
【０２１３】なお、本実施例は図面に示された構造に限
定されることはない。実施者は、実施例１〜４で説明し
たそれぞれのＴＦＴ構造の長所を生かして最適な構造を
選択して回路設計を行えば良い。また、本実施例は他の
全ての実施例に示される構成との組み合わせが可能であ
る。
定されることはない。実施者は、実施例１〜４で説明し
たそれぞれのＴＦＴ構造の長所を生かして最適な構造を
選択して回路設計を行えば良い。また、本実施例は他の
全ての実施例に示される構成との組み合わせが可能であ
る。
【０２１４】〔実施例１９〕本実施例では実施例１８と
は異なるブラックマトリクスを用いた場合の例について
説明する。具体的にはブラックマトリクスとして、導電
性膜を用いる場合の例を示す。
は異なるブラックマトリクスを用いた場合の例について
説明する。具体的にはブラックマトリクスとして、導電
性膜を用いる場合の例を示す。
【０２１５】図２０において、５６は有機性樹脂膜から
なる層間絶縁膜、７１〜７４は導電性膜からなるブラッ
クマトリクスまたはブラックマトリクスを兼ねる配線パ
ターンである。導電性膜としては、チタン膜、クロム
膜、チタンとアルミニウムの積層膜などを用いることが
できる。
なる層間絶縁膜、７１〜７４は導電性膜からなるブラッ
クマトリクスまたはブラックマトリクスを兼ねる配線パ
ターンである。導電性膜としては、チタン膜、クロム
膜、チタンとアルミニウムの積層膜などを用いることが
できる。
【０２１６】また、本実施例のブラックマトリクスは導
電性であるため、ブラックマトリクスとしての役割以外
に様々な活用方法がある。まず、７１で示されるパター
ンはコモン電位（接地電位）に固定されたブラックマト
リクスである。また、７２で示されるパターンはＣＭＯ
Ｓ回路のドレイン電極と接続し、取り出し配線として利
用される。この様に本実施例を用いれば多層配線構造が
容易に実現できる。
電性であるため、ブラックマトリクスとしての役割以外
に様々な活用方法がある。まず、７１で示されるパター
ンはコモン電位（接地電位）に固定されたブラックマト
リクスである。また、７２で示されるパターンはＣＭＯ
Ｓ回路のドレイン電極と接続し、取り出し配線として利
用される。この様に本実施例を用いれば多層配線構造が
容易に実現できる。
【０２１７】また、７３で示されるパターンはＣＮＭＯ
Ｓ回路のソース電極と接続しており、接続配線として機
能とブラックマトリクスとしての機能とを有している。
また、７４で示されるパターンは画素マトリクス回路に
配置されるブラックマトリクスであり、基本的に配線や
ＴＦＴ上に設けられる。
Ｓ回路のソース電極と接続しており、接続配線として機
能とブラックマトリクスとしての機能とを有している。
また、７４で示されるパターンは画素マトリクス回路に
配置されるブラックマトリクスであり、基本的に配線や
ＴＦＴ上に設けられる。
【０２１８】そして、ブラックマトリクス（またはブラ
ックマトリクスを兼ねる配線）７１〜７４の上には再び
層間絶縁膜７５が設けられる。この層間絶縁膜７５は酸
化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性樹脂膜
またはそれらの積層膜で構成される。この層間絶縁膜７
５は後に補助容量の誘電体として機能する。
ックマトリクスを兼ねる配線）７１〜７４の上には再び
層間絶縁膜７５が設けられる。この層間絶縁膜７５は酸
化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性樹脂膜
またはそれらの積層膜で構成される。この層間絶縁膜７
５は後に補助容量の誘電体として機能する。
【０２１９】こうして層間絶縁膜７５を形成したら、コ
ンタクトホールを形成してＩＴＯでなる画素電極７６を
形成する。なお、画素マトリクス回路内ではブラックマ
トリクス７４と画素電極７６との間で補助容量７７が形
成される。
ンタクトホールを形成してＩＴＯでなる画素電極７６を
形成する。なお、画素マトリクス回路内ではブラックマ
トリクス７４と画素電極７６との間で補助容量７７が形
成される。
【０２２０】ここで画素マトリクス回路のブラックマト
リクスの配置例を図２１に示す。図２１は図１４（Ａ）
に示される構造に対してブラックマトリクス７８を重ね
合わせた場合の配置例である。なお、７９で示される太
線が画素電極、８０は画素電極７９と下方のドレイン電
極とのコンタクト部である。
リクスの配置例を図２１に示す。図２１は図１４（Ａ）
に示される構造に対してブラックマトリクス７８を重ね
合わせた場合の配置例である。なお、７９で示される太
線が画素電極、８０は画素電極７９と下方のドレイン電
極とのコンタクト部である。
【０２２１】ブラックマトリクス７８は基本的に配線や
ＴＦＴ上を覆い、映像表示領域８１やコンタクト部８０
にのみ開口窓を有する。本実施例の様な透過型液晶表示
装置においては、ブラックマトリクスの占有面積を減ら
し、映像表示領域８１の面積を広げる（開口率を向上す
る）ことが最重要課題となる。
ＴＦＴ上を覆い、映像表示領域８１やコンタクト部８０
にのみ開口窓を有する。本実施例の様な透過型液晶表示
装置においては、ブラックマトリクスの占有面積を減ら
し、映像表示領域８１の面積を広げる（開口率を向上す
る）ことが最重要課題となる。
【０２２２】なお、本実施例は図面に示された構造に限
定されることはない。実施者は、実施例１〜４で説明し
たそれぞれのＴＦＴ構造の長所を生かして最適な構造を
選択して回路設計を行えば良い。また、本実施例は他の
全ての実施例に示される構成との組み合わせが可能であ
る。
定されることはない。実施者は、実施例１〜４で説明し
たそれぞれのＴＦＴ構造の長所を生かして最適な構造を
選択して回路設計を行えば良い。また、本実施例は他の
全ての実施例に示される構成との組み合わせが可能であ
る。
【０２２３】〔実施例２０〕本実施例では、実施例１３
に示した構造とは異なるＴＦＴ構造でアクティブマトリ
クス基板を作製した場合の例を説明する。
に示した構造とは異なるＴＦＴ構造でアクティブマトリ
クス基板を作製した場合の例を説明する。
【０２２４】図２２に示す構造において最も重要な点
は、各半導体層（ソース／ドレイン領域）の最上部は第
１の導電層（ｎ+ 領域またはｐ++領域）であり、各導電
層は一旦保護膜５５及び層間絶縁膜５６で覆われ、その
上で取り出し電極８１〜８５が電気的に接続している点
にある。
は、各半導体層（ソース／ドレイン領域）の最上部は第
１の導電層（ｎ+ 領域またはｐ++領域）であり、各導電
層は一旦保護膜５５及び層間絶縁膜５６で覆われ、その
上で取り出し電極８１〜８５が電気的に接続している点
にある。
【０２２５】この様な構造とする場合、チャネル形成領
域を形成する際のチャネルエッチング工程はレジストマ
スクを用いて行うことになる。その上で保護膜５５と層
間絶縁膜５６を形成して、取り出し電極８７〜９１を形
成する。
域を形成する際のチャネルエッチング工程はレジストマ
スクを用いて行うことになる。その上で保護膜５５と層
間絶縁膜５６を形成して、取り出し電極８７〜９１を形
成する。
【０２２６】本実施例の構造の様に、各取り出し電極
（ソース／ドレイン電極又は引回し配線として機能す
る）８７〜９１を層間絶縁膜５６によってゲイト電極か
ら引き離すことでソース／ドレイン電極とゲイト電極と
の間の寄生容量をさらに低減することが可能である。層
間絶縁膜５６として、比誘電率の小さい有機性樹脂材料
を用いればさらに効果的である。
（ソース／ドレイン電極又は引回し配線として機能す
る）８７〜９１を層間絶縁膜５６によってゲイト電極か
ら引き離すことでソース／ドレイン電極とゲイト電極と
の間の寄生容量をさらに低減することが可能である。層
間絶縁膜５６として、比誘電率の小さい有機性樹脂材料
を用いればさらに効果的である。
【０２２７】なお、本実施例の構成は、実施例１〜４で
示したＴＦＴに対しても適用することが可能であり、無
論、他の全ての実施例と組み合わせることが可能であ
る。また、本実施例は図面に示された構造に限定される
ことはない。実施者は、実施例１〜４で説明したそれぞ
れのＴＦＴ構造の長所を生かして最適な構造を選択して
回路設計を行えば良い。
示したＴＦＴに対しても適用することが可能であり、無
論、他の全ての実施例と組み合わせることが可能であ
る。また、本実施例は図面に示された構造に限定される
ことはない。実施者は、実施例１〜４で説明したそれぞ
れのＴＦＴ構造の長所を生かして最適な構造を選択して
回路設計を行えば良い。
【０２２８】〔実施例２１〕本実施例では、実施例１３
〜２１に示した構成のアクティブマトリクス基板におい
て、外部端子との接続構造に関する説明を行う。なお、
図２３に示す図は外部端子（代表的にはフレキシブルプ
リントサーキット（ＦＰＣ））と接続する端子部（以
下、ＦＰＣ取付け部と呼ぶ）の拡大図であってアクティ
ブマトリクス基板の端部に位置する。
〜２１に示した構成のアクティブマトリクス基板におい
て、外部端子との接続構造に関する説明を行う。なお、
図２３に示す図は外部端子（代表的にはフレキシブルプ
リントサーキット（ＦＰＣ））と接続する端子部（以
下、ＦＰＣ取付け部と呼ぶ）の拡大図であってアクティ
ブマトリクス基板の端部に位置する。
【０２２９】また、図２３おいて、１０１はガラス基
板、８６は絶縁層であり、実際には図１（Ａ）に示され
る下地膜１０２、窒化珪素膜１０４及び酸化窒化珪素膜
１０５との積層構造で構成される。また、その上には第
２の配線層８７が形成されている。この第２の配線層８
７は外部端子からの信号をソース／ドレイン電極やゲイ
ト電極等へ伝達するための接続配線層である。
板、８６は絶縁層であり、実際には図１（Ａ）に示され
る下地膜１０２、窒化珪素膜１０４及び酸化窒化珪素膜
１０５との積層構造で構成される。また、その上には第
２の配線層８７が形成されている。この第２の配線層８
７は外部端子からの信号をソース／ドレイン電極やゲイ
ト電極等へ伝達するための接続配線層である。
【０２３０】本実施例の特徴は、まず、第２の配線層８
７が直接ガラス基板１０１に接している点である。この
構造を実現するためには、実施例１で説明した３回目の
パターニング工程において、図２３に示されるＦＰＣ取
付け部に存在する絶縁層８６を完全に取り除く必要があ
る。第２の配線層８７の下地を固いガラス基板としてお
くとＦＰＣをしっかりと圧着することができる。
７が直接ガラス基板１０１に接している点である。この
構造を実現するためには、実施例１で説明した３回目の
パターニング工程において、図２３に示されるＦＰＣ取
付け部に存在する絶縁層８６を完全に取り除く必要があ
る。第２の配線層８７の下地を固いガラス基板としてお
くとＦＰＣをしっかりと圧着することができる。
【０２３１】また、ＦＰＣ取付け部においては、その後
の工程で層間絶縁膜５６も部分的に除去し、その上のＩ
ＴＯ膜５７が第２の配線層８６と接触する様な構造とす
る。このＩＴＯ膜５７は少なくともＦＰＣ取付け部で第
２の配線層８６上に積層されていれば良く、場合によっ
ては電極パッドとしてＦＰＣ取付け部のみに独立のパタ
ーンとして形成しても良い。
の工程で層間絶縁膜５６も部分的に除去し、その上のＩ
ＴＯ膜５７が第２の配線層８６と接触する様な構造とす
る。このＩＴＯ膜５７は少なくともＦＰＣ取付け部で第
２の配線層８６上に積層されていれば良く、場合によっ
ては電極パッドとしてＦＰＣ取付け部のみに独立のパタ
ーンとして形成しても良い。
【０２３２】このＩＴＯ膜５７は後に異方性導電膜８８
を形成した際に異方性導電膜中に含まれる導電性粒子
（金コーティングしたシリカガラスなど）がＩＴＯ膜に
めり込みオーミック接触を良好なものとするためのバッ
ファ層として機能する。
を形成した際に異方性導電膜中に含まれる導電性粒子
（金コーティングしたシリカガラスなど）がＩＴＯ膜に
めり込みオーミック接触を良好なものとするためのバッ
ファ層として機能する。
【０２３３】そして、ＦＰＣ取付け部を図２３の様な構
造としたら、異方性導電膜８８を用いてＦＰＣ端子８９
を圧着する。こうして図２３に示す様な接続構造を実現
することができる。この様な接続構造を実施例１３〜２
０に示したアクティブマトリクス基板に適用すると外部
端子との良好な電気接続が可能となる。
造としたら、異方性導電膜８８を用いてＦＰＣ端子８９
を圧着する。こうして図２３に示す様な接続構造を実現
することができる。この様な接続構造を実施例１３〜２
０に示したアクティブマトリクス基板に適用すると外部
端子との良好な電気接続が可能となる。
【０２３４】〔実施例２２〕本実施例では、大型ガラス
基板上に本願発明のＴＦＴを形成するにあたってパター
ニングの効率を改善するための工夫について説明する。
基板上に本願発明のＴＦＴを形成するにあたってパター
ニングの効率を改善するための工夫について説明する。
【０２３５】大型ガラス基板上に微細な半導体回路を作
製する場合、ガラス基板の反りや縮みによるパターニン
グ誤差が問題となる。そのため、ステッパーと呼ばれる
露光装置を用いた露光法が注目されている。ステッパー
露光では、１枚のレチクル内のある一部のみを部分的に
露光することが可能である。
製する場合、ガラス基板の反りや縮みによるパターニン
グ誤差が問題となる。そのため、ステッパーと呼ばれる
露光装置を用いた露光法が注目されている。ステッパー
露光では、１枚のレチクル内のある一部のみを部分的に
露光することが可能である。
【０２３６】本実施例の場合、１枚のレチクルに対して
ドライバー回路、画素マトリクス回路といった必要な回
路パターンを部分毎に形成する。また、この時、同一構
造の繰り返しとなる領域は同一回路パターンの繰り返し
露光で形成する。
ドライバー回路、画素マトリクス回路といった必要な回
路パターンを部分毎に形成する。また、この時、同一構
造の繰り返しとなる領域は同一回路パターンの繰り返し
露光で形成する。
【０２３７】図２４において、Ａ、Ｃ、Ｇ、Ｉパターン
はドライバー回路の端部を作製するための回路パターン
である。また、Ｂ、Ｈパターンは水平走査用ドライバー
回路の繰り返し回路パターン、Ｄ、Ｆパターンは垂直走
査用ドライバー回路の繰り返し回路パターンである。ま
た、Ｅパターンは画素マトリクス回路の繰り返し回路パ
ターンである。
はドライバー回路の端部を作製するための回路パターン
である。また、Ｂ、Ｈパターンは水平走査用ドライバー
回路の繰り返し回路パターン、Ｄ、Ｆパターンは垂直走
査用ドライバー回路の繰り返し回路パターンである。ま
た、Ｅパターンは画素マトリクス回路の繰り返し回路パ
ターンである。
【０２３８】この様に、同一構造の回路が連続的に接続
して構成される様なドライバー回路や画素マトリクス回
路は、端部のみは専用の回路パターンで形成して、内部
は完全に同一回路パターンを繰り返し利用して全体のパ
ターン形成を行う。
して構成される様なドライバー回路や画素マトリクス回
路は、端部のみは専用の回路パターンで形成して、内部
は完全に同一回路パターンを繰り返し利用して全体のパ
ターン形成を行う。
【０２３９】この方式を用いると、回路パターンを共用
できるため、１枚のレチクルに書き込む回路パターンが
少なくなり、レチクルの縮小化が図れる。また、１枚の
レチクルを使い回すことで、どの様な大型基板に対して
も対応できるので、マスクチェンジする時間が省かれ、
スループットが向上する。
できるため、１枚のレチクルに書き込む回路パターンが
少なくなり、レチクルの縮小化が図れる。また、１枚の
レチクルを使い回すことで、どの様な大型基板に対して
も対応できるので、マスクチェンジする時間が省かれ、
スループットが向上する。
【０２４０】なお、例えば画素マトリクス回路がＳＸＧ
Ａである場合、行方向には1280画素が並び、列方向には
1024画素が並ぶ。従って、前述のＥパターンの行方向に
256個分の画素に相当するパターン回路を書き込んでお
けば、行方向は５回の繰り返し露光で終了する。また、
列方向に256 個分の画素に相当するパターン回路を書き
込んでおけば、列方向は４回の繰り返し露光で終了す
る。
Ａである場合、行方向には1280画素が並び、列方向には
1024画素が並ぶ。従って、前述のＥパターンの行方向に
256個分の画素に相当するパターン回路を書き込んでお
けば、行方向は５回の繰り返し露光で終了する。また、
列方向に256 個分の画素に相当するパターン回路を書き
込んでおけば、列方向は４回の繰り返し露光で終了す
る。
【０２４１】この様に、行方向及び列方向の繰り返し露
光回数をそれぞれｎ、ｍとし、行方向及び列方向の画素
数をそれぞれＸ、Ｙとすると、画素マトリクス回路を形
成するための回路パターン内には行方向にＸ／ｎ、列方
向にＹ／ｍの画素パターンを書き込んでおく必要があ
る。この規則性を利用すれば、ＡＴＶ（アドバンストＴ
Ｖ）の様な1920×1080画素といった高精細なディスプレ
イも容易に実現することができる。
光回数をそれぞれｎ、ｍとし、行方向及び列方向の画素
数をそれぞれＸ、Ｙとすると、画素マトリクス回路を形
成するための回路パターン内には行方向にＸ／ｎ、列方
向にＹ／ｍの画素パターンを書き込んでおく必要があ
る。この規則性を利用すれば、ＡＴＶ（アドバンストＴ
Ｖ）の様な1920×1080画素といった高精細なディスプレ
イも容易に実現することができる。
【０２４２】〔実施例２３〕本実施例では実施例１３〜
２０に示した構成のアクティブマトリクス基板を用いて
ＡＭＬＣＤ（アクティブマトリクス型液晶表示装置）を
構成した場合の例について説明する。なお、本実施例の
ＡＭＬＣＤは駆動回路及び画素マトリクス回路を同一基
板上に作製された逆スタガ型ＴＦＴで構成している。ま
た、駆動回路はＣＭＯＳ回路を基本として回路構成がな
されているので消費電力が低い。
２０に示した構成のアクティブマトリクス基板を用いて
ＡＭＬＣＤ（アクティブマトリクス型液晶表示装置）を
構成した場合の例について説明する。なお、本実施例の
ＡＭＬＣＤは駆動回路及び画素マトリクス回路を同一基
板上に作製された逆スタガ型ＴＦＴで構成している。ま
た、駆動回路はＣＭＯＳ回路を基本として回路構成がな
されているので消費電力が低い。
【０２４３】ここで本実施例のＡＭＬＣＤの外観を図２
５に示す。図２５（Ａ）において、１１０１はアクティ
ブマトリクス基板であり、その上には本願発明のＴＦＴ
によって画素マトリクス回路１１０２、ソース側駆動回
路１１０３、ゲイト側駆動回路１１０４が構成されてい
る。また、１１０５は対向基板である。
５に示す。図２５（Ａ）において、１１０１はアクティ
ブマトリクス基板であり、その上には本願発明のＴＦＴ
によって画素マトリクス回路１１０２、ソース側駆動回
路１１０３、ゲイト側駆動回路１１０４が構成されてい
る。また、１１０５は対向基板である。
【０２４４】本実施例のＡＭＬＣＤはアクティブマトリ
クス基板１１０１と対向基板１１０５とが端面を揃えて
貼り合わされている。ただし、ある一部だけは対向基板
１１０５を取り除き、露出したアクティブマトリクス基
板に対してＦＰＣ（フレキシブル・プリント・サーキッ
ト）１１０６を接続してある。このＦＰＣ１１０６によ
って外部信号を回路内部へと伝達する。
クス基板１１０１と対向基板１１０５とが端面を揃えて
貼り合わされている。ただし、ある一部だけは対向基板
１１０５を取り除き、露出したアクティブマトリクス基
板に対してＦＰＣ（フレキシブル・プリント・サーキッ
ト）１１０６を接続してある。このＦＰＣ１１０６によ
って外部信号を回路内部へと伝達する。
【０２４５】また、ＦＰＣ１１０６を取り付ける面を利
用してＩＣチップ１１０７、１１０８が取り付けられて
いる。これらのＩＣチップはビデオ信号の処理回路、タ
イミングパルス発生回路、γ補正回路、メモリ回路、演
算回路など、様々な回路をシリコン基板上に形成して構
成される。図８では２個取り付けられているが、１個で
も良いし、さらに複数個であっても良い。
用してＩＣチップ１１０７、１１０８が取り付けられて
いる。これらのＩＣチップはビデオ信号の処理回路、タ
イミングパルス発生回路、γ補正回路、メモリ回路、演
算回路など、様々な回路をシリコン基板上に形成して構
成される。図８では２個取り付けられているが、１個で
も良いし、さらに複数個であっても良い。
【０２４６】また、図２５（Ｂ）の様な構成もとりう
る。図２５（Ｂ）において図２５（Ａ）と同一の部分は
同じ符号を付してある。ここでは図２５（Ａ）でＩＣチ
ップが行っていた信号処理を、同一基板上にＴＦＴでも
って形成されたロジック回路１１０９によって行う例を
示している。
る。図２５（Ｂ）において図２５（Ａ）と同一の部分は
同じ符号を付してある。ここでは図２５（Ａ）でＩＣチ
ップが行っていた信号処理を、同一基板上にＴＦＴでも
って形成されたロジック回路１１０９によって行う例を
示している。
【０２４７】この場合、ロジック回路１１０９も駆動回
路１１０３、１１０４と同様にＣＭＯＳ回路を基本とし
て構成され、本願発明を利用した逆スタガ型ＴＦＴで作
製することが可能である。
路１１０３、１１０４と同様にＣＭＯＳ回路を基本とし
て構成され、本願発明を利用した逆スタガ型ＴＦＴで作
製することが可能である。
【０２４８】また、本願発明を利用したＴＦＴはＡＭＬ
ＣＤのスイッチング素子として以外にも、ＥＬ（エレク
トロルミネッセンス）表示装置のスイッチング素子とし
て利用することも可能である。また、イメージセンサ等
の回路を本願発明のボトムゲイト型ＴＦＴで構成するこ
ともできる。
ＣＤのスイッチング素子として以外にも、ＥＬ（エレク
トロルミネッセンス）表示装置のスイッチング素子とし
て利用することも可能である。また、イメージセンサ等
の回路を本願発明のボトムゲイト型ＴＦＴで構成するこ
ともできる。
【０２４９】以上の様に、本願発明を利用したＴＦＴで
もって様々な電気光学装置を作製することが可能であ
る。なお、本明細書中において電気光学装置とは、電気
的信号を光学的信号に変換する装置またはその逆を行う
装置と定義する。
もって様々な電気光学装置を作製することが可能であ
る。なお、本明細書中において電気光学装置とは、電気
的信号を光学的信号に変換する装置またはその逆を行う
装置と定義する。
【０２５０】また、本実施例のＡＭＬＣＤを作製するに
あたってブラックマトリクスは対向基板側に設けても良
いし、アクティブマトリクス基板に設ける構成（ＢＭ o
n ＴＦＴ）としても良い。
あたってブラックマトリクスは対向基板側に設けても良
いし、アクティブマトリクス基板に設ける構成（ＢＭ o
n ＴＦＴ）としても良い。
【０２５１】また、カラーフィルターを用いてカラー表
示を行っても良いし、ＥＣＢ（電界制御複屈折）モー
ド、ＧＨ（ゲストホスト）モードなどで液晶を駆動し、
カラーフィルターを用いない構成としても良い。
示を行っても良いし、ＥＣＢ（電界制御複屈折）モー
ド、ＧＨ（ゲストホスト）モードなどで液晶を駆動し、
カラーフィルターを用いない構成としても良い。
【０２５２】また、特開昭8-15686 号公報に記載された
技術の様に、マイクロレンズアレイを用いる構成にして
も良い。
技術の様に、マイクロレンズアレイを用いる構成にして
も良い。
【０２５３】〔実施例２４〕実施例２３に示したＡＭＬ
ＣＤは、様々な電子機器のディスプレイとして利用され
る。なお、本実施例に挙げる電子機器とは、ＡＭＬＣＤ
に代表される電気光学装置を搭載した製品と定義する。
ＣＤは、様々な電子機器のディスプレイとして利用され
る。なお、本実施例に挙げる電子機器とは、ＡＭＬＣＤ
に代表される電気光学装置を搭載した製品と定義する。
【０２５４】その様な電子機器としては、ビデオカメ
ラ、スチルカメラ、プロジェクター、プロジェクション
ＴＶ、ヘッドマウントディスプレイ、カーナビゲーショ
ン、パーソナルコンピュータ（ノート型を含む）、携帯
情報端末（モバイルコンピュータ、携帯電話等）などが
挙げられる。それらの一例を図２６に示す。
ラ、スチルカメラ、プロジェクター、プロジェクション
ＴＶ、ヘッドマウントディスプレイ、カーナビゲーショ
ン、パーソナルコンピュータ（ノート型を含む）、携帯
情報端末（モバイルコンピュータ、携帯電話等）などが
挙げられる。それらの一例を図２６に示す。
【０２５５】図２６（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本願発明は表示装置２００４等に適用
することができる。
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本願発明は表示装置２００４等に適用
することができる。
【０２５６】図２６（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明は表示装置２１０２に適用
することができる。
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明は表示装置２１０２に適用
することができる。
【０２５７】図２６（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明は表示装置２２
０５等に適用できる。
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明は表示装置２２
０５等に適用できる。
【０２５８】図２６（Ｄ）はヘッドマウントディスプレ
イであり、本体２３０１、表示装置２３０２、バンド部
２３０３で構成される。本発明は表示装置２３０２に適
用することができる。
イであり、本体２３０１、表示装置２３０２、バンド部
２３０３で構成される。本発明は表示装置２３０２に適
用することができる。
【０２５９】図２６（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
【０２６０】図２６（Ｆ）はフロント型プロジェクター
であり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
であり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
【０２６１】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、他にも電光掲示盤、宣伝公告用ディスプレ
イなどにも活用することができる。
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、他にも電光掲示盤、宣伝公告用ディスプレ
イなどにも活用することができる。
【０２６２】〔実施例２５〕本実施例では、本願発明の
逆スタガ型ＴＦＴを用いて構成した回路の構成例につい
て説明する。ここではまず、シフトレジスタ回路を構成
した場合の例について図２７を用いて説明する。なお、
本実施例では実施例１３に示した構成の層構造を採用し
ている。
逆スタガ型ＴＦＴを用いて構成した回路の構成例につい
て説明する。ここではまず、シフトレジスタ回路を構成
した場合の例について図２７を用いて説明する。なお、
本実施例では実施例１３に示した構成の層構造を採用し
ている。
【０２６３】また、図２７（Ａ）はシフトレジスタ回路
の任意の１段のみを取り出した回路パターンであり、図
２７（Ｂ）はその等価回路図である。本実施例では図２
７（Ａ）と図２７（Ｂ）との位置関係が概ね対応してい
るので、図２７（Ａ）の説明において、必要に応じて図
２７（Ｂ）の符号を参照する。
の任意の１段のみを取り出した回路パターンであり、図
２７（Ｂ）はその等価回路図である。本実施例では図２
７（Ａ）と図２７（Ｂ）との位置関係が概ね対応してい
るので、図２７（Ａ）の説明において、必要に応じて図
２７（Ｂ）の符号を参照する。
【０２６４】図２７（Ａ）において、ＴＦＴ（ａ）〜Ｔ
ＦＴ（ｄ）及びＴＦＴ（ｇ）〜ＴＦＴ（ｊ）で構成され
る回路はクロックドインバータ回路、ＴＦＴ（ｅ）、Ｔ
ＦＴ（ｇ）で構成される回路はインバータ回路である。
なお、ＴＦＴ（ｅ）はダブルゲイト構造のＴＦＴを用い
ている。
ＦＴ（ｄ）及びＴＦＴ（ｇ）〜ＴＦＴ（ｊ）で構成され
る回路はクロックドインバータ回路、ＴＦＴ（ｅ）、Ｔ
ＦＴ（ｇ）で構成される回路はインバータ回路である。
なお、ＴＦＴ（ｅ）はダブルゲイト構造のＴＦＴを用い
ている。
【０２６５】また、１２０１はＣＬＫ線（クロック信号
線）、１２０２は反転ＣＬＫ線（反転クロック信号
線）、１２０３はＧＮＤ配線（グランド線）、１２０４
はＶｄｄ線（電源線）である。これらの左上がりの斜線
模様で示される配線は全て第２の配線層（図１３（Ａ）
の４５〜５０で示される）である。
線）、１２０２は反転ＣＬＫ線（反転クロック信号
線）、１２０３はＧＮＤ配線（グランド線）、１２０４
はＶｄｄ線（電源線）である。これらの左上がりの斜線
模様で示される配線は全て第２の配線層（図１３（Ａ）
の４５〜５０で示される）である。
【０２６６】また、例えば１２０５で示される配線はＴ
ＦＴ（ａ）のゲイト電極として機能する。この様に、右
上がりの斜線模様で示される配線層は全て第１の配線層
（図１２（Ａ）の３２〜３５で示される）であり、これ
ら第１の配線層と半導体層とが重なる部分を特にゲイト
電極と呼ぶ。
ＦＴ（ａ）のゲイト電極として機能する。この様に、右
上がりの斜線模様で示される配線層は全て第１の配線層
（図１２（Ａ）の３２〜３５で示される）であり、これ
ら第１の配線層と半導体層とが重なる部分を特にゲイト
電極と呼ぶ。
【０２６７】本実施例では、ＴＦＴのソース側にはオー
バーラップ領域（図中、ovと示す）を設けた構成とし、
ドレイン側にはマスクオフセット領域（図中、ofと示
す）を設けた構成としている。従って、図２７（Ｂ）に
おいてＴＦＴ（ａ）〜（ｄ）で構成されるクロックドイ
ンバータ回路を例にとると、上から順にov／of／ov／of
／of／ov／of／ovとなる。
バーラップ領域（図中、ovと示す）を設けた構成とし、
ドレイン側にはマスクオフセット領域（図中、ofと示
す）を設けた構成としている。従って、図２７（Ｂ）に
おいてＴＦＴ（ａ）〜（ｄ）で構成されるクロックドイ
ンバータ回路を例にとると、上から順にov／of／ov／of
／of／ov／of／ovとなる。
【０２６８】即ち、ＴＦＴ（ａ）と（ｂ）の部分では実
施例１３で説明した画素ＴＦＴのダブルゲイト構造とほ
ぼ同じ構成となっているため、ov／of／ov／ofの様に繰
り返される。また、ＴＦＴ（ｂ）と（ｃ）の部分ではＮ
ＴＦＴとＰＴＦＴとでドレイン電極を共通化したＣＭＯ
Ｓ構造を構成しているので、実施例５で説明した様にov
／of／of／ovの様な構成となる。
施例１３で説明した画素ＴＦＴのダブルゲイト構造とほ
ぼ同じ構成となっているため、ov／of／ov／ofの様に繰
り返される。また、ＴＦＴ（ｂ）と（ｃ）の部分ではＮ
ＴＦＴとＰＴＦＴとでドレイン電極を共通化したＣＭＯ
Ｓ構造を構成しているので、実施例５で説明した様にov
／of／of／ovの様な構成となる。
【０２６９】他の回路も基本的には同様であり、ＴＦＴ
（ｅ）はダブルゲイト構造であるのでＧＮＤ線１２０３
と接続する側から順に、ov／of／ov／ofの様な構成とな
る様に各ＴＦＴ構造が決定されている。
（ｅ）はダブルゲイト構造であるのでＧＮＤ線１２０３
と接続する側から順に、ov／of／ov／ofの様な構成とな
る様に各ＴＦＴ構造が決定されている。
【０２７０】以上の様な構成によって、動作速度を落と
すことなく耐圧特性を高めた信頼性の高い半導体回路を
構成することができる。また、その様な半導体回路を用
いることで電気光学装置の信頼性を高めることが可能で
ある。
すことなく耐圧特性を高めた信頼性の高い半導体回路を
構成することができる。また、その様な半導体回路を用
いることで電気光学装置の信頼性を高めることが可能で
ある。
【０２７１】〔実施例２６〕本実施例では、本願発明の
逆スタガ型ＴＦＴを用いて構成した回路の構成例につい
て説明する。ここではまず、バッファ回路（図面左）及
びアナログスイッチ回路（図面右）を構成した場合の例
について図２８を用いて説明する。なお、本実施例では
実施例２０に示した構成の層構造を採用している。ま
た、図２８（Ａ）は回路パターンであり、図２８（Ｂ）
はその等価回路図である。
逆スタガ型ＴＦＴを用いて構成した回路の構成例につい
て説明する。ここではまず、バッファ回路（図面左）及
びアナログスイッチ回路（図面右）を構成した場合の例
について図２８を用いて説明する。なお、本実施例では
実施例２０に示した構成の層構造を採用している。ま
た、図２８（Ａ）は回路パターンであり、図２８（Ｂ）
はその等価回路図である。
【０２７２】図２８（Ａ）の回路パターンにおいて、Ｔ
ＦＴ（ａ’）〜（ｈ’）が本願発明を利用したＴＦＴで
あり、ＴＦＴ（ａ’）、（ｂ’）及びＴＦＴ（ｃ’）、
（ｄ’）でそれぞれ一つのバッファ回路を構成してい
る。また、バッファ回路は画素マトリクス回路と同様に
液晶表示装置内では最大の動作電圧で動作するので高耐
圧特性が要求される。
ＦＴ（ａ’）〜（ｈ’）が本願発明を利用したＴＦＴで
あり、ＴＦＴ（ａ’）、（ｂ’）及びＴＦＴ（ｃ’）、
（ｄ’）でそれぞれ一つのバッファ回路を構成してい
る。また、バッファ回路は画素マトリクス回路と同様に
液晶表示装置内では最大の動作電圧で動作するので高耐
圧特性が要求される。
【０２７３】また、ＴＦＴ（ｅ’）、（ｆ’）及びＴＦ
Ｔ（ｇ’）、（ｈ’）ＰＴＦＴ）のペアでそれぞれ一つ
のアナログスイッチ回路を構成している。アナログスイ
ッチ回路もまた画素マトリクス回路と同様の動作電圧で
動作するので高耐圧特性が要求される。
Ｔ（ｇ’）、（ｈ’）ＰＴＦＴ）のペアでそれぞれ一つ
のアナログスイッチ回路を構成している。アナログスイ
ッチ回路もまた画素マトリクス回路と同様の動作電圧で
動作するので高耐圧特性が要求される。
【０２７４】ここでＴＦＴ（ａ’）及び（ｂ’）で構成
されるバッファ回路に注目して説明する。１３０１はＴ
ＦＴ（ａ’）のソース電極（Ｖｄｄ線）、１３０２はＴ
ＦＴ（ｂ’）のソース電極（ＧＮＤ線）、１３０３はＴ
ＦＴ（ａ’）及びＴＦＴ（ｂ’）の共通ドレイン電極
（出力信号線）、１３０４は共通ゲイト電極（入力信号
線）である。
されるバッファ回路に注目して説明する。１３０１はＴ
ＦＴ（ａ’）のソース電極（Ｖｄｄ線）、１３０２はＴ
ＦＴ（ｂ’）のソース電極（ＧＮＤ線）、１３０３はＴ
ＦＴ（ａ’）及びＴＦＴ（ｂ’）の共通ドレイン電極
（出力信号線）、１３０４は共通ゲイト電極（入力信号
線）である。
【０２７５】また、１３０５はドレイン領域側の第１導
電層（ｎ+ 層）、１３０６はソース側の第１導電層（ｎ
+ 層）、１３０７は薄膜化されたｉ層である。なお、Ｔ
ＦＴ（ｂ’）の方も同様の構造であり、ｎ+ 層の代わり
にｐ++層が設けられている。
電層（ｎ+ 層）、１３０６はソース側の第１導電層（ｎ
+ 層）、１３０７は薄膜化されたｉ層である。なお、Ｔ
ＦＴ（ｂ’）の方も同様の構造であり、ｎ+ 層の代わり
にｐ++層が設けられている。
【０２７６】このバッファ回路は高耐圧特性を得るため
に実施例５に示した構成を採用している。即ち、ソース
側にはオーバーラップ領域（ov）が形成され、ドレイン
側にはマスクオフセット領域（of) が形成されている。
こうすることでドレイン領域側のみ耐圧を高め、ソース
領域側は抵抗成分を減らすことができる。
に実施例５に示した構成を採用している。即ち、ソース
側にはオーバーラップ領域（ov）が形成され、ドレイン
側にはマスクオフセット領域（of) が形成されている。
こうすることでドレイン領域側のみ耐圧を高め、ソース
領域側は抵抗成分を減らすことができる。
【０２７７】なお、この構成はＴＦＴ（ｃ’）及びＴＦ
Ｔ（ｄ’）で構成されるバッファ回路においても同様で
ある。
Ｔ（ｄ’）で構成されるバッファ回路においても同様で
ある。
【０２７８】次に、ＴＦＴ（ｅ’）及びＴＦＴ（ｆ’）
で構成されるアナログスイッチ回路に注目して説明す
る。上述のバッファ回路のゲイト電極１２０４はＴＦＴ
（ｅ’）のゲイト電極と接続し、ＴＦＴ（ａ’）及びＴ
ＦＴ（ｂ’）の共通ドレイン電極１２０３はＴＦＴ
（ｆ’）のゲイト電極に接続する。
で構成されるアナログスイッチ回路に注目して説明す
る。上述のバッファ回路のゲイト電極１２０４はＴＦＴ
（ｅ’）のゲイト電極と接続し、ＴＦＴ（ａ’）及びＴ
ＦＴ（ｂ’）の共通ドレイン電極１２０３はＴＦＴ
（ｆ’）のゲイト電極に接続する。
【０２７９】また、１２０８、１２０９はアナログスイ
ッチ回路の共通ソース電極（入力データ信号線）であ
り、１２０９は共通ドレイン電極（出力データ信号線）
である。ただし、１２０８はＴＦＴ（ｅ’）及びＴＦＴ
（ｆ’）に対応し、１２０９はＴＦＴ（ｇ’）及びＴＦ
Ｔ（ｈ’）に対応する。これら１２０８及び１２０９は
それぞれ異なる映像信号を伝達する。
ッチ回路の共通ソース電極（入力データ信号線）であ
り、１２０９は共通ドレイン電極（出力データ信号線）
である。ただし、１２０８はＴＦＴ（ｅ’）及びＴＦＴ
（ｆ’）に対応し、１２０９はＴＦＴ（ｇ’）及びＴＦ
Ｔ（ｈ’）に対応する。これら１２０８及び１２０９は
それぞれ異なる映像信号を伝達する。
【０２８０】この時、ＴＦＴ（ｅ’）またはＴＦＴ
（ｆ’）のどちらか一方がオン状態にあれば入力データ
信号線１２０８から送られたデータ信号（映像信号）
が、出力データ信号線１２０９を通って画素マトリクス
回路へと送られる。従って、アナログスイッチ回路を構
成するＴＦＴ（ｅ’）及びＴＦＴ（ｆ’）の場合にもド
レイン側にはマスクオフセット領域が設けられ、ソース
側にはオーバーラップ領域が設けられている。
（ｆ’）のどちらか一方がオン状態にあれば入力データ
信号線１２０８から送られたデータ信号（映像信号）
が、出力データ信号線１２０９を通って画素マトリクス
回路へと送られる。従って、アナログスイッチ回路を構
成するＴＦＴ（ｅ’）及びＴＦＴ（ｆ’）の場合にもド
レイン側にはマスクオフセット領域が設けられ、ソース
側にはオーバーラップ領域が設けられている。
【０２８１】なお、この構成はＴＦＴ（ｇ’）及びＴＦ
Ｔ（ｈ’）で構成されるバッファ回路においても同様で
ある。
Ｔ（ｈ’）で構成されるバッファ回路においても同様で
ある。
【０２８２】以上の様に、耐圧特性を必要とする半導体
回路に対して本願発明の構成を利用することで、信頼性
の高い半導体回路を実現できる。そのことは、信頼性の
高い電気光学装置を作製するためにも重要である。
回路に対して本願発明の構成を利用することで、信頼性
の高い半導体回路を実現できる。そのことは、信頼性の
高い電気光学装置を作製するためにも重要である。
【０２８３】
【発明の効果】本願発明を実施することで、非常に少な
いマスク数（典型的には４枚）で量産性の高いＴＦＴを
作製することができる。
いマスク数（典型的には４枚）で量産性の高いＴＦＴを
作製することができる。
【０２８４】また、チャネル形成領域とソース／ドレイ
ン電極間に、特性バラツキの小さい電界緩和層（ＬＤＤ
領域、マスクオフセット領域、厚さオフセット領域等）
が形成できるので、信頼性が高く且つ再現性の高いＴＦ
Ｔを実現することが可能である。
ン電極間に、特性バラツキの小さい電界緩和層（ＬＤＤ
領域、マスクオフセット領域、厚さオフセット領域等）
が形成できるので、信頼性が高く且つ再現性の高いＴＦ
Ｔを実現することが可能である。
【０２８５】また、その様なＴＦＴでもって基板上に形
成された半導体回路やその様な半導体回路と液晶層等を
組み合わせた電気光学装置、さらには電気光学装置を表
示ディスプレイとして搭載した電子機器に至るまで、本
願発明はあらゆる形態の半導体装置に対して適用可能で
ある。
成された半導体回路やその様な半導体回路と液晶層等を
組み合わせた電気光学装置、さらには電気光学装置を表
示ディスプレイとして搭載した電子機器に至るまで、本
願発明はあらゆる形態の半導体装置に対して適用可能で
ある。
【図１】 薄膜トランジスタの作製工程を示す図。
【図２】 薄膜トランジスタの作製工程を示す図。
【図３】 薄膜トランジスタの構成を示す拡大図。
【図４】 膜中の濃度プロファイルを示す図。
【図５】 薄膜トランジスタの構成を示す図。
【図６】 薄膜トランジスタの構成を示す図。
【図７】 薄膜トランジスタの構成を示す図。
【図８】 ＣＭＯＳ回路の構成を示す図。
【図９】 膜中の濃度プロファイルを示す図。
【図１０】 薄膜トランジスタの構成を示す図。
【図１１】 ＣＭＯＳ回路の構成を示す図。
【図１２】 半導体回路の作製工程を示す図。
【図１３】 半導体回路の作製工程を示す図。
【図１４】 画素マトリクス回路の構成を示す図。
【図１５】 半導体回路の作製工程を示す図。
【図１６】 半導体回路の作製工程を示す図。
【図１７】 半導体回路の作製工程を示す図。
【図１８】 画素マトリクス回路の構成を示す図。
【図１９】 画素ＴＦＴの構成を示す図。
【図２０】 画素ＴＦＴの構成を示す図。
【図２１】 画素マトリクス回路の構成を示す図。
【図２２】 画素ＴＦＴの構成を示す図。
【図２３】 外部端子取付け部の構成を示す図。
【図２４】 半導体回路の露光処理方法に関する構成を
示す図。
示す図。
【図２５】 電気光学装置の構成を示す図。
【図２６】 電子機器の構成を示す図。
【図２７】 半導体回路のパターン構成を示す図。
【図２８】 半導体回路のパターン構成を示す図。
１０１ 基板 １０２ 下地膜 １０３ ゲイト電極 １０４ 窒化珪素膜 １０５ 酸化窒化珪素膜 １０６ 非晶質半導体膜 １０７ ニッケル含有層 １０８ 結晶性半導体膜 １０９ 結晶性半導体膜 １１０ ｎ+ 層（第１導電層） １１１ ｎ- 層（第２導電層） １１２ 島状半導体層 １１３ ソース電極 １１４ ドレイン電極 １１５ チャネルエッチング領域 １１６ 保護膜 １１７ チャネル形成領域 １１８ マスクオフセット領域 １１９ コンタクトホール
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１８Ｇ ６１８Ｆ
Claims (25)
- 【請求項１】結晶構造を有する半導体層で構成されたソ
ース領域、ドレイン領域及びチャネル形成領域を構成に
含む半導体装置であって、 前記ソース領域及びドレイン領域は、ゲイト絶縁膜に向
かって少なくとも第１の導電層、当該第１の導電層より
も高抵抗な第２の導電層及び前記チャネル形成領域と同
一導電型の半導体層からなる積層構造を有することを特
徴とする半導体装置。 - 【請求項２】請求項１において、前記第１の導電層から
前記第２の導電層にかけて当該第１及び第２の導電層を
構成する不純物の濃度プロファイルが連続的に変化して
いることを特徴とする半導体装置。 - 【請求項３】請求項１または請求項２において、前記第
２の導電層は 5×1017〜 1×1019atoms/cm3 の範囲内で
連続的に変化する不純物によって形成されていることを
特徴とする半導体装置。 - 【請求項４】請求項１乃至請求項３において、前記チャ
ネル形成領域のソース側端部にはオーバーラップ領域が
接しており、前記チャネル形成領域のドレイン側端部に
はマスクオフセット領域が接していることを特徴とする
半導体装置。 - 【請求項５】請求項１乃至請求項３において、前記チャ
ネル形成領域と前記第２の導電層との間には、膜厚の異
なる二つのオフセット領域が存在することを特徴とする
半導体装置。 - 【請求項６】請求項１乃至請求項３または請求項５にお
いて、前記チャネル形成領域と前記第２の導電層との間
には、前記チャネル形成領域よりも膜厚の厚いオフセッ
ト領域が存在することを特徴とする半導体装置。 - 【請求項７】絶縁表面を有する基板上に形成されたゲイ
ト電極と、 結晶構造を有する半導体層で構成されたソース領域、ド
レイン領域及びチャネル形成領域と、 前記ソース領域及びドレイン領域上のそれぞれに形成さ
れたソース電極及びドレイン電極と、 を構成に含む半導体装置であって、 前記ソース領域及びドレイン領域は、少なくともゲイト
絶縁膜に向かって第１の導電層、当該第１の導電層より
も高抵抗な第２の導電層及び前記チャネル形成領域と同
一導電型の半導体層からなる積層構造を有し、 前記ソース電極及び／又はドレイン電極は前記ゲイト電
極に、前記チャネル形成領域上でオーバーラップしてい
ることを特徴とする半導体装置。 - 【請求項８】結晶構造を有する半導体層で構成されたソ
ース領域、ドレイン領域及びチャネル形成領域を構成に
含む半導体装置であって、 前記ソース領域及びドレイン領域は、少なくともゲイト
絶縁膜に向かって第１の導電層、当該第１の導電層より
も高抵抗な第２の導電層及び前記チャネル形成領域と同
一導電型の半導体層からなる積層構造を有し、 前記チャネル形成領域と前記第１の導電層との間には、
膜厚の異なる二つのオフセット領域と前記第２の導電層
からなるＨＲＤ構造が存在することを特徴とする半導体
装置。 - 【請求項９】請求項７または請求項８において、前記ソ
ース電極及びドレイン電極は前記第１の導電層を覆う層
間絶縁膜上に形成され、前記層間絶縁膜に形成されたコ
ンタクトホールを介して前記第１の導電層と電気的に接
続していることを特徴とする半導体装置。 - 【請求項１０】請求項５または請求項８において、前記
膜厚の異なる二つのオフセット領域は、一方は前記チャ
ネル形成領域と同一導電型かつ同一膜厚の半導体層から
なる膜面方向のオフセットであり、他方は前記チャネル
形成領域と同一導電型かつ前記チャネル形成領域よりも
膜厚の厚い半導体層からなる膜厚方向のオフセットであ
ることを特徴とする半導体装置。 - 【請求項１１】請求項１乃至請求項１０において、前記
第１の導電層の膜厚は30〜100nm であり、前記第２の導
電層の膜厚は30〜200 nmであり、前記チャネル形成領域
と同一導電型の半導体層の膜厚は100 〜300 nmであり、
前記チャネル形成領域の膜厚は10〜100 nmであることを
特徴とする半導体装置。 - 【請求項１２】請求項１乃至請求項１１において、前記
第１の導電層、前記第２の導電層、前記チャネル形成領
域と同一導電型の半導体層の順に膜厚が厚くなっている
ことを特徴とする半導体装置。 - 【請求項１３】請求項１乃至請求項１２において、前記
チャネル形成領域と同一導電型の半導体層は、前記第２
の導電層の下に存在する真性または実質的に真性な半導
体層（ｉ層）であり、前記チャネル形成領域よりも膜厚
が厚いことを特徴とする半導体装置。 - 【請求項１４】請求項１乃至請求項１３において、前記
第１の導電層及び前記第２の導電層は１３族または１５
族から選ばれた元素によって導電性を与えられた半導体
層であることを特徴とする半導体装置。 - 【請求項１５】請求項１乃至請求項１４において、少な
くとも前記チャネル形成領域にはしきい値電圧制御用の
不純物が 1×1015〜 5×1017atoms/cm3 の濃度で添加さ
れていることを特徴とする半導体装置。 - 【請求項１６】請求項１乃至請求項１４において、前記
チャネル形成領域及び当該チャネル形成領域と同一導電
型の半導体層にしきい値電圧制御用の不純物が 1×1015
〜 5×1017atoms/cm3 の濃度で添加されていることを特
徴とする半導体装置。 - 【請求項１７】請求項１５または請求項１６において、
前記しきい値電圧制御用の不純物とはボロン、インジウ
ムまたはガリウムであることを特徴とする半導体装置。 - 【請求項１８】請求項１乃至請求項１７において、前記
第１の導電層にはＮｉ、Ｇｅ、Ｐｔ、Ｃｏ、Ｆｅ、Ａ
ｕ、Ｐｄ、Ｐｂ、Ｃｕから選ばれた一種または複数種の
元素が含まれていることを特徴とする半導体装置。 - 【請求項１９】絶縁表面を有する基板上にゲイト電極、
ゲイト絶縁層、非晶質半導体膜を形成する工程と、 前記非晶質半導体膜に対して結晶化を助長する触媒元素
を添加し、加熱処理により結晶構造を有する半導体膜を
得る工程と、 前記結晶構造を有する半導体膜に対して１５族のみ或い
は１３族及び１５族から選ばれた不純物を添加する工程
と、 加熱処理により前記不純物を含む導電層に対して前記触
媒元素をゲッタリングさせる工程と、 前記導電層上にソース電極及びドレイン電極を形成する
工程と、 前記ソース電極及びドレイン電極をマスクとして前記結
晶構造を有する半導体膜をエッチングすることでチャネ
ル形成領域を形成する工程と、 を構成に含むことを特徴とする半導体装置の作製方法。 - 【請求項２０】絶縁表面を有する基板上にゲイト電極、
ゲイト絶縁層、非晶質半導体膜を形成する工程と、 前記非晶質半導体膜に対して結晶化を助長する触媒元素
を添加し、加熱処理により結晶構造を有する半導体膜を
得る工程と、 前記結晶構造を有する半導体膜に対して１５族のみ或い
は１３族及び１５族から選ばれた不純物を添加する工程
と、 加熱処理により前記不純物を含む導電層に対して前記触
媒元素をゲッタリングさせる工程と、 前記導電層上にソース電極及びドレイン電極を形成する
工程と、 前記ソース電極及びドレイン電極をマスクとして前記結
晶構造を有する半導体膜をエッチングすることでチャネ
ル形成領域を形成する工程と、 前記ソース電極及びドレイン電極をマスクとしてしきい
値電圧制御用の不純物を添加する工程と、 を構成に含むことを特徴とする半導体装置の作製方法。 - 【請求項２１】請求項１９または請求項２０において、
前記結晶構造を有する半導体膜をレーザーアニールする
工程が少なくとも１回含まれることを特徴とする半導体
装置の作製方法。 - 【請求項２２】請求項１９乃至請求項２１において、前
記触媒元素とはＮｉ、Ｇｅ、Ｐｔ、Ｃｏ、Ｆｅ、Ａｕ、
Ｐｄ、Ｐｂ、Ｃｕから選ばれた一種または複数種の元素
であることを特徴とする半導体装置の作製方法。 - 【請求項２３】請求項１９乃至請求項２２において、前
記１５族のみから選ばれた不純物とはリンであり、前記
１３族及び１５族から選ばれた不純物とはボロンとリン
であることを特徴とする半導体装置の作製方法。 - 【請求項２４】請求項１９乃至請求項２３において、前
記不純物の添加工程はイオン注入法またはイオンドーピ
ング法により行われることを特徴とする半導体装置の作
製方法。 - 【請求項２５】請求項１９乃至請求項２４において、前
記加熱処理はランプアニールにより行われることを特徴
とする半導体装置の作製方法。
Priority Applications (5)
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| JP28256297A JP4236716B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体装置 |
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| KR1019980040090A KR100567145B1 (ko) | 1997-09-23 | 1998-09-23 | 반도체장치및그제조방법 |
| US09/645,578 US6680223B1 (en) | 1997-09-23 | 2000-08-25 | Semiconductor device and method of manufacturing the same |
| US10/428,092 US6924528B2 (en) | 1997-09-23 | 2003-05-02 | Semiconductor device and method of manufacturing the same |
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| JP28256297A JP4236716B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体装置 |
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-
1997
- 1997-09-29 JP JP28256297A patent/JP4236716B2/ja not_active Expired - Fee Related
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