JPH11103254A - アナログデジタル変換回路装置及びその変換方法 - Google Patents
アナログデジタル変換回路装置及びその変換方法Info
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- JPH11103254A JPH11103254A JP9261756A JP26175697A JPH11103254A JP H11103254 A JPH11103254 A JP H11103254A JP 9261756 A JP9261756 A JP 9261756A JP 26175697 A JP26175697 A JP 26175697A JP H11103254 A JPH11103254 A JP H11103254A
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- H03M1/0624—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by synchronisation
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Abstract
(57)【要約】
【課題】精度特性を悪化させることなく、アナログデジ
タル変換回路の低電圧動作及び高速動作を両立させるこ
と。 【解決手段】昇圧回路１１1 、１１2 、１１3 、…、１
１n にて、それぞれ電源電圧以上の電圧が発生される。
これら複数の昇圧回路は、制御部１０によって制御タイ
ミングが順次シフトされて制御される。前記複数の昇圧
回路１１1 、１１2 、１１3 、…、１１n から出力され
る昇圧電圧は、コンデンサＣ１３に蓄えられ、アナログ
デジタルコンバータ１２に供給される。このアナログデ
ジタルコンバータ１２では、該アナログデジタルコンバ
ータ１２の変換動作の切換えタイミング以外のタイミン
グで前記複数の昇圧回路１１1 、１１2 、１１3 、…、
１１n が順次切換えられて、昇圧電圧がアナログデジタ
ル変換される。
タル変換回路の低電圧動作及び高速動作を両立させるこ
と。 【解決手段】昇圧回路１１1 、１１2 、１１3 、…、１
１n にて、それぞれ電源電圧以上の電圧が発生される。
これら複数の昇圧回路は、制御部１０によって制御タイ
ミングが順次シフトされて制御される。前記複数の昇圧
回路１１1 、１１2 、１１3 、…、１１n から出力され
る昇圧電圧は、コンデンサＣ１３に蓄えられ、アナログ
デジタルコンバータ１２に供給される。このアナログデ
ジタルコンバータ１２では、該アナログデジタルコンバ
ータ１２の変換動作の切換えタイミング以外のタイミン
グで前記複数の昇圧回路１１1 、１１2 、１１3 、…、
１１n が順次切換えられて、昇圧電圧がアナログデジタ
ル変換される。
Description
【０００１】
【発明の属する技術分野】この発明はアナログ値をデジ
タル値に変換するアナログデジタル変換装置に関するも
ので、主に低電圧動作または高速動作が要求されるアナ
ログデジタルコンバータ関するものである。
タル値に変換するアナログデジタル変換装置に関するも
ので、主に低電圧動作または高速動作が要求されるアナ
ログデジタルコンバータ関するものである。
【０００２】
【従来の技術】近年、半導体集積回路があらゆる分野に
応用されるに至り、ポータブル電子機器応用に代表され
る低消費電力化の要求が強まっている。低消費電力化で
は、第１に電源電圧を下げることが必要となる。
応用されるに至り、ポータブル電子機器応用に代表され
る低消費電力化の要求が強まっている。低消費電力化で
は、第１に電源電圧を下げることが必要となる。
【０００３】そして、従来ＡＤ（アナログ−デジタル）
コンバータを含むアナログ回路では、電源電圧範囲内の
中間レベル電圧を扱うため、図９（ａ）に示されるよう
な構成のアナログスイッチが多用されている。
コンバータを含むアナログ回路では、電源電圧範囲内の
中間レベル電圧を扱うため、図９（ａ）に示されるよう
な構成のアナログスイッチが多用されている。
【０００４】ＡＤコンバータの場合でも、入力アナログ
値をサンプリングコンデンサに充電するためのスイッチ
の役割、サンプリングしたアナログ値と基準となる比較
電圧との比較動作を行うため、内蔵ＤＡコンバータから
比較電圧を取出すセレクタの役割等、アナログスイッチ
が多用されている。
値をサンプリングコンデンサに充電するためのスイッチ
の役割、サンプリングしたアナログ値と基準となる比較
電圧との比較動作を行うため、内蔵ＤＡコンバータから
比較電圧を取出すセレクタの役割等、アナログスイッチ
が多用されている。
【０００５】一般的にアナログスイッチはＣＭＯＳプロ
セスの場合、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯ
ＳＦＥＴを並列に組合わせ、電源電圧範囲の入力に対
し、オン抵抗の低減を図っている。
セスの場合、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯ
ＳＦＥＴを並列に組合わせ、電源電圧範囲の入力に対
し、オン抵抗の低減を図っている。
【０００６】
【発明が解決しようとする課題】しかしながら、低消費
電力を図るための低電圧動作は、アナログスイッチ等を
多用するアナログ回路やＡＤコンバータ回路では、電源
電圧とトランジスタの閾値、転送電圧との関係で、トラ
ンジスタがオンしなくなり、低電圧動作を保証するのは
非常に困難であった。
電力を図るための低電圧動作は、アナログスイッチ等を
多用するアナログ回路やＡＤコンバータ回路では、電源
電圧とトランジスタの閾値、転送電圧との関係で、トラ
ンジスタがオンしなくなり、低電圧動作を保証するのは
非常に困難であった。
【０００７】すなわち、電源電圧が低下（例えば通常
５．０Ｖに比べ２．７Ｖや２．２Ｖ等）してくると、Ｍ
ＯＳＦＥＴの閾値Ｖth（０．８Ｖ程度）とゲート電圧Ｖ
gs、ソース電圧Ｖbs（この場合は転送すべき電圧であ
り、０〜２．７Ｖ等、例として中間の１．３５Ｖとす
る）の関係で、ＮチャネルＭＯＳトランジスタを考える
と、 Ｖgs−Ｖth−（ＶbsによるＶth変調分のＶth上昇分＝約Ｖbsの半分） ＝（２．７−１．３５）−０．８５−（１．３５／２） ＝−０．１７５Ｖ となり、前記ＭＯＳトランジスタはオンすることができ
ない。
５．０Ｖに比べ２．７Ｖや２．２Ｖ等）してくると、Ｍ
ＯＳＦＥＴの閾値Ｖth（０．８Ｖ程度）とゲート電圧Ｖ
gs、ソース電圧Ｖbs（この場合は転送すべき電圧であ
り、０〜２．７Ｖ等、例として中間の１．３５Ｖとす
る）の関係で、ＮチャネルＭＯＳトランジスタを考える
と、 Ｖgs−Ｖth−（ＶbsによるＶth変調分のＶth上昇分＝約Ｖbsの半分） ＝（２．７−１．３５）−０．８５−（１．３５／２） ＝−０．１７５Ｖ となり、前記ＭＯＳトランジスタはオンすることができ
ない。
【０００８】１．３５Ｖの中間電圧でＮチャネルＭＯＳ
トランジスタがオンしないことは、同様にＰチャネルＭ
ＯＳトランジスタもオンせず、中間電圧は正しく転送さ
れないという不具合が生じる（図９（ｂ））。
トランジスタがオンしないことは、同様にＰチャネルＭ
ＯＳトランジスタもオンせず、中間電圧は正しく転送さ
れないという不具合が生じる（図９（ｂ））。
【０００９】また、高速に動作させようとする場合は、
アナログスイッチのオン抵抗の上昇が、サンプリングコ
ンデンサ等への充電時間を延ばしてしまうものであっ
た。そのため、高速動作させると充電に必要な時間が足
りなくなり、その結果、精度が悪化してしまうという課
題を有していた。
アナログスイッチのオン抵抗の上昇が、サンプリングコ
ンデンサ等への充電時間を延ばしてしまうものであっ
た。そのため、高速動作させると充電に必要な時間が足
りなくなり、その結果、精度が悪化してしまうという課
題を有していた。
【００１０】このような課題の対策として、回路の一部
に閾値Ｖthの低いトランジスタを用いる場合もある。し
かしながら、この場合は、プロセスが追加されるために
コストが上がるという欠点を有している。
に閾値Ｖthの低いトランジスタを用いる場合もある。し
かしながら、この場合は、プロセスが追加されるために
コストが上がるという欠点を有している。
【００１１】図１０（ａ）は一般的な昇圧回路の構成を
示した図であり、（ｂ）はその回路動作を説明するタイ
ミングチャートである。図１０（ａ）に於いて、昇圧回
路１は、スイッチＳＷ１、ＳＷ２及びＳＷ３と、コンデ
ンサＣ１、Ｃ２より構成される。そして、昇圧回路１の
出力側に出力コンデンサＣ３が接続される。
示した図であり、（ｂ）はその回路動作を説明するタイ
ミングチャートである。図１０（ａ）に於いて、昇圧回
路１は、スイッチＳＷ１、ＳＷ２及びＳＷ３と、コンデ
ンサＣ１、Ｃ２より構成される。そして、昇圧回路１の
出力側に出力コンデンサＣ３が接続される。
【００１２】前記昇圧回路１は、内部動作的にチャージ
期間とチャージポンプ時間が繰返される。チャージ期間
では、スイッチＳＷ１、ＳＷ２、ＳＷ３の切換えによっ
て、それぞれ信号Φ１、Φ２、Φ３が出力（オン）され
る。これにより、コンデンサＣ１、Ｃ２が並列に接続さ
れて、それぞれＶddにチャージされる。
期間とチャージポンプ時間が繰返される。チャージ期間
では、スイッチＳＷ１、ＳＷ２、ＳＷ３の切換えによっ
て、それぞれ信号Φ１、Φ２、Φ３が出力（オン）され
る。これにより、コンデンサＣ１、Ｃ２が並列に接続さ
れて、それぞれＶddにチャージされる。
【００１３】一方、チャージポンプ期間では、スイッチ
ＳＷ１、ＳＷ２、ＳＷ３が切換えられて、それぞれ信号
Φ１′、Φ２′、Φ３′が出力される。これにより、２
つのコンデンサＣ１、Ｃ２は直列に接続され、コンデン
サＣ１及びＣ２にチャージされたＶdd電位が２倍の２＊
Ｖddとなる。その後、出力コンデンサＣ３に昇圧電位Ｖ
cc（＝２＊Ｖdd）が発生される。
ＳＷ１、ＳＷ２、ＳＷ３が切換えられて、それぞれ信号
Φ１′、Φ２′、Φ３′が出力される。これにより、２
つのコンデンサＣ１、Ｃ２は直列に接続され、コンデン
サＣ１及びＣ２にチャージされたＶdd電位が２倍の２＊
Ｖddとなる。その後、出力コンデンサＣ３に昇圧電位Ｖ
cc（＝２＊Ｖdd）が発生される。
【００１４】コンデンサＣ３にチャージされたＶcc電位
は、その負荷となるＡＤコンバータの動作に伴い低下
し、２＊Ｖdd電位から徐々に低下していく。このため、
動作が繰返されることによって、常に２＊Ｖddにほぼ等
しい昇圧電位を得ることができる。
は、その負荷となるＡＤコンバータの動作に伴い低下
し、２＊Ｖdd電位から徐々に低下していく。このため、
動作が繰返されることによって、常に２＊Ｖddにほぼ等
しい昇圧電位を得ることができる。
【００１５】しかしながら、昇圧されたＶcc電位は、Ａ
Ｄコンバータの変換動作に伴い、昇圧電位Ｖccを電源と
する回路の充放電動作を行う過程で電荷が消費され、次
第に低下する。そして、次にチャージポンプ期間に移行
するまで低下した電位を元に戻すことはできない。
Ｄコンバータの変換動作に伴い、昇圧電位Ｖccを電源と
する回路の充放電動作を行う過程で電荷が消費され、次
第に低下する。そして、次にチャージポンプ期間に移行
するまで低下した電位を元に戻すことはできない。
【００１６】したがって、ある程度以下に昇圧電位が低
下した場合は、精度や動作速度の面でＡＤコンバータの
変換動作にノイズが重畳される等の支障を与えるため、
実際にはクロックの周期より短い期間しかＡＤコンバー
タを動作させることができないという欠点を有してい
る。特に、マイクロコンピュータ混載のＡＤコンバータ
の場合、多数のアナログ入力チャネルを順次変換してい
くスキャン動作や同一チャネルの変換を繰返すリピー
ト、更にスキャン動作を繰返すスキャン・リピート動作
等、多彩な変換動作を行うため、非常に長い期間に渡っ
て昇圧電圧を安定させる必要がある。
下した場合は、精度や動作速度の面でＡＤコンバータの
変換動作にノイズが重畳される等の支障を与えるため、
実際にはクロックの周期より短い期間しかＡＤコンバー
タを動作させることができないという欠点を有してい
る。特に、マイクロコンピュータ混載のＡＤコンバータ
の場合、多数のアナログ入力チャネルを順次変換してい
くスキャン動作や同一チャネルの変換を繰返すリピー
ト、更にスキャン動作を繰返すスキャン・リピート動作
等、多彩な変換動作を行うため、非常に長い期間に渡っ
て昇圧電圧を安定させる必要がある。
【００１７】また、チャージポンプ期間に移行するタイ
ミングで発生するＶcc電位の急激な変化は、ＡＤコンバ
ータの精度に直接影響を与えるため、１変換サイクル中
に昇圧動作を複数回行わせることは好ましくない。
ミングで発生するＶcc電位の急激な変化は、ＡＤコンバ
ータの精度に直接影響を与えるため、１変換サイクル中
に昇圧動作を複数回行わせることは好ましくない。
【００１８】したがって、このような長い時間に渡る昇
圧電位の安定化は、単一の昇圧回路を用いた場合では、
巨大な安定化コンデンサＣ３へ十分な電荷を溜め込んで
おく以外に有効な手段は無く、コンデンサ面積に伴いコ
ストが上昇する問題がある。
圧電位の安定化は、単一の昇圧回路を用いた場合では、
巨大な安定化コンデンサＣ３へ十分な電荷を溜め込んで
おく以外に有効な手段は無く、コンデンサ面積に伴いコ
ストが上昇する問題がある。
【００１９】この発明は前記課題に鑑みてなされたもの
であり、その目的は精度特性を悪化させることなく、低
電圧動作及び高速動作を両立させることのできるアナロ
グデジタル変換回路装置及びその変換方法を提供するこ
とである。
であり、その目的は精度特性を悪化させることなく、低
電圧動作及び高速動作を両立させることのできるアナロ
グデジタル変換回路装置及びその変換方法を提供するこ
とである。
【００２０】
【課題を解決するための手段】すなわちこの発明は、制
御タイミングが順次シフトされて制御される電源電圧以
上若しくはグラウンド電圧以下の電圧を発生する複数の
昇圧回路と、前記複数の昇圧回路から出力される昇圧電
圧を少なくとも電源の一部とするアナログデジタルコン
バータ回路と、前記アナログデジタルコンバータ回路の
動作タイミングと同期し、且つ該アナログデジタルコン
バータ回路の変換動作の切換えタイミング以外のタイミ
ングで前記昇圧回路の動作を制御する制御部とを具備す
ることを特徴とする。
御タイミングが順次シフトされて制御される電源電圧以
上若しくはグラウンド電圧以下の電圧を発生する複数の
昇圧回路と、前記複数の昇圧回路から出力される昇圧電
圧を少なくとも電源の一部とするアナログデジタルコン
バータ回路と、前記アナログデジタルコンバータ回路の
動作タイミングと同期し、且つ該アナログデジタルコン
バータ回路の変換動作の切換えタイミング以外のタイミ
ングで前記昇圧回路の動作を制御する制御部とを具備す
ることを特徴とする。
【００２１】またこの発明は、制御タイミングが順次シ
フトされて制御される電源電圧以上の電圧を発生する複
数の正極性昇圧回路と、制御タイミングが順次シフトさ
れて制御されるグラウンド電圧以下の電圧を発生する複
数の負極性昇圧回路と、前記正極性昇圧電圧及び負極性
昇圧電圧を少なくとも電源の一部とするアナログデジタ
ルコンバータ回路と、前記アナログデジタルコンバータ
回路の動作タイミングと同期し、且つ該アナログデジタ
ルコンバータ回路の切換えタイミング以外のタイミング
で前記複数の正極性昇圧回路及び負極性昇圧回路の昇圧
回路動作を制御する制御部とを具備することを特徴とす
る。
フトされて制御される電源電圧以上の電圧を発生する複
数の正極性昇圧回路と、制御タイミングが順次シフトさ
れて制御されるグラウンド電圧以下の電圧を発生する複
数の負極性昇圧回路と、前記正極性昇圧電圧及び負極性
昇圧電圧を少なくとも電源の一部とするアナログデジタ
ルコンバータ回路と、前記アナログデジタルコンバータ
回路の動作タイミングと同期し、且つ該アナログデジタ
ルコンバータ回路の切換えタイミング以外のタイミング
で前記複数の正極性昇圧回路及び負極性昇圧回路の昇圧
回路動作を制御する制御部とを具備することを特徴とす
る。
【００２２】更にこの発明は、昇圧回路のコンデンサの
チャージ及びチャージポンプを繰返して電源電圧以上の
昇圧電圧を発生させる昇圧動作を、複数個の昇圧回路毎
に順次シフトさせて行わせる第１のステップと、この第
１のステップによって発生された昇圧電圧を、前記複数
個の昇圧回路毎に切換える第２のステップと、この第２
のステップによって得られる前記複数の昇圧回路からの
昇圧電圧を、少なくとも電源の一部としてアナログデジ
タルコンバータに供給する第３のステップとを具備する
ことを特徴とする。
チャージ及びチャージポンプを繰返して電源電圧以上の
昇圧電圧を発生させる昇圧動作を、複数個の昇圧回路毎
に順次シフトさせて行わせる第１のステップと、この第
１のステップによって発生された昇圧電圧を、前記複数
個の昇圧回路毎に切換える第２のステップと、この第２
のステップによって得られる前記複数の昇圧回路からの
昇圧電圧を、少なくとも電源の一部としてアナログデジ
タルコンバータに供給する第３のステップとを具備する
ことを特徴とする。
【００２３】この発明のアナログデジタル変換回路装置
は、供給された電源電圧以上の昇圧電圧を出力する複数
個の昇圧回路を備えており、各々の昇圧回路を順次アナ
ログデジタルコンバータヘ接続する制御回路を介して、
常にアナログデジタルコンバータに昇圧電圧を与える。
これによって、スキャンやリピートといった長いサイク
ルのアナログデジタル変換時間中にも、低電圧動作を可
能としている。
は、供給された電源電圧以上の昇圧電圧を出力する複数
個の昇圧回路を備えており、各々の昇圧回路を順次アナ
ログデジタルコンバータヘ接続する制御回路を介して、
常にアナログデジタルコンバータに昇圧電圧を与える。
これによって、スキャンやリピートといった長いサイク
ルのアナログデジタル変換時間中にも、低電圧動作を可
能としている。
【００２４】また、アナログデジタル変換回路のアナロ
グスイッチ等、昇圧電圧を供給することにより、オン抵
抗を下げることができるので、電源電圧一定の場合は動
作周波数を上げることができ、動作周波数を一定とする
場合はより低電圧まで動作させることが可能となる。ま
た低電圧動作と高速動作の両立も可能となる。
グスイッチ等、昇圧電圧を供給することにより、オン抵
抗を下げることができるので、電源電圧一定の場合は動
作周波数を上げることができ、動作周波数を一定とする
場合はより低電圧まで動作させることが可能となる。ま
た低電圧動作と高速動作の両立も可能となる。
【００２５】更に、各々の昇圧回路は、その充電動作と
チャージポンプ動作、出力接続動作等のタイミングをア
ナログデジタル変換回路の制御タイミングと同期させ、
且つノイズにセンシティブなタイミングを避けること
で、精度性能を悪化させることは無い。
チャージポンプ動作、出力接続動作等のタイミングをア
ナログデジタル変換回路の制御タイミングと同期させ、
且つノイズにセンシティブなタイミングを避けること
で、精度性能を悪化させることは無い。
【００２６】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１はこの発明の第１の実施の
形態を説明するもので、アナログデジタル変換回路の概
略構成を示した図である。
実施の形態を説明する。図１はこの発明の第１の実施の
形態を説明するもので、アナログデジタル変換回路の概
略構成を示した図である。
【００２７】図１に於いて、このアナログデジタル変換
回路装置は、制御部１０と、この制御部１０から出力さ
れるそれぞれ相反する信号Φ１とΦ１′、Φ２とΦ
２′、Φ３とΦ３′で構成されるクロック信号ＣＬＫが
入力される昇圧回路を複数個有している。すなわち、昇
圧回路１１1 、１１2 、１１3 、…、１１n に、それぞ
れクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、…、Ｃ
ＬＫｎが入力されるようになっている。
回路装置は、制御部１０と、この制御部１０から出力さ
れるそれぞれ相反する信号Φ１とΦ１′、Φ２とΦ
２′、Φ３とΦ３′で構成されるクロック信号ＣＬＫが
入力される昇圧回路を複数個有している。すなわち、昇
圧回路１１1 、１１2 、１１3 、…、１１n に、それぞ
れクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、…、Ｃ
ＬＫｎが入力されるようになっている。
【００２８】そして、前記昇圧回路１１1 、１１2 、１
１3 、…、１１n の出力は、Ｖcc電位の電源線とグラウ
ンド間に接続されたコンデンサＣ１３に供給されると共
に、ＡＤ（アナログデジタル）コンバータ１２に供給さ
れる。
１3 、…、１１n の出力は、Ｖcc電位の電源線とグラウ
ンド間に接続されたコンデンサＣ１３に供給されると共
に、ＡＤ（アナログデジタル）コンバータ１２に供給さ
れる。
【００２９】図２（ａ）は、前記昇圧回路１１1 、１１
2 、１１3 、…、１１n の構成の一例を示したものであ
り、ここでは昇圧回路１１1 を代表的に示しているが、
他の昇圧回路１１2 、１１3 、…、１１n の構成につい
ても同じであるので説明は省略する。
2 、１１3 、…、１１n の構成の一例を示したものであ
り、ここでは昇圧回路１１1 を代表的に示しているが、
他の昇圧回路１１2 、１１3 、…、１１n の構成につい
ても同じであるので説明は省略する。
【００３０】昇圧回路１１1 は、スイッチＳＷ１１、Ｓ
Ｗ１２及びＳＷ１３と、コンデンサＣ１１、Ｃ１２より
構成される。コンデンサＣ１１、Ｃ１２は、スイッチＳ
Ｗ１１、ＳＷ１２、ＳＷ１３の切換えによって、電源線
とグラウンドの間に並列に接続されたり、コンデンサＣ
１１とＣ１２とが直列に接続されるようになっている。
Ｗ１２及びＳＷ１３と、コンデンサＣ１１、Ｃ１２より
構成される。コンデンサＣ１１、Ｃ１２は、スイッチＳ
Ｗ１１、ＳＷ１２、ＳＷ１３の切換えによって、電源線
とグラウンドの間に並列に接続されたり、コンデンサＣ
１１とＣ１２とが直列に接続されるようになっている。
【００３１】図２（ｂ）に示されるように、前記昇圧回
路１１1 は、内部動作的にチャージ期間とチャージポン
プ時間が繰返される。チャージ期間では、信号Φ１、Φ
２、Φ３が出力（オン）されて、コンデンサＣ１、Ｃ２
が並列に接続されて、それぞれＶddにチャージされる。
路１１1 は、内部動作的にチャージ期間とチャージポン
プ時間が繰返される。チャージ期間では、信号Φ１、Φ
２、Φ３が出力（オン）されて、コンデンサＣ１、Ｃ２
が並列に接続されて、それぞれＶddにチャージされる。
【００３２】一方、チャージポンプ期間では、スイッチ
ＳＷ１、ＳＷ２、ＳＷ３が切換えられて、それぞれ信号
Φ１′、Φ２′、Φ３′が出力される。これにより、２
つのコンデンサＣ１１、Ｃ１２が直列に接続され、該コ
ンデンサＣ１１びＣ１２にチャージされたＶdd電位の２
倍の２＊Ｖddとなる。
ＳＷ１、ＳＷ２、ＳＷ３が切換えられて、それぞれ信号
Φ１′、Φ２′、Φ３′が出力される。これにより、２
つのコンデンサＣ１１、Ｃ１２が直列に接続され、該コ
ンデンサＣ１１びＣ１２にチャージされたＶdd電位の２
倍の２＊Ｖddとなる。
【００３３】その後、コンデンサＣ１３に昇圧した電位
Ｖcc（＝２＊Ｖdd）が発生される。昇圧回路としては、
図２（ｃ）に示されるようなものを用いても良い。この
発明では昇圧回路を複数個用意し、各々のチャージ期間
とチャージポンプ期間を順次シフトしながら切換えるこ
とで、全体として安定した昇圧電圧を得ることを可能と
している。
Ｖcc（＝２＊Ｖdd）が発生される。昇圧回路としては、
図２（ｃ）に示されるようなものを用いても良い。この
発明では昇圧回路を複数個用意し、各々のチャージ期間
とチャージポンプ期間を順次シフトしながら切換えるこ
とで、全体として安定した昇圧電圧を得ることを可能と
している。
【００３４】すなわち、第１の実施の形態の場合、昇圧
回路は、図３に示されるように、昇圧動作周期のｎ分の
１の時間だけシフトして（クロック信号ＣＬＫ１、ＣＬ
Ｋ２、…）、順次動作する。このため、等価的な昇圧周
期は、昇圧回路の個数ｎ分の１に短縮させることができ
る。これに伴い、それぞれのチャージポンプ期間に移行
する際のノイズの発生頻度はｎ倍に増加するが、ＡＤコ
ンバータ１２の変換動作中でノイズに対する感度の低い
期間中に昇圧回路を切換えるように制御する。これによ
り、ＡＤコンバータ１２の精度に影響を与えることな
く、高速・低電圧動作が可能となる。
回路は、図３に示されるように、昇圧動作周期のｎ分の
１の時間だけシフトして（クロック信号ＣＬＫ１、ＣＬ
Ｋ２、…）、順次動作する。このため、等価的な昇圧周
期は、昇圧回路の個数ｎ分の１に短縮させることができ
る。これに伴い、それぞれのチャージポンプ期間に移行
する際のノイズの発生頻度はｎ倍に増加するが、ＡＤコ
ンバータ１２の変換動作中でノイズに対する感度の低い
期間中に昇圧回路を切換えるように制御する。これによ
り、ＡＤコンバータ１２の精度に影響を与えることな
く、高速・低電圧動作が可能となる。
【００３５】ＡＤコンバータ１２の変換動作中に於い
て、ノイズの影響を受けやすいタイミングは、入力され
たアナログ値を内部サンプリングコンデンサに蓄える期
間の終了タイミングや、各ビットの比較期間の終了タイ
ミング等である。したがって、予め設計段階でタイミン
グが分かっているので、図３に示されるように、チャー
ジポンプ期間への切換えタイミングをシフトして回避す
ることができる。
て、ノイズの影響を受けやすいタイミングは、入力され
たアナログ値を内部サンプリングコンデンサに蓄える期
間の終了タイミングや、各ビットの比較期間の終了タイ
ミング等である。したがって、予め設計段階でタイミン
グが分かっているので、図３に示されるように、チャー
ジポンプ期間への切換えタイミングをシフトして回避す
ることができる。
【００３６】このように、複数個の昇圧回路とタイミン
グを調整することにより、スキャンやリピートに必要な
長い変換期間中も、安定して昇圧電位をＡＤコンバータ
に供給することができる。
グを調整することにより、スキャンやリピートに必要な
長い変換期間中も、安定して昇圧電位をＡＤコンバータ
に供給することができる。
【００３７】次に、この発明の第２の実施の形態を説明
する。図４は、この発明の第２の実施の形態を示すもの
で、アナログデジタル変換回路装置の概略構成を示した
図である。
する。図４は、この発明の第２の実施の形態を示すもの
で、アナログデジタル変換回路装置の概略構成を示した
図である。
【００３８】上述した第１の実施の形態では、電源電位
Ｖdd以上の電位から、例えば２倍のＶcc電位を得る例を
示した。この第２の実施の形態では、グラウンド電位Ｇ
ＮＤ以下にも昇圧し、マイナス電位Ｖeeを得ることで、
更に低電圧・高速動作を可能にするものである。
Ｖdd以上の電位から、例えば２倍のＶcc電位を得る例を
示した。この第２の実施の形態では、グラウンド電位Ｇ
ＮＤ以下にも昇圧し、マイナス電位Ｖeeを得ることで、
更に低電圧・高速動作を可能にするものである。
【００３９】図４（ａ）に於いて、Ｖcc昇圧回路群１５
は複数個のプラス側昇圧回路を有して構成され、Ｖee昇
圧回路群１６は複数個のマイナス側昇圧回路を有して構
成される。そして、Ｖcc昇圧回路群１５とＶee昇圧回路
群１６の出力は、Ｖcc電位の電源線とグラウンド間に接
続されたコンデンサＣ１５及びＶee電位の電源線とグラ
ウンド間に接続されたコンデンサＣ１６をそれぞれ介し
て、ＡＤコンバータ１７のＶcc端子及びＶee端子に供給
される。尚、前記Ｖcc昇圧回路群１５とＶee昇圧回路群
１６は、制御部１０により動作制御される。
は複数個のプラス側昇圧回路を有して構成され、Ｖee昇
圧回路群１６は複数個のマイナス側昇圧回路を有して構
成される。そして、Ｖcc昇圧回路群１５とＶee昇圧回路
群１６の出力は、Ｖcc電位の電源線とグラウンド間に接
続されたコンデンサＣ１５及びＶee電位の電源線とグラ
ウンド間に接続されたコンデンサＣ１６をそれぞれ介し
て、ＡＤコンバータ１７のＶcc端子及びＶee端子に供給
される。尚、前記Ｖcc昇圧回路群１５とＶee昇圧回路群
１６は、制御部１０により動作制御される。
【００４０】図５（ａ）は、マイナス側のＶee昇圧回路
群１６を構成するマイナス昇圧回路１８の構成の一例を
示した回路図である。このマイナス昇圧回路１８は、そ
れぞれ２つの信号Φ１、Φ２を切換えて出力（オン）す
るスイッチＳＷ２１、ＳＷ２２と、コンデンサＣ２１と
より構成される。
群１６を構成するマイナス昇圧回路１８の構成の一例を
示した回路図である。このマイナス昇圧回路１８は、そ
れぞれ２つの信号Φ１、Φ２を切換えて出力（オン）す
るスイッチＳＷ２１、ＳＷ２２と、コンデンサＣ２１と
より構成される。
【００４１】そして、このマイナス昇圧回路１８は、電
源電圧でチャージされた電荷を、そのまま極性を反転さ
せることで簡単にマイナス電位Ｖeeを発生させることが
できる。前記マイナス昇圧回路１８の動作タイミング
は、図５（ｂ）に示されるタイミングチャートの通りで
ある。
源電圧でチャージされた電荷を、そのまま極性を反転さ
せることで簡単にマイナス電位Ｖeeを発生させることが
できる。前記マイナス昇圧回路１８の動作タイミング
は、図５（ｂ）に示されるタイミングチャートの通りで
ある。
【００４２】マイナス昇圧回路１８は、集積回路装置内
でマイナス電位であっても、ダイオードの順方向電流が
流れないために、図６に示されるように、Ｎ型低濃度拡
散層（Ｎウェル）２１内に分離（フローティング）した
Ｐ型低濃度拡散層（Ｐウェル）２２が必要となる。しか
しながら、特にＥＥＰＲＯＭ等のプロセスに於いては、
このような低濃度拡散層を予め用いているため、この拡
散層を用いてマイナス電位の発生が可能である。尚、２
０はＰ型基板、２３はＰ型低濃度拡散層（Ｐウェル）で
ある。
でマイナス電位であっても、ダイオードの順方向電流が
流れないために、図６に示されるように、Ｎ型低濃度拡
散層（Ｎウェル）２１内に分離（フローティング）した
Ｐ型低濃度拡散層（Ｐウェル）２２が必要となる。しか
しながら、特にＥＥＰＲＯＭ等のプロセスに於いては、
このような低濃度拡散層を予め用いているため、この拡
散層を用いてマイナス電位の発生が可能である。尚、２
０はＰ型基板、２３はＰ型低濃度拡散層（Ｐウェル）で
ある。
【００４３】このような構成に於いて、Ｖcc昇圧回路群
１５から電源電圧Ｖdd（例えば２．７Ｖ）の２倍に昇圧
された（例えば５．４Ｖ）Ｖcc電位と、Ｖee昇圧回路群
１６からマイナス側に昇圧された（例えば−２．７Ｖ）
が、ＡＤコンバータ１７に供給される。このとき、低電
圧動作や高速動作に於いてオン抵抗の影響の大きいアナ
ログスイッチには、オン状態で、図４（ｂ）に示される
アナログスイッチのような電位を供給することができ
る。そのため、電源電圧範囲内（０〜２．７Ｖ）のアナ
ログ入力や内蔵ＤＡコンバータセレクタの通過を行うア
ナログスイッチは、十分低いオン抵抗を実現することが
できる。
１５から電源電圧Ｖdd（例えば２．７Ｖ）の２倍に昇圧
された（例えば５．４Ｖ）Ｖcc電位と、Ｖee昇圧回路群
１６からマイナス側に昇圧された（例えば−２．７Ｖ）
が、ＡＤコンバータ１７に供給される。このとき、低電
圧動作や高速動作に於いてオン抵抗の影響の大きいアナ
ログスイッチには、オン状態で、図４（ｂ）に示される
アナログスイッチのような電位を供給することができ
る。そのため、電源電圧範囲内（０〜２．７Ｖ）のアナ
ログ入力や内蔵ＤＡコンバータセレクタの通過を行うア
ナログスイッチは、十分低いオン抵抗を実現することが
できる。
【００４４】次に、この発明の第３の実施の形態につい
て説明する。この第３の実施の形態では、ノイズの大き
いタイミングを避ける具体的な実施の形態について説明
する。
て説明する。この第３の実施の形態では、ノイズの大き
いタイミングを避ける具体的な実施の形態について説明
する。
【００４５】図７は代表的な逐次比較型ＡＤコンバータ
の構成を示した図、図８は該コンバータの制御タイミン
グを説明するタイミングチャートである。図７に於い
て、内蔵ＤＡコンバータ２６及びアナログ入力は、それ
ぞれ比較スイッチ（ＳＷ）２７、サンプリングスイッチ
２８を介してサンプリングコンデンサ２９に供給され
る。このサンプリングコンデンサ２９の出力は、サンプ
リングコンデンサ３０の出力と共にコンパレータ３１の
入力端に供給される。このコンパレータ３１の入出力端
にはサンプリングスイッチ３２、３３を介して帰還がか
けられている。
の構成を示した図、図８は該コンバータの制御タイミン
グを説明するタイミングチャートである。図７に於い
て、内蔵ＤＡコンバータ２６及びアナログ入力は、それ
ぞれ比較スイッチ（ＳＷ）２７、サンプリングスイッチ
２８を介してサンプリングコンデンサ２９に供給され
る。このサンプリングコンデンサ２９の出力は、サンプ
リングコンデンサ３０の出力と共にコンパレータ３１の
入力端に供給される。このコンパレータ３１の入出力端
にはサンプリングスイッチ３２、３３を介して帰還がか
けられている。
【００４６】また、コンパレータ３１の出力は、コンパ
レータ３４の入力端に供給される。このコンパレータ３
４の入出力端にも、サンプリングスイッチ３５、３６を
介して帰還がかけられている。そして、コンパレータ３
４の出力は、逐次比較レジスタ３７に供給される。この
逐次比較レジスタ３７からは、変換結果を出力すると共
に内蔵ＤＡコンバータ２６にコードを送出する。
レータ３４の入力端に供給される。このコンパレータ３
４の入出力端にも、サンプリングスイッチ３５、３６を
介して帰還がかけられている。そして、コンパレータ３
４の出力は、逐次比較レジスタ３７に供給される。この
逐次比較レジスタ３７からは、変換結果を出力すると共
に内蔵ＤＡコンバータ２６にコードを送出する。
【００４７】次に、図８のタイミングチャートを参照し
て動作を説明する。逐次比較型ＡＤコンバータは、サン
プリング期間でコンパレータを動作点に設定し、アナロ
グ入力をサンプリングコンデンサに蓄えた後、内蔵ＤＡ
コンバータへサンプリングコンデンサの入力を切換え、
ＭＳＢ（Most Significant Bit：最上位ビット）から順
次比較して変換結果を確定させていく。比較期間最後で
コンパレータ出力のラッチを終了し、その比較結果に応
じて逐次比較レジスタ３７の内容が書換えられる。ま
た、次のビットの変換に必要な基準電位を得るため、逐
次比較レジスタ３７から内蔵ＤＡコンバータ２６へ、そ
のコードが送られる。
て動作を説明する。逐次比較型ＡＤコンバータは、サン
プリング期間でコンパレータを動作点に設定し、アナロ
グ入力をサンプリングコンデンサに蓄えた後、内蔵ＤＡ
コンバータへサンプリングコンデンサの入力を切換え、
ＭＳＢ（Most Significant Bit：最上位ビット）から順
次比較して変換結果を確定させていく。比較期間最後で
コンパレータ出力のラッチを終了し、その比較結果に応
じて逐次比較レジスタ３７の内容が書換えられる。ま
た、次のビットの変換に必要な基準電位を得るため、逐
次比較レジスタ３７から内蔵ＤＡコンバータ２６へ、そ
のコードが送られる。
【００４８】図８に於いて、図中＊ｔL で示された部分
は、サンプリング終了及びラッチ終了のタイミングを表
している。このタイミングを含む直前の期間＊ｔa でノ
イズの混入があると、例えばサンプリングされた電荷を
変動させたり、コンパレータ出力がラッチ直前に変動し
たりするため、直接的に精度悪化を招いてしまう。この
ノイズの影響を受けやすい期間＊ｔa は、ノイズの大き
さ、混入の程度、コンデンサ結合でノイズの影響を受け
た場合に、その影響が復帰するまでの時定数、そのビッ
トでのサンプリング電圧とＤＡコンバータ電圧との差
等、種々の要因で変化する。しかしながら、全てのアナ
ログ入力範囲で調べることによって、ノイズの影響を受
けやすい期間＊ｔa を決定することができる。
は、サンプリング終了及びラッチ終了のタイミングを表
している。このタイミングを含む直前の期間＊ｔa でノ
イズの混入があると、例えばサンプリングされた電荷を
変動させたり、コンパレータ出力がラッチ直前に変動し
たりするため、直接的に精度悪化を招いてしまう。この
ノイズの影響を受けやすい期間＊ｔa は、ノイズの大き
さ、混入の程度、コンデンサ結合でノイズの影響を受け
た場合に、その影響が復帰するまでの時定数、そのビッ
トでのサンプリング電圧とＤＡコンバータ電圧との差
等、種々の要因で変化する。しかしながら、全てのアナ
ログ入力範囲で調べることによって、ノイズの影響を受
けやすい期間＊ｔa を決定することができる。
【００４９】この期間内での昇圧動作、特にチャージポ
ンプへの移行タイミングは、直接アナログスイッチへの
ノイズ混入となるため、避けなければならない。しかし
ながら、この期間は既知であるため、本発明のチャージ
ポンプ期間への移行タイミングを避けることができる。
ンプへの移行タイミングは、直接アナログスイッチへの
ノイズ混入となるため、避けなければならない。しかし
ながら、この期間は既知であるため、本発明のチャージ
ポンプ期間への移行タイミングを避けることができる。
【００５０】図８は、４個のチャージポンプ回路を順次
動作させる例が示されており、サンプリングコンデンサ
２９、３０からは毎ビット比較期間毎に順次チャージポ
ンプされている。ＤＡコンバータ切換えの立下がりエッ
ジ以降で、ノイズに影響されやすい期間＊ｔa 以前、こ
の場合ノイズに影響しない期間＊ｔb にチャージポンプ
するよう制御する。すると、精度に影響なくＡＤコンバ
ータの動作と同期して安定した昇圧電位をＡＤコンバー
タヘ供給することができる。
動作させる例が示されており、サンプリングコンデンサ
２９、３０からは毎ビット比較期間毎に順次チャージポ
ンプされている。ＤＡコンバータ切換えの立下がりエッ
ジ以降で、ノイズに影響されやすい期間＊ｔa 以前、こ
の場合ノイズに影響しない期間＊ｔb にチャージポンプ
するよう制御する。すると、精度に影響なくＡＤコンバ
ータの動作と同期して安定した昇圧電位をＡＤコンバー
タヘ供給することができる。
【００５１】尚、タイミングをずらす方法や、複数ビッ
トの変換期間にまたがってチャージポンプさせること等
の変形はもちろん可能であるし、個々の値等は、チャー
ジポンプの駆動周波数、ＡＤコンバータの昇圧動作電圧
供給部の負荷電流、チャージポンプを構成するコンデン
サ容量等の兼ね合いで適切に決定させることができるの
は言うまでもない。
トの変換期間にまたがってチャージポンプさせること等
の変形はもちろん可能であるし、個々の値等は、チャー
ジポンプの駆動周波数、ＡＤコンバータの昇圧動作電圧
供給部の負荷電流、チャージポンプを構成するコンデン
サ容量等の兼ね合いで適切に決定させることができるの
は言うまでもない。
【００５２】このように、本発明では昇圧回路を複数個
用意し、各々のチャージ期間とチャージポンプ期間を順
次シフトしながら切換えることで、全体として安定した
昇圧電圧を得ることを可能としている。
用意し、各々のチャージ期間とチャージポンプ期間を順
次シフトしながら切換えることで、全体として安定した
昇圧電圧を得ることを可能としている。
【００５３】
【発明の効果】以上のようにこの発明によれば、精度特
性を悪化させることなく、低電圧動作あるいは高速動作
が可能なアナログデジタルコンバータ回路装置及びその
変換方法を提供することができる。特に、低閾値のトラ
ンジスタを用いないため、これを用いた場合に比ベコス
トは少なくて済むうえ、一般的なＣＭＯＳプロセスで構
成可能である。
性を悪化させることなく、低電圧動作あるいは高速動作
が可能なアナログデジタルコンバータ回路装置及びその
変換方法を提供することができる。特に、低閾値のトラ
ンジスタを用いないため、これを用いた場合に比ベコス
トは少なくて済むうえ、一般的なＣＭＯＳプロセスで構
成可能である。
【図１】この発明の第１の実施の形態を説明するもの
で、アナログデジタル変換回路の概略構成を示した図で
ある。
で、アナログデジタル変換回路の概略構成を示した図で
ある。
【図２】（ａ）は図１の昇圧回路１１1 、１１2 、１１
3 、…、１１n の構成の一例を示した図、（ｂ）は同図
（ａ）の昇圧回路１１1 の動作を説明するタイミングチ
ャート、（ｃ）は昇圧回路の他の構成例を示した図であ
る。
3 、…、１１n の構成の一例を示した図、（ｂ）は同図
（ａ）の昇圧回路１１1 の動作を説明するタイミングチ
ャート、（ｃ）は昇圧回路の他の構成例を示した図であ
る。
【図３】図１のアナログデジタル変換回路の動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図４】この発明の第２の実施の形態を示すもので、
（ａ）はアナログデジタル変換回路装置の概略構成を示
した図、（ｂ）はアナログスイッチの構成例を示した図
である。
（ａ）はアナログデジタル変換回路装置の概略構成を示
した図、（ｂ）はアナログスイッチの構成例を示した図
である。
【図５】（ａ）は図４（ａ）のマイナス側のＶee昇圧回
路群１６を構成するマイナス昇圧回路１８の構成の一例
を示した回路図、（ｂ）は同図（ａ）のマイナス昇圧回
路１８の動作を説明するタイミングチャートである。
路群１６を構成するマイナス昇圧回路１８の構成の一例
を示した回路図、（ｂ）は同図（ａ）のマイナス昇圧回
路１８の動作を説明するタイミングチャートである。
【図６】マイナス昇圧回路１８に用いる半導体集積回路
の例を示す断面図である。
の例を示す断面図である。
【図７】この発明の第３の実施の形態で、代表的な逐次
比較型ＡＤコンバータの構成を示した図である。
比較型ＡＤコンバータの構成を示した図である。
【図８】図７の逐次比較型ＡＤコンバータの制御タイミ
ングを説明するタイミングチャートである。
ングを説明するタイミングチャートである。
【図９】（ａ）は一般的なアナログスイッチの構成を示
した図、（ｂ）は同図（ａ）のスイッチの特性例を示し
た図である。
した図、（ｂ）は同図（ａ）のスイッチの特性例を示し
た図である。
【図１０】（ａ）は一般的な昇圧回路の構成を示した図
であり、（ｂ）は同図（ａ）の回路動作を説明するタイ
ミングチャートである。
であり、（ｂ）は同図（ａ）の回路動作を説明するタイ
ミングチャートである。
１０ 制御部、 １１1 、１１2 、１１3 、…、１１n 昇圧回路、 １２、１７ ＡＤ（アナログデジタル）コンバータ、 １５ Ｖcc昇圧回路群、 １６ Ｖee昇圧回路群、 １８ マイナス昇圧回路、 ２０ Ｐ型基板、 ２１ Ｎ型低濃度拡散層（Ｎウェル）、 ２２ Ｐ型低濃度拡散層（Ｐウェル）、 ２３ Ｐ型低濃度拡散層（Ｐウェル）、 ２６ 内蔵ＤＡコンバータ、 ２７ 比較スイッチ、 ２８、３２、３３、３５、３６ サンプリングスイッ
チ、 ２９、３０ サンプリングコンデンサ、 ３１、３４ コンパレータ、 ３７ 逐次比較レジスタ、 Ｃ１１、Ｃ１２、Ｃ２１ コンデンサ、 ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ２１、ＳＷ２２
スイッチ。
チ、 ２９、３０ サンプリングコンデンサ、 ３１、３４ コンパレータ、 ３７ 逐次比較レジスタ、 Ｃ１１、Ｃ１２、Ｃ２１ コンデンサ、 ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ２１、ＳＷ２２
スイッチ。
Claims (5)
- 【請求項１】 制御タイミングが順次シフトされて制御
される電源電圧以上若しくはグラウンド電圧以下の電圧
を発生する複数の昇圧回路と、 前記複数の昇圧回路から出力される昇圧電圧を少なくと
も電源の一部とするアナログデジタルコンバータ回路
と、 前記アナログデジタルコンバータ回路の動作タイミング
と同期し、且つ該アナログデジタルコンバータ回路の変
換動作の切換えタイミング以外のタイミングで前記昇圧
回路の動作を制御する制御部とを具備することを特徴と
するアナログデジタル変換回路装置。 - 【請求項２】 前記制御タイミングのシフトは、昇圧回
路の個数ｎに対して昇圧動作周期のｎ分の１の時間シフ
トすることを特徴とする請求項１に記載のアナログデジ
タル変換回路装置。 - 【請求項３】 前記アナログデジタルコンバータ回路
は、 内蔵型デジタルアナログコンバータと、 前記内蔵型デジタルアナログコンバータからの出力とア
ナログ入力を切換える切換え手段と、 前記切換え手段で切り換えられた出力を蓄えるサンプリ
ングコンデンサと、 前記サンプリングコンデンサに蓄えられた電位を比較す
るコンパレータと、 前記コンパレータの比較結果に応じてレジスタの内容を
書換える逐次比較レジスタとを備え、 前記切換え手段は前記アナログ入力が前記サンプリング
コンデンサに蓄えられた後に前記内蔵型デジタルアナロ
グコンバータの出力が該サンプリングコンデンサに蓄え
られるように切換え、前記逐次比較レジスタは前記コン
パレータの比較結果に応じて、比較期間最後で該比較結
果に応じて内容を書換えられると共に、次のビットの変
換に必要な基準電位の情報を前記内蔵型デジタルアナロ
グコンバータへ出力することを特徴とする請求項１に記
載のアナログデジタル変換回路装置。 - 【請求項４】 制御タイミングが順次シフトされて制御
される電源電圧以上の電圧を発生する複数の正極性昇圧
回路と、 制御タイミングが順次シフトされて制御されるグラウン
ド電圧以下の電圧を発生する複数の負極性昇圧回路と、 前記正極性昇圧電圧及び負極性昇圧電圧を少なくとも電
源の一部とするアナログデジタルコンバータ回路と、 前記アナログデジタルコンバータ回路の動作タイミング
と同期し、且つ該アナログデジタルコンバータ回路の切
換えタイミング以外のタイミングで前記複数の正極性昇
圧回路及び負極性昇圧回路の昇圧回路動作を制御する制
御部とを具備することを特徴とするアナログデジタル変
換回路装置。 - 【請求項５】 昇圧回路のコンデンサのチャージ及びチ
ャージポンプを繰返して電源電圧以上の昇圧電圧を発生
させる昇圧動作を、複数個の昇圧回路毎に順次シフトさ
せて行わせる第１のステップと、 この第１のステップによって発生された昇圧電圧を、前
記複数個の昇圧回路毎に切換える第２のステップと、 この第２のステップによって得られる前記複数の昇圧回
路からの昇圧電圧を、少なくとも電源の一部としてアナ
ログデジタルコンバータに供給する第３のステップとを
具備することを特徴とするアナログデジタル変換装置の
変換方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9261756A JPH11103254A (ja) | 1997-09-26 | 1997-09-26 | アナログデジタル変換回路装置及びその変換方法 |
| US09/160,541 US6166671A (en) | 1997-09-26 | 1998-09-25 | Analog-to-digital converting circuit apparatus and coverting method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9261756A JPH11103254A (ja) | 1997-09-26 | 1997-09-26 | アナログデジタル変換回路装置及びその変換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11103254A true JPH11103254A (ja) | 1999-04-13 |
Family
ID=17366275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9261756A Pending JPH11103254A (ja) | 1997-09-26 | 1997-09-26 | アナログデジタル変換回路装置及びその変換方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6166671A (ja) |
| JP (1) | JPH11103254A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008252875A (ja) * | 2007-02-16 | 2008-10-16 | Toppoly Optoelectronics Corp | 画像表示システムとデジタル−アナログ変換方法 |
| JP2011124929A (ja) * | 2009-12-14 | 2011-06-23 | Asahi Kasei Electronics Co Ltd | 逐次比較型ａ／ｄ変換器 |
| WO2015111594A1 (ja) * | 2014-01-21 | 2015-07-30 | 株式会社村田製作所 | Ｃｖ変換回路 |
| JP2024098758A (ja) * | 2023-01-11 | 2024-07-24 | 株式会社デンソー | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667707B2 (en) * | 2002-05-02 | 2003-12-23 | Analog Devices, Inc. | Analog-to-digital converter with the ability to asynchronously sample signals without bias or reference voltage power consumption |
| JP2007538483A (ja) * | 2004-05-19 | 2007-12-27 | バオラブ マイクロシステムズ エス エル | レギュレータ回路及びその使用法 |
| JP4007354B2 (ja) * | 2004-09-14 | 2007-11-14 | セイコーエプソン株式会社 | 電圧供給回路、電気光学装置および電子機器 |
| CN1953181B (zh) * | 2005-10-21 | 2010-10-13 | 松下电器产业株式会社 | 模拟数字转换器 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4381496A (en) * | 1980-11-03 | 1983-04-26 | Motorola, Inc. | Analog to digital converter |
| US4564831A (en) * | 1982-07-02 | 1986-01-14 | Transamerica Delaval Inc. | Analog to digital converters for converting a plurality of different input signals |
| US5105187A (en) * | 1990-04-18 | 1992-04-14 | General Electric Company | Shift register for active matrix display devices |
| JPH0685676A (ja) * | 1992-09-03 | 1994-03-25 | Nec Ic Microcomput Syst Ltd | Ｒストリング方式によるａ／ｄ変換回路 |
| JP2780605B2 (ja) * | 1993-08-23 | 1998-07-30 | 日本電気株式会社 | アナログディジタル変換器 |
| JPH0774638A (ja) * | 1993-08-31 | 1995-03-17 | Mitsubishi Electric Corp | Ａ−ｄ変換器 |
| DE69327164T2 (de) * | 1993-09-30 | 2000-05-31 | Stmicroelectronics S.R.L., Agrate Brianza | Spannungserhöhungsschaltung zur Erzeugung von positiven und negativen erhöhten Spannungen |
| US5424936A (en) * | 1994-01-12 | 1995-06-13 | Deltec Corporation | Boost-input backed-up uninterrupted power supply |
| EP0756220B1 (en) * | 1995-07-28 | 2000-10-11 | STMicroelectronics S.r.l. | Charge pump circuit with improved features |
| JPH09198887A (ja) * | 1996-01-12 | 1997-07-31 | Nec Corp | 高電圧発生回路 |
| US5991221A (en) * | 1998-01-30 | 1999-11-23 | Hitachi, Ltd. | Microcomputer and microprocessor having flash memory operable from single external power supply |
| US5841694A (en) * | 1997-07-30 | 1998-11-24 | Programmable Silicon Solutions | High performance programmable interconnect |
| US5973518A (en) * | 1997-10-17 | 1999-10-26 | Lucent Technologies, Inc. | Low voltage sample and hold circuit |
-
1997
- 1997-09-26 JP JP9261756A patent/JPH11103254A/ja active Pending
-
1998
- 1998-09-25 US US09/160,541 patent/US6166671A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008252875A (ja) * | 2007-02-16 | 2008-10-16 | Toppoly Optoelectronics Corp | 画像表示システムとデジタル−アナログ変換方法 |
| JP2011124929A (ja) * | 2009-12-14 | 2011-06-23 | Asahi Kasei Electronics Co Ltd | 逐次比較型ａ／ｄ変換器 |
| WO2015111594A1 (ja) * | 2014-01-21 | 2015-07-30 | 株式会社村田製作所 | Ｃｖ変換回路 |
| JP2024098758A (ja) * | 2023-01-11 | 2024-07-24 | 株式会社デンソー | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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