JPH11108996A - 半導体試験装置用不良解析装置 - Google Patents

Abstract

(57)【要約】 【目的】 高速化、小型化、低コスト化が可能な半導体
素子試験装置用不良解析装置を提供する。 【構成】 半導体ロジック素子の不良解析用の第１アド
レス信号ＦＡＤを発生し、出力するアドレスポインタ１
１と、第１アドレス信号ＦＡＤと半導体メモリ素子の不
良解析用の第２アドレス信号ＳＡＤとを入力とし、モー
ド切換信号ＭＤに応じて、第１アドレス信号ＦＡＤおよ
び第２アドレス信号ＳＡＤのいずれか一方である第３ア
ドレス信号ＴＡＤを出力する選択器１２と、第３アドレ
ス信号ＴＡＤをアドレス入力信号として入力し、不良情
報データ信号ＦＤＴをデータ入力信号として入力とする
メモリ装置１３とを備え、半導体ロジック素子の試験時
と半導体メモリ素子の試験時でメモリ装置１３のアドレ
ス入力を変更する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体ロジック素子
および半導体メモリ素子の不良解析に使用される半導体
試験装置用不良解析装置に関するものである。

【０００２】

【従来の技術】半導体ロジック素子の試験にあたって
は、信号印加用テスタピンを用いて、順次、試験対象の
半導体ロジック素子の所定の試験用入力端子から試験用
信号を入力させ、その都度所定の端子からの出力信号の
態様を信号検出用テスタを用いて計測し、計測結果が逐
次に収集される。そして、印加信号の態様と、印加信号
の態様ごとに計測、収集された計測信号の態様とに基づ
いて、試験対象の半導体ロジック素子の不良解析が行わ
れる。

【０００３】また、半導体メモリ素子の試験にあたって
は、試験対象の半導体メモリ素子に試験用アドレス信号
および試験用データ信号を印加し、指定アドレスに指定
データを書込んだ後に読み出されたデータ値を計測し、
アドレス値ごと計測結果を収集する。そして、各メモリ
アドレスにおける書込みデータと読出しデータとに基づ
いて、試験対象の半導体メモリ素子の不良解析が行われ
る。

【０００４】これらの半導体素子の不良解析に使用され
る半導体試験装置は、半導体素子に所定の信号入力端子
から信号を印加して、所定の信号出力端子から出力され
た信号を計測する計測装置と、当該計測装置で計測され
たデータを格納、解析する不良解析装置を備えている。

【０００５】図３は、従来の半導体試験装置用不良解析
装置の構成図である。図３に示されるように、この不良
解析装置２０は、（ａ）半導体ロジック素子の不良解析
用の第１アドレス信号ＦＡＤを発生、出力するアドレス
ポインタ２１と、（ｂ）第１アドレス信号ＦＡＤをアド
レス入力信号として入力し、不図示の計測装置からの不
良情報データ信号ＦＤＴをデータ入力信号として入力す
るフェイルログメモリ２２と、（ｃ）不良情報データ信
号ＦＤＴを入力し、選択指示信号ＭＤＳに応じて、任意
の不良情報データを選択して信号ＳＤＴを出力する選択
器２３と、（ｄ）半導体メモリ素子の不良解析用に用い
る、試験対象の半導体メモリ素子のテストメモリアドレ
スを示す第２アドレス信号ＳＡＤをアドレス入力信号と
して入力し、信号ＳＤＴをデータ入力信号として入力す
る解析メモリ２４とを備える。

【０００６】この装置２０では、試験対象が半導体ロジ
ック素子の場合には、第１アドレス信号ＦＡＤと不良情
報データＦＤＴとによって、フェイルログメモリ２２に
不良情報データが格納され、試験対象が半導体メモリ素
子の場合には、第２アドレス信号ＳＡＤと信号ＳＤＴと
によって、解析メモリ２４に不良情報データが格納され
る。

【０００７】そして、半導体ロジック素子の不良解析の
際にはフェイルログメモリ２２を使って不良解析が行わ
れ、半導体メモリ素子の不良解析の際には、解析メモリ
２４を使って不良解析が行われていた。

【０００８】

【発明が解決しようとする課題】従来の半導体試験装置
の不良解析装置は上記のように構成されているので、半
導体メモリ素子の不良解析のための解析メモリ、およ
び、半導体ロジック素子の不良解析のためのフェイルロ
グメモリが個別に必要であり、高速化、小型化、低コス
ト化が困難であった。

【０００９】本発明は、上記を鑑みてなされたものであ
り、高速化、小型化、低コスト化が可能な半導体試験装
置用不良解析装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体ロジック素子のためのメモリ装
置と半導体メモリ素子の不良解析のためのメモリ装置と
を共用する方式を採用する。

【００１１】すなわち、本発明の半導体試験装置用不良
解析装置は、（ａ）半導体ロジック素子の不良解析用の
第１アドレス信号を発生し、出力するアドレスポインタ
と、（ｂ）第１アドレス信号と半導体メモリ素子の不良
解析用の第２アドレス信号とを入力とし、モード切換信
号に応じて、第１アドレス信号および第２アドレス信号
のいずれか一方を反映した第３アドレス信号を出力する
選択器と、（ｃ）第３アドレス信号をアドレス入力信号
として入力し、不良情報データ信号をデータ入力信号と
して入力とするメモリ装置とを備えることを特徴とす
る。

【００１２】本発明の半導体試験装置用不良解析装置に
よれば、半導体ロジック素子の試験時には、モード切換
信号をロジック試験モード値とされてメモリ装置に第１
ドレス信号が供給され、半導体ロジック素子の試験にお
ける不良情報データがメモリ装置に格納される。また、
半導体メモリ素子の試験時には、モード切換信号をメモ
リ試験モード値とされてメモリ装置に第２アドレス信号
が供給され、半導体メモリ素子の試験における不良情報
データがメモリ装置に格納される。

【００１３】そして、半導体ロジック素子の不良解析の
際と半導体メモリ素子の不良解析の際とで、同一のメモ
リ装置が使用されて不良解析が行われる。

【００１４】本発明の半導体試験装置用不良解析装置で
は、不良情報データを、試験対象の半導体素子からの生
計測値データすることも可能であるが、試験対象の半導
体素子からの生計測値データと期待値データとの比較結
果とすることも可能である。

【００１５】不良情報データを生計測値データと期待値
データとの比較結果とした場合には、生計測データをし
た場合と比べて、メモリ装置に格納する不良情報データ
を圧縮されたものとすることができる。

【００１６】また、本発明の半導体試験装置用不良解析
装置では、アドレスポインタをアップカウンタを備えて
好適に構成することができる。

【００１７】

【発明の実施の形態】以下、添付図面を参照して、本発
明の半導体試験用不良解析装置の一実施形態を説明す
る。

【００１８】図１は、本発明の半導体試験用不良解析装
置の一実施形態の概略構成図である。図１に示すよう
に、この装置１０は、（ａ）半導体ロジック素子の不良
解析用の第１アドレス信号ＦＡＤを発生し、出力するア
ドレスポインタ１１と、（ｂ）第１アドレス信号ＦＡＤ
と半導体メモリ素子の不良解析用の第２アドレス信号Ｓ
ＡＤとを入力とし、モード切換信号ＭＤに応じて、第１
アドレス信号ＦＡＤおよび第２アドレス信号ＳＡＤのい
ずれか一方である第３アドレス信号ＴＡＤを出力する選
択器１２と、（ｃ）第３アドレス信号ＴＡＤをアドレス
入力信号として入力し、不良情報データ信号ＦＤＴをデ
ータ入力信号として入力とするメモリ装置１３とを備え
る。

【００１９】本実施形態では、アドレスポインタ１１と
して、リセット機能付きのアップカウンタを採用してい
る。したがって、半導体ロジック素子の不良解析にあた
って、不良情報の時間順とメモリ装置のアドレス順とを
一致させることができる。

【００２０】また、本実施形態では、選択器１２は、モ
ード切換信号ＭＤの値は「Ｌ」であれば、第３アドレス
信号ＴＡＤの値として第１アドレス信号ＦＡＤの値を出
力し、また、モード切換信号ＭＤの値は「Ｈ」であれ
ば、第３アドレス信号ＴＡＤの値として第２アドレス信
号ＳＡＤの値を出力する。

【００２１】また、本実施形態では、不良情報データと
して、生計測値データと期待値データとの比較結果を採
用しており、比較結果が一致（すなわち、良）の場合に
は、値「０」が、比較結果が不一致（すなわち、不良）
の場合には、値「１」が、不良情報データ値である。

【００２２】この装置１０は、以下のように動作する。
図２は、この装置の動作を説明するためのタイミングチ
ャートである。図２（ａ）は、半導体ロジック素子の試
験時のタイミングチャートであり、また、図２（ｂ）
は、半導体メモリ素子の試験時のタイミングチャートで
ある。

【００２３】まず、半導体ロジック素子の不良解析の場
合について説明する。半導体ロジック素子の不良解析に
あたっては、モード切換信号ＭＤを「Ｌ」にして選択器
１２に供給する。そして、アドレスポインタ１１をリセ
ットし、第１アドレス信号ＦＡＤを「０」に初期化し、
不良解析による半導体ロジック素子のテストサイクルに
従い「＋１」して、第１アドレス信号ＦＡＤを生成し、
選択器１２へ向けて出力する。

【００２４】モード切換信号ＭＤが「Ｌ」に設定されて
いるため、選択器１２は、第３アドレス信号ＴＡＤの値
として第１アドレス信号ＦＡＤの値を選択して出力し、
メモリ装置１３のアドレス入力信号とする。そして、メ
モリ装置１３のデータ入力として、不良情報データＦＤ
Ｔが供給される。

【００２５】こうして、テストサイクルごとにシーケン
シャルな値のアドレスに対応して、テストサイクルにお
けるテスト結果を示す不良情報データ値（テスト結果が
良の場合には「０」値、テスト結果が不良の場合には
「１」値）がメモリ装置１３に書き込まれる。

【００２６】そして、半導体ロジック素子の不良解析時
には、メモリ装置１３の内容を読み出すことにより、テ
ストサイクルごとのパス／フェイル情報を得られ、不良
内容が解析される。

【００２７】次に、半導体メモリ素子の不良解析の場合
について説明する。半導体メモリ素子の不良解析にあた
っては、モード切換信号ＭＤを「Ｈ」にして選択器１２
に供給する。

【００２８】モード切換信号ＭＤが「Ｈ」に設定される
ため、選択器１２は、第３アドレス信号ＴＡＤの値とし
て第２アドレス信号ＳＡＤの値を選択して出力し、メモ
リ装置１３のアドレス入力信号とする。そして、メモリ
装置１３のデータ入力として、不良情報データＦＤＴが
供給される。

【００２９】このようにして、テストサイクルごとに、
試験対象の半導体メモリ素子のメモリテストアドレス値
であるアドレスに対応して、テストサイクルにおけるテ
スト結果を示す不良情報データ値（テスト結果が良の場
合には「０」値、テスト結果が不良の場合には「１」
値）がメモリ装置１３に書き込まれる。

【００３０】そして、半導体メモリ素子の不良解析時に
は、メモリ装置１３の内容を読み出すことにより、試験
対象の半導体メモリ素子のどのアドレスでパス／フェイ
ルが発生したかのパス／フェイル情報が得られ、不良内
容が解析される。

【００３１】本発明は、上記の実施形態に限定されるも
のではなく、変形が可能である。例えば、上記の実施形
態では、アドレスポインタとしてアップカウンタを使用
したが、メモリ装置のアドレスとテストサイクルとの対
応付が可能なアドレス値を発生する他の種類の素子（例
えば、ダウンカウンタ）を採用することも可能である。

【００３２】また、各テストサイクルあるいはメモリア
ドレスにおける期待値を別途に管理することとすれば、
不良情報データとして、試験対象の半導体素子からのメ
モリ読出しデータ等の生計測データを採用することもで
きる。

【００３３】

【発明の効果】以上、詳細に説明したように、本発明の
半導体試験用不良解析装置によれば、不良解析のために
不良データを格納するメモリ装置を１つとし、半導体ロ
ジック素子の試験時と半導体メモリ素子の試験時でメモ
リ装置のアドレス入力を変更することとしたので、半導
体メモリ素子の不良解析のための専用の解析メモリ・専
用の選択器を持つことなしに、半導体ロジック素子およ
び半導体メモリ素子の不良解析が行えるため、高速化、
小型化および低コスト化を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態の半導体試験装置用不良解
析装置の構成図である。

【図２】図１の不良解析装置における半導体ロジック素
子および半導体メモリ素子の動作を説明するタイミング
チャートである。

【図３】従来の半導体試験装置用不良解析装置の構成図
である。

【符号の説明】

１０ 半導体試験装置用不良解析装置 １１ アドレスポインタ １２ 選択器 １３ メモリ装置

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体ロジック素子の不良解析用の第１
   アドレス信号を発生し、出力するアドレスポインタと、 前記第１アドレス信号と半導体メモリ素子の不良解析用
   の第２アドレス信号とを入力とし、モード切換信号に応
   じて、前記第１アドレス信号および前記第２アドレス信
   号のいずれか一方を反映した第３アドレス信号を出力す
   る選択器と、 前記第３アドレス信号をアドレス入力信号として入力
   し、不良情報データ信号をデータ入力信号として入力と
   するメモリ装置とを備えることを特徴とする半導体試験
   装置用不良解析装置。
2. 【請求項２】 前記不良情報データ信号は、試験対象の
   半導体素子からの生計測値データと期待値データとの比
   較結果を反映していることを特徴とする請求項１記載の
   半導体試験装置用不良解析装置。
3. 【請求項３】 前記アドレスポインタはアップカウンタ
   を備えることを特徴とする請求項１記載の半導体試験装
   置用不良解析装置。