JPH0587888A - 集積回路の検査装置 - Google Patents

Abstract

(57)【要約】 【目的】 集積回路に対する試験結果がフェイルと判定
されたときにその内容の解析を容易に可能とし、その解
析のための時間を短縮する。 【構成】 コンパレータ回路１は集積回路からの出力信
号101 とハイ側判定レベル102 およびロウ側判定レベル
103 とを夫々比較し、その比較結果104 を比較判定回路
３に送出する。比較判定回路３はコンパレータ回路１の
比較結果104 とパターン発生回路２の期待値パターン10
5 とを比較し、その判定結果107 をカウンタ回路４およ
びフェイルメモリ５に出力する。カウンタ回路４はパタ
ーン発生回路２から期待値パターン105 が出力された回
数を計数し、比較判定回路３の判定結果107 を分類項目
毎に計数する。フェイルメモリ５は比較判定回路３の判
定結果107 をパターン発生回路２からのアドレス106 に
順次記憶する。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は集積回路の検査装置に関し、特に
検査信号を入力したときに集積回路から出力される出力
パターンを検査する検査装置に関する。

【０００２】

【従来技術】従来、この種の検査装置においては、集積
回路に検査信号を入力したときに、集積回路からの出力
信号のレベルを予め設定された高レベル側の判定レベル
（ＶＯＨ）および低レベル側の判定レベル（ＶＯＬ）と
夫々比較し、集積回路からの出力信号のレベルが高レベ
ル側の判定レベルよりも高いか、あるいは低レベル側の
判定レベルよりも低いかを判定している。この判定結果
を予め設定された期待値パターンと比較判定して集積回
路に対する試験のパス／フェイルの判定を行っている。

【０００３】このような従来の集積回路の検査装置で
は、集積回路に対する試験結果がパスまたはフェイルの
２つに分類するようになっているので、フェイルと判定
されてもそのフェイルの内容がよくわからないという欠
点がある。

【０００４】また、そのフェイルの内容を解析するため
には別のテストパターンを作成したり、集積回路の出力
波形をオシロスコープなどで観測したりしなければなら
ないという欠点がある。

【０００５】

【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、集積回路に対する試験結
果がフェイルと判定されたときにその内容の解析を容易
に行うことができ、その解析のための時間を短縮するこ
とができる集積回路の検査装置の提供を目的とする。

【０００６】

【発明の構成】本発明による検査装置は、検査対象の集
積回路に検査信号を入力したときに該集積回路から出力
される出力信号を予め設定された第１の基準値および前
記第１の基準値よりも高レベルの第２の基準値と夫々比
較する第１および第２の比較手段を有する集積回路の検
査装置であって、前記第１および第２の比較手段の比較
結果と予め設定されたパターンとを比較して前記出力信
号の不良が検出されたとき、前記出力信号が前記第１お
よび第２の基準値の中間にあるか否かを判定する判定手
段と、前記判定手段の判定結果を該判定結果毎に計数す
る計数手段とを設けたことを特徴とする。

【０００７】本発明による他の検査装置は、検査対象の
集積回路に検査信号を入力したときに該集積回路から出
力される出力信号を予め設定された第１の基準値および
前記第１の基準値よりも高レベルの第２の基準値と夫々
比較する第１および第２の比較手段を有する集積回路の
検査装置であって、前記第１および第２の比較手段の比
較結果と予め設定されたパターンとを比較して前記出力
信号の不良が検出されたとき、前記出力信号が前記第１
および第２の基準値の中間にあるか否かを判定する判定
手段と、前記判定手段の判定結果を順次記憶する記憶手
段とを設けたことを特徴とする。

【０００８】

【実施例】次に、本発明の一実施例について図面を参照
して説明する。

【０００９】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、コンパレータ回路１は被測
定物である集積回路（図示せず）からの出力信号101
と、予め設定されたハイ側判定レベル102 およびロウ側
判定レベル103 とを夫々比較し、その比較結果104 を比
較判定回路３に送出する。

【００１０】パターン発生回路２は検査信号を入力した
ときに被測定物である集積回路から出力されるべき期待
値パターン105 を生成して比較判定回路３およびカウン
タ回路４に出力する。また、パターン発生回路２は比較
判定回路３の判定結果をフェイルメモリ５に記憶させる
ためのアドレス106 を生成してフェイルメモリ５に出力
する。

【００１１】比較判定回路３はコンパレータ回路１から
の比較結果104 とパターン発生回路２からの期待値パタ
ーン105 とを比較し、集積回路に対する試験結果をパス
と、集積回路の出力が反転したことによるフェイルと、
集積回路の出力レベルがハイ側判定レベル102 およびロ
ウ側判定レベル103 の中間レベルとなることによるフェ
イルとの３つに分類する。比較判定回路３はその判定結
果107 をカウンタ回路４およびフェイルメモリ５に出力
する。

【００１２】カウンタ回路４はパターン発生回路２から
期待値パターン105が出力された回数を計数するととも
に、比較判定回路３の判定結果107 から分類項目毎に夫
々計数する。フェイルメモリ５は比較判定回路３の判定
結果107 をパターン発生回路２からのアドレス106 が示
す番地に記憶する。

【００１３】図２は図１のハイ側判定レベル102 および
ロウ側判定レベル103 を示す図である。図において、ハ
イ側判定レベル102 は集積回路のハイ出力レベルよりも
低いレベルに設定され、ロウ側判定レベル103 は集積回
路のロウ出力レベルよりも高いレベルに設定されてい
る。よって、集積回路のロウ出力レベル＜ロウ側判定レ
ベル103 ＜ハイ側判定レベル102 ＜集積回路のハイ出力
レベルとなっている。

【００１４】これら図１および図２を用いて本発明の一
実施例の動作について説明する。集積回路の試験を行う
場合、まず集積回路に予め設定された検査信号を入力
し、そのときの集積回路の出力信号101 をコンパレータ
回路１に入力する。

【００１５】コンパレータ回路１は集積回路からの出力
信号101 とハイ側判定レベル102 およびロウ側判定レベ
ル103 とを夫々比較し、その結果ハイ側判定レベル102
およびロウ側判定レベル103 に対して夫々ハイ／ロウの
区分が行われる。

【００１６】比較判定回路３はハイ側判定レベル102 お
よびロウ側判定レベル103 に対する夫々のハイ／ロウの
区分とパターン発生回路２から期待値パターン105 とを
比較する。例えば、期待値パターン105 がロウのときに
コンパレータ回路１で集積回路の出力信号101 がロウ側
判定レベル103 より低いレベルと判定されれば、比較判
定回路３は判定結果をパスとする。また、コンパレータ
回路１で集積回路の出力信号101 がロウ側判定レベル10
3 より高いレベルと判定されれば、比較判定回路３は判
定結果をフェイルとする。

【００１７】このフェイルと判定されたときにコンパレ
ータ回路１で集積回路の出力信号101 がハイ側判定レベ
ル102 より高いレベルと判定されれば、集積回路の出力
が反転したことによるフェイルと分類し、コンパレータ
回路１で集積回路の出力信号101 がハイ側判定レベル10
2 より低いレベルと判定されれば、集積回路の出力レベ
ルがハイ側判定レベル102およびロウ側判定レベル103
の中間レベルとなることによるフェイルと分類する。

【００１８】このとき、カウンタ回路４はパターン発生
回路２から期待値パターン105 が出力された回数、つま
り比較判定回路３で判定が行われた回数を計数する。同
時に、カウンタ回路４は比較判定回路３で集積回路の出
力が反転したことによるフェイルと分類された回数と、
集積回路の出力レベルがハイ側判定レベル102 およびロ
ウ側判定レベル103 の中間レベルとなることによるフェ
イルと分類された回数とを夫々計数する。これによっ
て、集積回路の試験終了後にカウンタ回路４の値を読出
して、フェイルと判定したときのそのフェイルの内容を
解析することができる。

【００１９】一方、フェイルメモリ５はパターン発生回
路２からのアドレス106 に、比較判定回路３の判定結果
107 を順次記憶する。これによって、集積回路の試験終
了後にフェイルメモリ５に記憶した値を読出し、フェイ
ルと判定したときのそのフェイルの内容を解析すること
ができる。例えば、被測定物がメモリ集積回路であった
場合、複数ビットのフェイルメモリ５を使用し、パター
ン発生回路２でメモリ集積回路のアドレスと同じアドレ
ス106 を発生させてそのアドレスに比較判定回路３の判
定結果107 を順次記憶する。これによって、メモリ集積
回路でフェイルと判定されたときの内容を容易に解析す
ることができる。

【００２０】ここで上記の各回路は集積回路の各出力ピ
ン毎に設けられ、上述した動作が各出力ピン毎に夫々独
立して行われる。これによって、集積回路の試験終了後
に各出力ピン毎のカウンタ回路４やフェイルメモリ５の
内容を読出してフェイル内容を表示させることができ
る。

【００２１】このように、コンパレータ回路１で集積回
路からの出力信号101 とハイ側判定レベル102 およびロ
ウ側判定レベル103 とを夫々比較し、その比較結果を比
較判定回路３でパターン発生回路２からの期待値パター
ン105 と比較し、この比較判定回路３の判定結果107 を
カウンタ回路４で計数するとともに、比較判定回路３の
判定結果107 をパターン発生回路２からのアドレス106
に応じてフェイルメモリ５に順次記憶するようにするこ
とによって、集積回路の試験結果がフェイルのときのフ
ェイルの内容を一度の試験で解析可能とすることができ
る。よって、集積回路に対する試験結果がフェイルと判
定されたときにその内容の解析を容易に行うことができ
るとともに、その解析のための時間を短縮することがで
きる。

【００２２】尚、本発明の一実施例では比較判定回路３
の判定結果107 をカウンタ回路４で計数するとともに、
フェイルメモリ５に順次記憶するようにしているが、そ
のうちどちらか一方のみでもよく、これに限定されな
い。

【００２３】

【発明の効果】以上説明したように本発明によれば、検
査対象の集積回路に検査信号を入力したときに該集積回
路から出力される出力信号を予め設定された第１および
第２の基準値と夫々比較し、その比較結果と予め設定さ
れたパターンとを比較して該集積回路の出力信号の不良
が検出されたとき、その出力信号が第１および第２の基
準値の中間にあるか否かの判定結果を該判定結果毎に計
数したり、その判定結果を順次記憶するようにすること
によって、集積回路に対する試験結果がフェイルと判定
されたときにその内容の解析を容易に行うことができ、
その解析のための時間を短縮することができるという効
果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１のハイ側判定レベルおよびロウ側判定レベ
ルを示す図である。

【符号の説明】

１ コンパレータ ２ パターン発生回路 ３ 比較判定回路 ４ カウンタ回路 ５ フェイルメモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 検査対象の集積回路に検査信号を入力し
   たときに該集積回路から出力される出力信号を予め設定
   された第１の基準値および前記第１の基準値よりも高レ
   ベルの第２の基準値と夫々比較する第１および第２の比
   較手段を有する集積回路の検査装置であって、前記第１
   および第２の比較手段の比較結果と予め設定されたパタ
   ーンとを比較して前記出力信号の不良が検出されたと
   き、前記出力信号が前記第１および第２の基準値の中間
   にあるか否かを判定する判定手段と、前記判定手段の判
   定結果を該判定結果毎に計数する計数手段とを設けたこ
   とを特徴とする検査装置。
2. 【請求項２】 検査対象の集積回路に検査信号を入力し
   たときに該集積回路から出力される出力信号を予め設定
   された第１の基準値および前記第１の基準値よりも高レ
   ベルの第２の基準値と夫々比較する第１および第２の比
   較手段を有する集積回路の検査装置であって、前記第１
   および第２の比較手段の比較結果と予め設定されたパタ
   ーンとを比較して前記出力信号の不良が検出されたと
   き、前記出力信号が前記第１および第２の基準値の中間
   にあるか否かを判定する判定手段と、前記判定手段の判
   定結果を順次記憶する記憶手段とを設けたことを特徴と
   する検査装置。