JPH11110290A - メモリコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 リアルモードのままメインメモリの上位空間
に割り当てられたメモリのアクセスを可能とする。 【解決手段】 ベースアドレスレジスタ１−９には予め
メインメモリの上位空間に割り当てられたアドレスの上
位１２ビットが格納される。ＣＰＵ３−２からのリアル
モードによる２０ビットのアクセスアドレスが入力アド
レスレジスタ１−４に、プロテクトモードを示す”１
“がモードレジスタ１−１に夫々格納されると、選択制
御回路１−７はベースアドレスレジスタに格納された上
位１２ビットと入力アドレスレジスタに格納された２０
ビットのアドレスをセレクタ回路１−８に合成させ３２
ビットのアドレスを生成する。この３２ビットのアドレ
スによりメインメモリの上位空間に割り当てられたメモ
リのアクセスが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリコントローラ
に関し、特にリアルモード及びプロテクトモードにてメ
モリアクセスを制御するメモリコントローラに関する。

【０００２】

【従来の技術】一般に８６系プロセッサ（ＣＰＵ）とい
われるＩｎｔｅｌ社製８０Ｘ８６ＣＰＵには、リアルモ
ード（ｒｅａｌ ｍｏｄｅ）とプロテクトモード（ｐｒ
ｏｔｅｃｔｅｄ ｍｏｄｅ）があり、８０３８６以上の
３２ビットＣＰＵにおいて、各モードでアクセス可能な
メモリ空間を以下に示す。

【０００３】リアルモードではＣＰＵからアクセスでき
る物理メモリの大きさは１Ｍバイト（０００００ｈ〜Ｆ
ＦＦＦＦｈ）であり、プロテクトモードは４Ｇバイト
（００００００００ｈ〜ＦＦＦＦＦＦＦＦｈ）の物理メ
モリにアクセスが可能である。この物理メモリへのアク
セスには、リアルモードの場合、２０ビットのアドレス
指定が必要であり、プロテクトモードでは、３２ビット
アドレス指定する必要がある。

【０００４】このプロテクトモード／リアルモードは、
次のような設定により移行することができる。通常、８
０Ｘ８６ＣＰＵでＯＳ（ｏｐｅｒａｔｉｎｇ ｓｙｓｔ
ｅｍ）を動作させると、ＯＳの互換性を維持するため
に、リアルモード動作にてスタートする仕組みになって
いる。

【０００５】リアルモードからプロテクトモードへの移
行手順を示すフローチャートを図２に示す。リアルモー
ドから、セグメント（ｓｅｇｍｅｎｔ：物理メモリを管
理する単位）設定（Ｓ１），割込み設定（Ｓ２），アド
レス制限解除（Ｓ３）を行い、ＣＰＵのレジスタである
ＣＲ０の最下位ビットに１を設定することにより、プロ
テクトモードに移行する（Ｓ４）。

【０００６】また、プロテクトモードからリアルモード
への移行手順を示すフローチャートを図３に示す。プロ
テクトモードから、割込みの設定（Ｓ１１），セグメン
トの設定（Ｓ１２），ＣＰＵの最下位ビットに０を設定
し（Ｓ１３）、アドレス制限の設定を行うことにより、
リアルモードに移行する（Ｓ１４）。

【０００７】一般のＯＳのシステムコール（ｓｙｓｔｅ
ｍ ｃａｌｌ）は、リアルモードでのみ実行可能であ
り、プロテクトモードで動作している場合は、この手順
によりリアルモードに移行を行い、システムコールを実
行する。

【０００８】８６系ＣＰＵを搭載し、ＰＣＩバス（Ｐｅ
ｒｉｐｈｅｒａｌ ＣｏｍｐｏｎｅｎｔＩｎｔｅｒ−ｃ
ｏｎｎｅｃｔｉｏｎ ｂｕｓ）を持つシステムにおい
て、ＰＣＩオプションの実装されている場合の構成例を
図４に示す。図４は従来のメモリコントローラの一例の
構成図である。

【０００９】同図にはメモリコントローラのみならず周
辺装置も含み表示されている。システム３−１は、ＣＰ
Ｕ３−２と、メモリコントローラ３−３と、メインメモ
リ３−４とからなり、オプション３−５は、ローカルメ
モリ３−６と、コントローラ３−７とからなる。

【００１０】即ち、アクセス対象のメモリはメインメモ
リ３−４とローカルメモリ３−６との２つが存在する。

【００１１】メモリアクセス（メインメモリ３−４又は
ＰＣＩバス３−１０に接続されているオプション３−５
内のローカルメモリ３−６）を行う場合、ＣＰＵ３−２
から出力される制御信号Ｐ１１とアドレス信号Ｐ１２を
メモリコントローラ３−３が受け、メインメモリ３−４
に対し、メモリ制御信号Ｐ１３とアドレス信号Ｐ１４を
出力する。

【００１２】また、オプション３−５のローカルメモリ
３−６へのアクセスの場合には、ＰＣＩバス３−１０上
にＰＣＩ制御信号Ｐ１５とアドレス信号Ｐ１６を出力
し、オプション３−５内のコントローラ３−７がこれら
の信号Ｐ１５，Ｐ１６を受け、コントローラ３−７がロ
ーカルメモリ３−６に対し、メモリ制御信号Ｐ１７とア
ドレス信号Ｐ１８を出力する。なお、アドレス信号に対
応するデータ信号が同図に示すように出力される。

【００１３】図５はメインメモリとローカルメモリの構
成図である。同図には一例としてシステム３−１内のメ
インメモリ３−４が４Ｇバイトのメモリ空間を有し、オ
プション３−５内のローカルメモリ３−６が１Ｍバイト
の容量を有する場合が示されている。

【００１４】ＰＣＩバス３−１０を持つシステム３−１
では、ＰＣＩバス３−１０に接続されるローカルメモリ
３−６を持つオプション３−５に対し、ＰＣＩの自動コ
ンフィグレーション（ｃｏｎｆｉｇｕｒａｔｉｏｎ）機
能により、システム３−１のアクセス可能な４Ｇバイト
のメモリ空間の上位に、ローカルメモリ３−６のオフセ
ットアドレス（セグメント先頭からの位置を示すアドレ
ス）を割当て、オプション３−５内に持つＰＣＩコンフ
ィグレジスタ３−８にオフセット数値を書込む。

【００１５】オプション３−５のローカルメモリ３−６
が１Ｍバイトと仮定すると、オプション３−５のローカ
ルメモリ３−６にアクセスするためには、ローカルメモ
リ３−６の物理アドレス値でアクセスするのではなく、
プロテクトモードによる３２ビットアドレスを指定する
必要がある。

【００１６】また、通常は１Ｍバイト全てをメインメモ
リ３−４に割当てるのではなく、図５のようにオプショ
ンのローカルメモリ３−６を１２８個のバンクに分割
し、１バンク＝８ｋバイトを上位メモリ空間に割当て、
バンク切替えによりローカルメモリ４−２のアクセスを
行っている。

【００１７】即ち、アクセスされた３２ビットアドレス
に応じてこの１バンク（８Ｋバイト）の領域がメインメ
モリ空間３−４の４Ｇバイト内に設定されるのである。

【００１８】

【発明が解決しようとする課題】しかし、前述したよう
にメインメモリの上位空間に割り当てられたローカルメ
モリにアクセスを行う場合、一般のＯＳ上で動作するプ
ログラムがシステムコールする場合にはリアルモードか
らプロテクトモードへの移行を行わなければならない。

【００１９】この移行を行う場合、前述した手順（図２
及び図３参照）に従う必要があり、このため長時間を要
し、システム全体のパフォーマンスが低下するという問
題があった。

【００２０】この種のリアルモードとプロテクトモード
を有するメモリコントローラの一例が特開平３−２５３
９５５号公報に開示されている。この公報記載の技術
は、プロテクトモードアドレス空間の最終位置に強制配
置されたＲＯＭをＣＰＵリセット直後以後にリアルモー
ド空間の最終位置に再配置するというものである。

【００２１】又、特開平１−５０２２２１号公報にリア
ルモードないしこれと互換性のあるモードで動作しつ
つ、拡張メモリ空間に窓を設定することにより拡張メモ
リ空間の機能を利用する技術が開示されている。

【００２２】しかし、これらの公報に開示された技術は
いずれもリアルモードからプロテクトモードへの移行を
容易にするための技術ではない。

【００２３】そこで本発明の目的は、リアルモードのま
まメインメモリの上位空間に割り当てられたメモリにア
クセスが可能で、もってリアルモードからプロテクトモ
ードへの移行手順を省略することが可能なメモリコント
ローラを提供することにある。

【００２４】

【課題を解決するための手段】前記課題を解決するため
に本発明は、ビット数ｎ（ｎは正の整数）のアドレスで
メモリアクセスを行う第１のモードと、前記ｎにｍ（ｍ
は正の整数）を加算したビット数のアドレスでメモリア
クセスを行う第２のモードとを含むメモリコントローラ
であって、上位装置からの前記ビット数ｎのアドレスを
保持する第１の保持手段と、前記第２のモードでアクセ
スすべきアドレスの上位ｍビットを保持する第２の保持
手段と、前記上位装置からの前記第１及び第２のモード
のいずれによるメモリアクセスかの判別情報を保持する
第３の保持手段と、この第３の保持手段に保持された判
別情報に基づき前記第１の保持手段に保持されたビット
数ｎのアドレスと前記第２の保持手段に保持された上位
ｍビットのアドレスとを合成するアドレス合成手段と、
このアドレス合成手段より出力されるアドレスによりメ
モリアクセスを行うメモリアクセス手段とを含むことを
特徴とする。

【００２５】本発明によれば、ビット数ｎのアドレス、
即ち第１のモード（リアルモード）によるアクセスと、
第２のモード（プロテクトモード）であることを示す判
別情報が上位装置よりメモリコントローラへ入力される
と、メモリコントローラはまず、そのビット数ｎのアド
レスを第１の保持手段に、その判別情報を第３の保持手
段に夫々保持させる。

【００２６】一方、メモリコントローラはメインメモリ
の上位メモリ空間をアクセスするために必要なアドレス
の上位ｍビットを予め保持する第２の保持手段を有して
いる。

【００２７】そこで、アドレス合成手段は判別情報が第
２のモードであるのでビット数ｎのアドレスと上位ｍビ
ットのアドレスとを合成し第２のモード（プロテクトモ
ード）のアクセスアドレスを生成する。

【００２８】これにより、リアルモードにてメインメモ
リの上位メモリ空間をアクセスすることが可能となる。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１は本発明に係
るメモリコントローラの最良の実施の形態の構成図であ
る。なお、便宜上図１にはメモリコントローラの周辺装
置も表示されている。又、従来例（図４）と同様の構成
部分については同一番号を付し、その説明を省略する。

【００３０】図１のシステム１−０はＣＰＵ３−２とメ
モリコントローラ１−１とメインメモリ３−４で構成さ
れ、ＰＣＩバス３−１０にはオプション３−５が接続さ
れる。

【００３１】メモリコントローラ１−１には入力アドレ
スレジスタ１−４と出力アドレスレジスタ１−５と、選
択制御回路１−７とセレクタ回路１−８と、ベースアド
レスレジスタ１−９とモードレジスタ１−１０により構
成され、また、第２のメモリコントローラ１−６を含ん
でいる。

【００３２】入力アドレスレジスタ１−４は、ＣＰＵ３
−２から入力するアドレス信号を一時格納するためのレ
ジスタである。出力アドレスレジスタ１−５はセレクタ
回路１−８で生成されたアドレス信号を一時格納してお
くためのレジスタである。

【００３３】ベースアドレスレジスタ１−９は、ＰＣＩ
オプション３−５のコントローラ３−７内にあるコンフ
ィグレーションレジスタ３−８（図５参照）のベースア
ドレスレジスタと同じ値を格納するためのものである。

【００３４】モードレジスタ１−１０は、ＣＰＵ３−２
からの制御コマンドＰ１によりセットされる。選択制御
回路１−７はモードレジスタ１−１０の値により、アド
レス生成の切替信号をセレクタ回路１−８に出力する。
セレクタ回路１−８は、選択制御回路１−７からの信号
を受け、ベースアドレスレジスタ１−９と入力アドレス
レジスタ１−４により出力アドレスを生成するものであ
る。

【００３５】ＰＣＩオプション３−５をシステム１−０
に実装し電源を入れると、ＰＣＩの自動コンフィグレー
ションにより、オプション３−５内のローカルメモリ３
−６が、システム１−０のアクセス可能なメモリ空間３
−４（図５参照）の上位アドレスに割当てられる。この
時、オプション３−５内のコントローラ３−７が持つコ
ンフィグレーションレジスタ３−８（図５参照）にベー
スアドレスがセットされる。同時に、このベースアドレ
スの値のうち、上位１２ビットの数値をメモリコントロ
ーラ１−１内のベースアドレスレジスタ１−９にセット
する。

【００３６】ＣＰＵ３−２の動作モードは、リアルモー
ドで起動するものとして、２０ビットのアドレス指定に
て３２ビットアドレスを生成する場合について説明す
る。

【００３７】２０ビットのアドレス指定にて３２ビット
アドレスを生成する場合、即ち、プロテクトモード時の
アクセスを行う場合、ＣＰＵ３−２は制御コマンドＰ１
として”１“をモードレジスタ１−１０へ出力する。

【００３８】この”１“の制御コマンドＰ１がモードレ
ジスタ１−１０へ出力されると、モードレジスタ１−１
０は”１“にセットされる。

【００３９】これとほぼ同時にＣＰＵ３−２はメモリア
クセスするための任意の２０ビットのアドレスを入力ア
ドレスレジスタ１−４へ出力する。入力アドレスレジス
タ１−４はこの２０ビットのアドレスを格納する。

【００４０】選択制御回路１−７はモードレジスタ１−
１０を監視し、モードレジスタ１−１０が”１“にセッ
トされているためベースアドレスレジスタ１−９による
アドレス生成を行うと判定し、セレクタ回路１−８にベ
ースアドレスレジスタを有効にする通知を行う。

【００４１】セレクタ回路１−８は、選択制御回路１−
７からの通知に従い、ベースアドレスレジスタ１−９を
有効にして、入力アドレスレジスタ１−４のうち、格納
されている下位２０ビットと合成し、３２ビットアドレ
スを生成し、出力アドレスレジスタ１−５に格納する。

【００４２】そして、出力アドレスレジスタ１−５の値
を第２のメモリコントローラ１−６に出力することによ
りメインメモリ３−４に割当てられたローカルメモリ３
−６に対してアクセスを行う。

【００４３】このローカルメモリ３−６がアクセスされ
たことにより、メインメモリ３−４の４Ｇバイトのメモ
リ空間のうちの上位がアクセスされたことになる。

【００４４】次に、２０ビットのアドレス指定で２０ビ
ットアドレスを指定する場合について説明する。

【００４５】２０ビットのアドレス指定にて２０ビット
アドレスを生成する場合、即ち、リアルモードのアクセ
スを行う場合、ＣＰＵ３−２は制御コマンドＰ１とし
て”０“をモードレジスタ１−１０へ出力する。

【００４６】この”０“の制御コマンドＰ１がモードレ
ジスタ１−１０へ出力されると、モードレジスタ１−１
０は”０“にリセットされる。

【００４７】これとほぼ同時にＣＰＵ３−２はメモリア
クセスするための任意の２０ビットのアドレスを入力ア
ドレスレジスタ１−４へ出力する。入力アドレスレジス
タ１−４はこの２０ビットのアドレスを格納する。

【００４８】選択制御回路１−７はモードレジスタ１−
１０を監視し、モードレジスタ１−１０が”０“にリセ
ットされているためベースアドレスレジスタ１−９によ
るアドレス生成を行わないと判定し、セレクタ回路１−
８にベースアドレスレジスタを無効にする通知を行う。

【００４９】セレクタ回路１−８は、選択制御回路１−
７からの通知に従い、ベースアドレスレジスタを無効に
して、入力アドレスレジスタ１−４に格納されている２
０ビットのアドレスのみをそのまま出力レジスタ１−５
に格納する。

【００５０】そして、出力レジスタ１−５の値を第２の
メモリコントローラ１−６に出力することによりメイン
メモリ３−４に割り当てられた下位の１Ｍバイトに対し
てアクセスを行う。

【００５１】なお、従来どおり、３２ビットのアドレス
指定にてメモリ空間４Ｇバイトの上位アドレスにアクセ
スするためには、入力アドレスレジスタ１−４に３２ビ
ットのアドレスが入力されたことを検出する検出部をこ
のメモリコントローラ１−１内に追加し、この検出部で
３２ビットのアドレスが入力されたことが検出されると
セレクタ回路１−８がその３２ビットのアドレスをその
まま出力レジスタ１−５へ出力するように構成する必要
がある。

【００５２】なお、メインメモリ３−４のメモリ空間と
して４Ｇバイト、ローカルメモリ３−６のメモリ容量と
して１Ｍバイトを割り当てたが、これに限定されるもの
ではなく任意のバイト数にて実現が可能である。ただ
し、メインメモリ３−４のメモリ空間の大きさをローカ
ルメモリ３−６のメモリ容量より大きくすることが必要
であることはいうまでもない。

【００５３】

【発明の効果】本発明によれば、ビット数ｎ（ｎは正の
整数）のアドレスでメモリアクセスを行う第１のモード
と、前記ｎにｍ（ｍは正の整数）を加算したビット数の
アドレスでメモリアクセスを行う第２のモードとを含む
メモリコントローラであって、そのメモリコントローラ
を、上位装置からの前記ビット数ｎのアドレスを保持す
る第１の保持手段と、前記第２のモードでアクセスすべ
きアドレスの上位ｍビットを保持する第２の保持手段
と、前記上位装置からの前記第１及び第２のモードのい
ずれによるメモリアクセスかの判別情報を保持する第３
の保持手段と、この第３の保持手段に保持された判別情
報に基づき前記第１の保持手段に保持されたビット数ｎ
のアドレスと前記第２の保持手段に保持された上位ｍビ
ットのアドレスとを合成するアドレス合成手段と、この
アドレス合成手段より出力されるアドレスによりメモリ
アクセスを行うメモリアクセス手段とを含み構成したた
め、リアルモード（第１のモード）のままメインメモリ
の上位空間に割り当てられたメモリにアクセスが可能
で、もってリアルモード（第１のモード）からプロテク
トモード（第２のモード）への移行手順を省略すること
が可能となる。これにより、システム全体のパフォーマ
ンスの低下を防止することができる。

【図面の簡単な説明】

【図１】本発明に係るメモリコントローラの最良の実施
の形態の構成図である。

【図２】リアルモードからプロテクトモードへの移行手
順を示すフローチャートである。

【図３】プロテクトモードからリアルモードへの移行手
順を示すフローチャートである。

【図４】従来のメモリコントローラの一例の構成図であ
る。

【図５】メインメモリとローカルメモリの構成図であ
る。

【符号の説明】

１−１ メモリコントローラ １−４ 入力アドレスレジスタ １−６ 第２メモリコントローラ １−７ 選択制御回路 １−８ セレクタ回路 １−９ ベースアドレスレジスタ １−１０ モードレジスタ ３−４ メインメモリ ３−６ ローカルメモリ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ビット数ｎ（ｎは正の整数）のアドレス
   でメモリアクセスを行う第１のモードと、前記ｎにｍ
   （ｍは正の整数）を加算したビット数のアドレスでメモ
   リアクセスを行う第２のモードとを含むメモリコントロ
   ーラであって、 上位装置からの前記ビット数ｎのアドレスを保持する第
   １の保持手段と、前記第２のモードでアクセスすべきア
   ドレスの上位ｍビットを保持する第２の保持手段と、前
   記上位装置からの前記第１及び第２のモードのいずれに
   よるメモリアクセスかの判別情報を保持する第３の保持
   手段と、この第３の保持手段に保持された判別情報に基
   づき前記第１の保持手段に保持されたビット数ｎのアド
   レスと前記第２の保持手段に保持された上位ｍビットの
   アドレスとを合成するアドレス合成手段と、このアドレ
   ス合成手段より出力されるアドレスによりメモリアクセ
   スを行うメモリアクセス手段とを含むことを特徴とする
   メモリコントローラ。
2. 【請求項２】 前記アドレス合成手段は前記第３の保持
   手段に保持される判別情報が第２のモードを選択する情
   報の場合に前記ビット数ｎのアドレスと前記上位ｍビッ
   トのアドレスとを合成することを特徴とする請求項１記
   載のメモリコントローラ。
3. 【請求項３】 前記アドレス合成手段は前記第３の保持
   手段に保持される判別情報が第１のモードを選択する情
   報の場合に前記ビット数ｎのアドレスのみを出力するこ
   とを特徴とする請求項１記載のメモリコントローラ。
4. 【請求項４】 前記第２のモードでアクセス可能なメモ
   リ空間のうち少なくとも前記第２のモードでアクセスし
   たアドレスが割り当てられる第２のメモリを有し、前記
   アドレス合成手段で合成されたアドレスにより前記第２
   のメモリがアクセスされることを特徴とする請求項１〜
   ３いずれかに記載のメモリコントローラ。