JPH11110338A - Ｄｍａ制御システム - Google Patents

Abstract

(57)【要約】 【課題】 メモリと演算処理チャネルとの間の大容量デ
ータ転送を一度で行うデータ転送設定においてデータ転
送を途中で破綻させずに行うことができるＤＭＡ制御シ
ステムを提供することを目的とする。 【解決手段】 メモリ１０１と複数の演算処理チャネル
１０８〜１１０との間でデータのやり取りを行わせるＤ
ＭＡコントローラ１０４を有するＤＭＡ制御システムで
あって、演算処理チャネルとの入出力データを一時的に
保持するデータ保持回路１１１〜１１３を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリと演算処理
チャネルとの間のデータ転送を行うＤＭＡ制御システム
に関する。

【０００２】

【従来の技術】ＤＲＡＭ等のメモリと演算処理を実行す
るチャネル（以下、「演算処理チャネル」という）との
間のデータ転送を効果的に行うのに、ＣＰＵ（中央演算
処理装置）によるシステムに代わって、ＤＭＡ（ダイレ
クト・メモリ・アクセス）制御システムがよく用いられ
る。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
ＤＭＡ制御システムでは、演算処理チャネル側の処理能
力を越えたデータ量の転送を実行する場合には、データ
のあふれ（オーバーフロー）やデータ無し（アンダーフ
ロー）が起き効率的なデータ転送の妨げとなっていた。
また、演算処理チャネルがシリアルビット処理しかでき
ないものである場合には、適当なデータストック手段が
なければ演算処理チャネルに対して大きなデータを転送
することができず、ＤＭＡの転送効率は自然と下がって
しまう。

【０００４】さらに、上記オーバーフロー、アンダーフ
ローを防ぐためのデータ転送の調整としては、転送途中
での中断や再開を行うことが考えられるが、一般的には
予めプログラムで設定したステップ数になったところで
中断や再開を実行するというものであり、このような中
断、再開では、処理効率が低下したり、中断後に正確な
再開ができないといった問題点を有し、また、効率の悪
い中断、再開となったり、ＣＰＵの処理が増大するとい
った問題点を有していた。これを防ぐための方法とし
て、一回の転送設定では破綻を来さないものと思われる
データ容量での設定を行ってデータ転送を実行する方法
があるが、この場合には大きな容量のデータ転送を実現
するには何度も設定を繰り返さなければならず、結果と
して転送効率が低下するという問題点を有していた。

【０００５】このＤＭＡ制御システムでは、メモリと演
算処理チャネルとのデータ転送において、大容量データ
を一度で転送するデータ転送設定をした場合に、適切な
中断、再開を用い、設定した容量分のデータ転送を途中
で破綻させることなく完全に行うことが要求されてい
る。

【０００６】本発明は、メモリと演算処理チャネルとの
間の大容量データ転送を一度で行うデータ転送設定にお
いてデータ転送を途中で破綻させることなく行うことが
できるＤＭＡ制御システムを提供することを目的とす
る。

【０００７】

【課題を解決するための手段】この課題を解決するため
に本発明のＤＭＡ制御システムは、メモリと複数の演算
処理チャネルとの間でデータのやり取りを行わせるＤＭ
Ａコントローラを有するＤＭＡ制御システムであって、
演算処理チャネルとの入出力データを一時的に保持する
データ保持回路を有する構成を備えている。

【０００８】これにより、メモリと演算処理チャネルと
の間の大容量データ転送を一度で行うデータ転送設定に
おいてデータ転送を途中で破綻させることなく完全に行
うことができるＤＭＡ制御システムが得られる。

【０００９】

【発明の実施の形態】本発明の請求項１に記載の発明
は、メモリと複数の演算処理チャネルとの間でデータの
やり取りを行わせるＤＭＡコントローラを有するＤＭＡ
制御システムであって、演算処理チャネルとの入出力デ
ータを一時的に保持するデータ保持回路を有することと
したものであり、ＤＭＡコントローラは、データ保持回
路でのデータ保持状態に応じてデータ転送を中断した
り、再開したりすることが可能になるという作用を有す
る。

【００１０】請求項２に記載の発明は、請求項１に記載
の発明において、データ保持回路は、自己のデータ蓄積
状況を判定するデータ蓄積状況判定部を有し、データ蓄
積状況判定部における判定結果をＤＭＡコントローラに
通知することとしたものであり、ＤＭＡコントローラ
は、データ保持回路におけるデータ蓄積状況の判定結果
に基づいて、データ転送の中断、再開を行うという作用
を有する。

【００１１】請求項３に記載の発明は、請求項２に記載
の発明において、データ保持回路はデータ蓄積状況の判
定結果に基づき中断状態とすべきか否かを判定する中断
状態判定部を有し、中断状態判定部における判定結果を
ＤＭＡコントローラに通知し、ＤＭＡコントローラは、
中断状態判定部で中断すべきと判定したときにはメモリ
と演算処理チャネルとの間のデータ転送を中断する中断
処理部と、中断処理部による中断時の設定データを保存
する中断時情報保存部とを有することとしたものであ
り、ＤＭＡコントローラは中断状態判定部で中断すべき
と判定したときにはデータ転送を中断し、中断時の設定
データを保存するという作用を有する。

【００１２】請求項４に記載の発明は、請求項２に記載
の発明において、データ保持回路は、データ蓄積状況の
判定結果に基づき再開状態とすべきか否かを判定する再
開状態判定部を有し、再開状態判定部における判定結果
をＤＭＡコントローラに通知し、ＤＭＡコントローラ
は、再開状態判定部で再開すべきと判定したときにはメ
モリと演算処理チャネルとの間のデータ転送を中断時情
報保存部に保存した中断時の設定データに従って再開す
る再開処理部を有することとしたものであり、ＤＭＡコ
ントローラは、再開状態判定部で再開すべきと判定した
ときには保存した中断時の設定データに従ってデータ転
送を再開するという作用を有する。

【００１３】請求項５に記載の発明は、請求項１に記載
の発明において、データ保持回路は、自己のデータ蓄積
状況を判定するデータ蓄積状況判定部と、データ蓄積状
況の判定結果に基づき中断状態とすべきか否かを判定す
る中断状態判定部と、データ蓄積状況の判定結果に基づ
き再開状態とすべきか否かを判定する再開状態判定部と
を有し、中断状態判定部における判定結果または再開状
態判定部における判定結果をＤＭＡコントローラに通知
し、ＤＭＡコントローラは、中断状態判定部で中断すべ
きと判定したときにはメモリと演算処理チャネルとの間
のデータ転送を中断する中断処理部と、中断処理部によ
る中断時の設定データを保存する中断時情報保存部と、
再開状態判定部で再開すべきと判定したときにはメモリ
と演算処理チャネルとの間のデータ転送を中断時情報保
存部に保存した中断時の設定データに従って再開する再
開処理部とを有することとしたものであり、ＤＭＡコン
トローラは、中断状態判定部で中断すべきと判定したと
きにはデータ転送を中断し、中断時の設定データを保存
し、再開状態判定部で再開すべきと判定したときには保
存した中断時の設定データに従ってデータ転送を再開す
るという作用を有する。

【００１４】以下、本発明の実施の形態について、図１
〜図６を用いて説明する。 （実施の形態１）図１は本発明の実施の形態１によるＤ
ＭＡ制御システムを示すブロック図である。図１におい
て、１０１はＤＲＡＭ等のメモリ、１０２はＣＰＵ、１
０３はＲＯＭ、１０４はＤＭＡ転送を司るＤＭＡコント
ローラ、１０５はバス、１０６、１０７、１１４は信号
線、１０８、１０９、１１０は演算処理チャネル、１１
１、１１２、１１３はデータ保持回路としてのＦＩＦＯ
である。各実施の形態でいうＤＭＡ制御システムとは演
算処理チャネルを除いた部分であり、図１では演算処理
チャネル１０８〜１１０を除いた部分である。

【００１５】このように構成されたＤＭＡ制御システム
について、その機能、動作等を説明する。図１におい
て、メモリ１０１から演算処理チャネル１０８、１０９
へのデータ転送を行う場合にはメモリ１０１からデータ
が出力され、反対に演算処理チャネル１１０からメモリ
１０１へのデータ転送を行う場合にはメモリ１０１へデ
ータが入力される。ＣＰＵ１０２はＲＯＭ１０３に保存
されているプログラムにしたがってＤＭＡコントローラ
１０４をアクセスする。演算処理チャネル１０８〜１１
０はエラーチェックや通信処理といったような演算処理
ビットデータに対しての演算処理を実行する。図１では
演算処理チャネルは３個示してあるが、実際にはシステ
ム全体の必要に応じた個数であり、任意である。

【００１６】各演算処理チャネル１０８〜１１０はＦＩ
ＦＯ１１１〜１１３を個別に持つ。ＦＩＦＯ１１１〜１
１３の幅、深さは演算処理チャネルの処理形態に応じて
任意である。ＦＩＦＯ１１１、１１２はＤＭＡ転送によ
りメモリ１０１から送信されてきたデータの一時的なス
トック手段であり、ＦＩＦＯ１１３は演算処理チャネル
１１０で処理されメモリ１０１へＤＭＡ転送する場合に
一定のサイズのデータをためこむ一時的なストック手段
である。すなわち、ＦＩＦＯ１１１、１１２にはメモリ
１０１からのデータが書き込まれ、ＦＩＦＯ１１３に溜
まったデータはメモリ１０１へ転送され、ＤＭＡコント
ローラ１０４からはＦＩＦＯ１１１、１１２に対しては
ライトのイネーブル信号が、ＦＩＦＯ１１３に対しては
リードのイネーブル信号が出力される。

【００１７】図２はＤＭＡコントローラ１０４を詳細に
示す回路図である。図２において、２０１ａ〜２０１ｆ
は入力端子、２０１ｇ〜２０１ｉは出力端子、２０２は
アドレスデコーダ、２０３、２０４、２０７、２０８は
信号線、２０５、２０６、２１４は論理積回路、２０
９、２１０はレジスタ、２１１はインクリメント回路、
２１２はディクリメント回路、２１３は終了判定回路、
２１５は中断・再開判定回路である。

【００１８】このように構成されたＤＭＡコントローラ
１０４における信号について説明する。ＤＭＡコントロ
ーラ１０４に対する入力として、ＣＰＵ１０２からのア
ドレスデータ（ＣＰＵ ＡＤＤＲＥＳＳ［１５：０］）
とＣＰＵ１０２からのデータ（ＣＰＵ ＤＡＴＡ［１
５：０］）、クロック信号（ＣＬＫ）、リセット信号
（ＲＥＳＥＴ）、ＦＩＦＯの残容量があまりない状態を
示す信号（ＢＥＦＯＲＥＦＵＬＬ）、ＦＩＦＯが空寸前
の状態であることを示す信号（ＢＥＦＯＲＥ ＥＭＰＴ
Ｙ）がある。ＤＭＡコントローラ１０４からの出力とし
て、メモリ１０１へのアクセス信号（ＭＥＭＯＲＹ Ａ
ＣＣＥＳＳ）、ＦＩＦＯ１１１、１１２への書き込み若
しくはＦＩＦＯ１１３からの読み出しのイネーブル信号
（ＥＮＡＢＬＥ）、メモリ１０１へのアドレスデータ
（ＡＤＤＲＥＳＳ［１５：０］）がある。ＣＰＵ１０２
からのアドレスデータ、データのバス幅は１６ビットで
あり、メモリ１０１へのアドレスデータのバス幅も１６
ビットとしてある。

【００１９】次に、ＤＭＡコントローラ１０４の基本的
な動作を図１、図２を用いて説明する。

【００２０】まず、ＣＰＵ１０２がＲＯＭ１０３をフェ
ッチし、組み込まれているプログラムを判断する。ＣＰ
Ｕ１０２からのアドレスデータであるＣＰＵ ＡＤＤＲ
ＥＳＳ［１５：０］によりＤＭＡコントローラ１０４に
割り振られているアドレスがアクセスされ、アドレスデ
コーダ２０２によりＣＰＵ１０２からアクセスされたこ
とが認識される。次いで、ＣＰＵ１０２からの具体的な
設定内容を通知するＣＰＵ ＤＡＴＡ［１５：０］によ
り、開始するメモリのアドレス（開始アドレス）、転送
数、転送先あるいは転送元である演算処理チャネルの指
定といった情報が予め決められた形でのビットデータで
送信され、ＤＭＡ転送を開始することが命じられる。Ｃ
ＰＵ１０２からのアドレスとデータのアクセスは信号線
１１４を介して行われる。

【００２１】前記内容がアドレスデコーダ２０２に設定
されると、メモリ１０１に対してのアクセス信号（信号
線２０３上の信号）と演算処理チャネル１０８〜１１０
への書き込み若しくは読み出しのイネーブル信号（信号
線２０４上の信号）とが一旦内部信号としてアドレスデ
コーダ２０２から出力される。これらの２つの内部信号
は、論理積回路２０５、２０６において、他の条件を示
す信号との論理積がとられ、メモリアクセス信号（ＭＥ
ＭＯＲＹ ＡＣＣＥＳＳ）、イネーブル信号（ＥＮＡＢ
ＬＥ）として出力される。ＥＮＡＢＬＥはＤＭＡコント
ローラ１０４から信号線１０７を介してＦＩＦＯ１１１
〜１１３に入る信号としても使われ、ＦＩＦＯを切り替
えることで演算処理チャネルを選択する。

【００２２】開始アドレスはレジスタ２０９にセットさ
れ、転送数はレジスタ２１０にセットされる。２つのレ
ジスタ２０９、２１０はそれぞれ必要なビット幅を持
ち、入力するクロック信号（ＣＬＫ）でデータ保持し、
リセット信号（ＲＥＳＥＴ）で初期化される。レジスタ
２０９でレジストされた開始アドレスはインクリメント
回路２１１においてクロック同期でインクリメントされ
ながらメモリ１０１へのアドレスデータを出力する。レ
ジスタ２１０でレジストされた転送数はディクリメント
回路２１２においてクロック同期で残転送数がなくなる
までディクリメントされ、残転送数がなくなった場合に
は終了判定回路２１３において終了判定され、終了信号
が内部的に作られる。この終了信号は論理積回路２０
５、２０６、２１４にそれぞれ入力されており、それぞ
れの論理積回路２０５、２０６、２１４は、終了信号が
アクティブの状態でＭＥＭＯＲＹ ＡＣＣＥＳＳとＥＮ
ＡＢＬＥとＡＤＤＲＥＳＳ［１５：０］の出力を停止す
る。さらに、図示されていないが、レジスタ２０９、２
１０は必要に応じてクリア、つまり初期化される。

【００２３】以上のように本実施の形態によれば、演算
処理チャネル１０８〜１１０との入出力データを一時的
に保持するＦＩＦＯ１１１〜１１３を設けたことによ
り、ＤＭＡコントローラ１０４は、ＦＩＦＯ１１１〜１
１３でのデータ保持状態に応じてデータ転送を中断した
り、再開したりすることができるので、データのオーバ
ーフローやアンダーフローが起こることがなく、メモリ
１０１と演算処理チャネル１０８〜１１０との間の大容
量データ転送を一度で行うデータ転送設定においてデー
タ転送を途中で破綻させることなく完全に行うことがで
きる。

【００２４】（実施の形態２）実施の形態１において説
明した構成のＤＭＡ制御システムであれば、各演算処理
チャネルがＦＩＦＯを持つことで、ＦＩＦＯサイズのデ
ータを一気に転送することが可能になるので、演算処理
チャネル側の処理速度に関わらず、ＤＭＡ転送を効率的
に行うことが可能である。しかし、いくらＦＩＦＯを持
っていたとしても、ＦＩＦＯサイズ以上のデータ転送を
行おうとするとデータ転送が破綻してしまう。つまり、
実施の形態１ではデータ転送の中断、再開の手段は示さ
れておらず、実施の形態１の構成はデータ転送の破綻防
止達成の点から未だ十分でない。実施の形態２〜５で
は、データ転送の破綻を確実に防止するＤＭＡ制御シス
テムについて説明する。

【００２５】図３は本発明の実施の形態２によるＤＭＡ
制御システムを示すブロック図である。図３において、
メモリ１０１、ＤＭＡコントローラ１０４、バス１０
５、信号線１０６、１０７は図１と同様のものなので、
同一符号を付し、説明は省略する。３０１はＦＩＦＯ、
３０２はＦＩＦＯ３０１によりデータ転送される演算処
理チャネル、３０３はＦＩＦＯ３０１と演算処理チャネ
ル３０２とのデータのやり取りが行われる信号線、３０
４はＦＩＦＯ３０１のデータ蓄積状況判定部、３０５は
データ蓄積状況判定部３０４からの信号を伝送する信号
線である。

【００２６】このように構成されたＤＭＡ制御システム
について、その機能、動作等を説明する。

【００２７】データ蓄積状況判定部３０４はＦＩＦＯ３
０１中にどれくらいのデータが溜まっているかを判定す
る。たとえば、データが空である、データが満杯であ
る、データがもうすぐ満杯である、データがもうすぐ空
である等の状態を判定し、判定結果を示すステータス信
号ａを信号線３０５を介してＤＭＡコントローラ１０４
に出力する。データ蓄積状況の判定は、ＦＩＦＯ３０１
への書き込みのポイントと読み出しのポイントとの差分
値をとって判定する。

【００２８】上記ステータス信号ａをＤＭＡコントロー
ラ１０４に出力することで、現在のＦＩＦＯ３０１のデ
ータ蓄積状況を通知し、この結果、ＤＭＡコントローラ
１０４自体がデータ転送の適正状況を監視することがで
きる。

【００２９】以上のように本実施の形態によれば、自己
のデータ蓄積状況を判定するデータ蓄積状況判定部３０
４をＦＩＦＯ３０１に設けデータ蓄積状況判定部３０４
における判定結果をＤＭＡコントローラ１０４に通知す
るようにしたことにより、ＤＭＡコントローラ１０４は
ＦＩＦＯ（データ保持回路）３０１におけるデータ蓄積
状況の判定結果に基づいて、データ転送の中断、再開を
行うことができるので、データのオーバーフローやアン
ダーフローが起こることがなく、メモリ１０１と演算処
理チャネル３０２との間の大容量データ転送を一度で行
うデータ転送設定においてデータ転送を途中で破綻させ
ることなく完全に行うことができる。

【００３０】（実施の形態３）図４は本発明の実施の形
態３におけるＤＭＡ制御のブロック図とＦＩＦＯ動作を
表わす図であって、図４（ａ）は本発明の実施の形態３
によるＤＭＡ制御システムを示すブロック図である。図
４（ａ）において、メモリ１０１、ＤＭＡコントローラ
１０４、バス１０５、信号線１０６、１０７は図１と同
様のものなので、同一符号を付し、説明は省略する。４
０１は演算処理チャネルのもつＦＩＦＯ、４０２は中断
状態判定部、４０３は信号線、４０４はＤＭＡコントロ
ーラ１０４の中断処理部、４０５はＤＭＡコントローラ
１０４の中断時情報保存部である。

【００３１】このように構成されたＤＭＡ制御システム
について、その機能、動作等を説明する。

【００３２】ＦＩＦＯ４０１はメモリ１０１から書き込
まれるＦＩＦＯである。このＦＩＦＯ４０１には、図示
していないが、実施の形態２で説明したデータ蓄積状況
判定部３０４（図３）があり、このデータ蓄積情況判定
部３０４においてＦＩＦＯ４０１の容量の余裕度を判定
する。この余裕度判定において例えばＦＩＦＯ４０１に
対してのデータ転送の場合にＦＩＦＯ４０１が満杯にな
る直前の状態というのはＦＩＦＯ４０１の受信容量に余
裕がない状態であり、ＦＩＦＯ４０１へのデータ転送を
中断しなければ送ったデータがＦＩＦＯ４０１中で前の
データに対して上書きされる結果となり、転送オーバー
フローを生じてしまう。そこで、中断状態判定部４０２
でＦＩＦＯ４０１の満杯直前のステータス信号ｂを生成
し、このステータス信号ｂにより信号線４０３を通じて
満杯直前であることをＤＭＡコントローラ１０４に通知
する。

【００３３】図４（ｂ）は満杯直前のＦＩＦＯ４０１を
示すイメージ図である。図４（ｂ）において、４０６は
空の領域、４０７はデータが溜まっている領域である。

【００３４】ＦＩＦＯ４０１の中断状態判定部４０２か
ら通知を受けたＤＭＡコントローラ１０４は中断時の設
定情報、すなわち残っている転送数、中断時のアドレス
といったデータ転送を再開をするに必要な情報を中断時
情報保存部４０５に保存する。実際には、図２で示した
２つのレジスタ２０９、２１０（図２）の値を保持す
る。さらに、中断処理部４０４においてデータ転送中断
処理を実行する。中断処理は、信号線１０６を介しての
メモリ１０１へのアクセスをノンアクティブにし、信号
線１０７を介するＦＩＦＯ４０１へのイネーブル信号を
ノンアクティブにして、データ転送とＦＩＦＯ４０１へ
の書き込みとを中断する。

【００３５】この転送の中断について、図２、図５を用
いて説明する。図５は本発明の実施の形態３の動作タイ
ミング図である。図５中の図５（ａ）はクロック信号を
示すタイミング図、図５（ｂ）は残転送数（ここではバ
イト単位）を示すタイミング図、図５（ｃ）は論理積回
路２１４から出力されるＡＤＤＲＥＳＳ［１５：０］
（メモリ１０１のアドレス）を示すタイミング図、図５
（ｄ）は論理積回路２０６から出力されるＥＮＡＢＬＥ
（ＦＩＦＯへの書き込み、読み出しイネーブル信号）を
示すタイミング図、図５（ｅ）は中断・再開判定回路２
１５に入力されるＢＥＦＯＲＥ ＦＵＬＬ（ＦＩＦＯが
満杯直前状態であることを示す信号）を示すタイミング
図、図５（ｆ）は中断・再開判定回路２１５から出力さ
れる中断信号（ＳＴＯＰ）を示すタイミング図、図５
（ｇ）は中断・再開判定回路２１５に入力されるＢＥＦ
ＯＲＥ ＥＭＰＴＹ（ＦＩＦＯが空直前状態であること
を示す信号）を示すタイミング図、図５（ｈ）は論理積
回路２０５から出力されるＭＥＭＯＲＹ ＡＣＣＥＳＳ
（メモリ１０１へのアクセス信号）を示すタイミング
図、図５（ｉ）はＦＩＦＯ４０１で判定された状態を示
すタイミング図である。また図５において、５０１〜５
１１は時点である。

【００３６】図２において、中断要因としてＢＥＦＯＲ
Ｅ ＦＵＬＬの入力があり、中断・再開判定回路２１５
において中断が判定され、中断信号ＳＴＯＰが生成され
る。

【００３７】実際にはＦＩＦＯは複数あるので、ＢＥＦ
ＯＲＥ ＦＵＬＬをはじめとした複数の中断要因信号が
入力されるはずであるから、複数の中断要因信号の論理
和から中断信号ＳＴＯＰが生成される。この中断信号Ｓ
ＴＯＰはインクリメント回路２１１、ディクリメント回
路２１２、論理積回路２０５、２０６へ入力される。

【００３８】通常の転送状態（通常状態）では、ＤＭＡ
コントローラ１０４はメモリ１０１に対してアドレスを
出力し、Ａ、Ａ＋１、Ａ＋２とインクリメントを実行す
る（図５（ｃ））。このアドレスで指定されたメモリ１
０１中のデータが読み出され、バス１０５を通じてＦＩ
ＦＯ４０１へ転送される。このデータが信号線１０７を
介するＥＮＡＢＬＥによりＦＩＦＯ４０１へ書き込まれ
る。また、ＳＴＯＰがゼロであるから、論理積回路２０
５、２０６からアクティブ状態となっているＭＥＭＯＲ
Ｙ ＡＣＣＥＳＳとＥＮＡＢＬＥがそのまま外部へ出力
される。

【００３９】ここで、時点５０１に示すように、ＦＩＦ
Ｏ４０１がＢＥＦＯＲＥ ＦＵＬＬを出力し、これを受
けて時点５０２に示すように中断信号ＳＴＯＰが生成さ
れる。そこで、時点５０３、５０５に示すように、ＥＮ
ＡＢＬＥとＭＥＭＯＲＹ ＡＣＣＥＳＳが論理積回路２
０５、２０６でノンアクティブとされてＦＩＦＯ４０１
への書き込みとメモリ１０１へのアクセスが中断する。
この時点でメモリ１０１へのアクセス権をＣＰＵ１０２
等に譲ることも可能になる。

【００４０】また、時点５０４に示すようにインクリメ
ント回路２１１でのアドレスのインクリメントが中断さ
れ、アドレスも中断時の値のままレジスタ２０９で保持
され、転送が中断されるのであるから、ディクリメント
回路２１２での転送数のディクリメントも時点５０６に
示すように停止し、中断時の残りの転送数がレジスタ２
１０の中で保持される。

【００４１】なお、本実施の形態では、メモリ１０１か
らＦＩＦＯ４０１へデータが転送される場合で説明した
ので、ＢＥＦＯＲＥ ＦＵＬＬの信号を中断要因とした
が、反対にＦＩＦＯ４０１からメモリ１０１へデータが
転送される場合にはＦＩＦＯ４０１が空直前であるＢＥ
ＦＯＲＥ ＥＭＰＴＹの信号が中断要因となる。

【００４２】以上のように本実施の形態によれば、ＦＩ
ＦＯ４０１からのデータ蓄積状況のステータス信号ｂを
監視するだけで中断信号ＳＴＯＰを生成し、この中断信
号によりＤＭＡコントローラ１０４が、メモリアクセス
の中断、アドレスインクリメントの中断、ＦＩＦＯ４０
１へのイネーブル信号出力の中断、中断時の設定情報保
持を実行するようにしたので、転送状態を中断して転送
オーバーフローを自動的に回避することができる。

【００４３】（実施の形態４）図６は本発明の実施の形
態４におけるＤＭＡ制御のブロック図とＦＩＦＯ動作を
表わす図である。図６（ａ）は本発明の実施の形態４に
よるＤＭＡ制御システムを示すブロック図である。図６
（ａ）において、メモリ１０１、ＤＭＡコントローラ１
０４、バス１０５、信号線１０６、１０７は図１と同様
のものなので、同一符号を付し、説明は省略する。６０
１は演算処理チャネルのもつＦＩＦＯ、６０２は再開状
態判定部、６０３は信号線、６０４はＤＭＡコントロー
ラ１０４の中断時情報保存部、６０５はＤＭＡコントロ
ーラ１０４の再開処理部である。

【００４４】このように構成されたＤＭＡ制御システム
について、その機能、動作等を説明する。

【００４５】本実施の形態ではメモリ１０１からＦＩＦ
Ｏ６０１へデータが転送される。再開状態判定部６０２
は、ＦＩＦＯ６０１の受信容量の余裕が大きくなった状
態で、中断状態を解除してデータ転送を再開してよい状
態であることを判定する。すなわちＦＩＦＯ６０１が空
になる直前のステータス信号（ＢＥＦＯＲＥ ＥＭＰＴ
Ｙ）を再開の条件とする。図６（ｂ）は空になる直前の
ＦＩＦＯ６０１の状態を示すイメージ図である。図６
（ｂ）において、４０６は空の領域、４０７はデータが
溜まっている領域であり、空の領域４０６がかなり大き
い。

【００４６】ＢＥＦＯＲＥ ＥＭＰＴＹは、ステータス
信号ｃにより、信号線６０３を介してＦＩＦＯ６０１か
らＤＭＡコントローラ１０４に通知される。ステータス
信号ｃを入力したＤＭＡコントローラ１０４は、中断時
に中断時情報保存部６０４に保持していた設定情報を基
に再開処理部６０５においてＤＭＡ転送を再開する。

【００４７】この再開動作を図２、図５を用いて説明す
る。図２に示す入力信号ＢＥＦＯＲＥ ＥＭＰＴＹが再
開の条件信号である。この条件信号により中断条件によ
り生成されていた中断信号ＳＴＯＰは中断・再開判定回
路２１５において解除される。実際にはＦＩＦＯは複数
あるので、ＢＥＦＯＲＥ ＥＭＰＴＹをはじめとした複
数の再開要因信号が入力されるはずであるから、複数の
再開要因信号の論理和から中断信号ＳＴＯＰが解除され
る。

【００４８】図５の時点５０７で示すタイミングでＢＥ
ＦＯＲＥ ＥＭＰＴＹがアクティブになる。これによ
り、時点５０８に示すように、中断信号ＳＴＯＰは立ち
下がり、中断状態が解除され、再開状態となる。これを
受けて、時点５１２、５０９に示すように、ＭＥＭＯＲ
Ｙ ＡＣＣＥＳＳとＥＮＡＢＬＥが再びアクティブにな
り、メモリ１０１からデータが読み出され、読み出され
たデータはバス１０５を介してＦＩＦＯ６０１に書き込
まれる。さらに、時点５１０および時点５１１のタイミ
ングでアドレスのインクリメントおよび残転送数のディ
クリメントとが再開される。このとき、中断直前に最後
に出されたアドレスに対応するメモリ１０１のデータ
は、メモリアクセスが中断と同時にノンアクティブにな
ってしまうので、出力されない。

【００４９】そこで再開時にはまず、時点５１２と５０
９に示すように、先にメモリアクセスとＦＩＦＯ６０１
へのイネーブルを有効にしてＡ＋３のメモリアドレスに
対応するデータのＦＩＦＯ６０１への書き込みを担保し
てやる必要がある。この書き込み担保の後に時点５１０
と５１１で示すタイミングでメモリアドレスのインクリ
メントを実行し、転送数のディクリメントを開始する。
再開時に１クロックマスクする内部信号を作ることで、
アドレスのインクリメントと残転送数のディクリメント
の１クロックマスクを実現することができる。

【００５０】なお、本実施の形態では、メモリ１０１か
らＦＩＦＯ６０１へデータが転送される場合で説明した
ので、ＢＥＦＯＲＥ ＥＭＰＴＹ信号を再開条件とした
が、反対にＦＩＦＯ６０１からメモリ１０１へデータが
転送される場合にはＢＥＦＯＲＥ ＦＵＬＬ信号が再開
条件となる。

【００５１】以上のように本実施の形態によれば、ＦＩ
ＦＯ６０１の受信容量に余裕が出たことをＦＩＦＯ６０
１からのステータス信号ｃで認識することで、中断時か
らの続きとしてのＤＭＡ転送を再開するようにしたこと
により、演算処理チャネルにとって必要なデータが転送
されてこないといった転送アンダーフローの状態を回避
することが可能となる。

【００５２】（実施の形態５）本発明の実施の形態５に
よるＤＭＡ制御システムは実施の形態１〜４の構成のす
べてを有するシステムである。

【００５３】本実施の形態によるＤＭＡ制御システムの
動作を図７を用いて説明する。図７は本実施の形態によ
るＤＭＡ制御システムの動作を示すフローチャートであ
る。

【００５４】まず、ＤＭＡに必要な設定を実行する（Ｓ
１）。当然ながらＦＩＦＯサイズを越えるデータの転送
を実行する設定を行うことが、本実施の形態でのＤＭＡ
制御システムを利用する前提となる。

【００５５】実施の形態１で説明したように、設定に従
って、メモリアクセス等の出力をはじめとしてデータ転
送を開始する（Ｓ２）。

【００５６】次に、実施の形態３で説明した中断状態に
なったか否かの判定を行う（Ｓ３）。この中断条件が成
立したところで中断処理に移行する（Ｓ４）。中断条件
が成立しなければデータ転送が続行される。中断処理は
実施の形態３で説明した通りであり、メモリアクセスの
停止、アドレスインクリメント停止、ＦＩＦＯへのイネ
ーブル停止等の処理が行われる。

【００５７】次に、実施の形態４で説明した再開状態の
判定を行う（Ｓ５）。再開状態と判定されたときには実
施の形態４で説明した通りのＤＭＡ転送が再開される
（Ｓ６）。再開状態でないと判定されたときには中断状
態を続行する。

【００５８】ステップ３〜ステップ６の中断と再開を繰
り返しながらＤＭＡ転送を続行していき、転送数分の実
行が行われた判定されれば（Ｓ７）、設定にしたがった
ＤＭＡ転送は終了し、終了処理を実行する（Ｓ８）。

【００５９】以上のように本実施の形態によれば、実施
の形態２で説明したようにＤＭＡコントローラ１０４が
ＦＩＦＯのデータ蓄積状況を監視していることを前提と
して、実施の形態３での中断と実施の形態４での再開と
を任意の回数繰り返すことで、ＦＩＦＯサイズをはるか
に越えるデータ容量の転送設定の場合でも、一度の設定
でＤＭＡ転送の処理をすることが可能となり、ＤＭＡ転
送効率を向上させることが可能となる。

【００６０】

【発明の効果】以上のように本発明のＤＭＡ制御システ
ムによれば、メモリと複数の演算処理チャネルとの間で
データのやり取りを行わせるＤＭＡコントローラを有す
るＤＭＡ制御システムであって、演算処理チャネルとの
入出力データを一時的に保持するデータ保持回路を有す
ることにより、ＤＭＡコントローラは、データ保持回路
でのデータ保持状態に応じてデータ転送を中断したり、
再開したりすることができるので、データのオーバーフ
ローやアンダーフローが起こることがなく、メモリと演
算処理チャネルとの間の大容量データ転送を一度で行う
データ転送設定においてデータ転送を途中で破綻させる
ことなく完全に行うことができるという有利な効果が得
られる。

【００６１】請求項２に記載の発明によれば、請求項１
に記載の発明において、データ保持回路は、自己のデー
タ蓄積状況を判定するデータ蓄積状況判定部を有し、デ
ータ蓄積状況判定部における判定結果をＤＭＡコントロ
ーラに通知することにより、ＤＭＡコントローラは、デ
ータ保持回路におけるデータ蓄積状況の判定結果に基づ
いて、データ転送の中断、再開を行うことができるの
で、データのオーバーフローやアンダーフローが起こる
ことがなく、メモリと演算処理チャネルとの間の大容量
データ転送を一度で行うデータ転送設定においてデータ
転送を途中で破綻させることなく完全に行うことができ
るという有利な効果が得られる。

【００６２】請求項３に記載の発明によれば、請求項２
に記載の発明において、データ保持回路は、データ蓄積
状況の判定結果に基づき中断状態とすべきか否かを判定
する中断状態判定部を有し、中断状態判定部における判
定結果をＤＭＡコントローラに通知し、ＤＭＡコントロ
ーラは、中断状態判定部で中断すべきと判定したときに
はメモリと演算処理チャネルとの間のデータ転送を中断
する中断処理部と、中断処理部による中断時の設定デー
タを保存する中断時情報保存部とを有することにより、
ＤＭＡコントローラは、中断状態判定部で中断すべきと
判定したときにはデータ転送を中断し、中断時の設定デ
ータを保存するようにしたので、データ転送の中断を確
実に行うことができるという有利な効果が得られる。

【００６３】請求項４に記載の発明によれば、請求項２
に記載の発明において、データ保持回路は、データ蓄積
状況の判定結果に基づき再開状態とすべきか否かを判定
する再開状態判定部を有し、再開状態判定部における判
定結果をＤＭＡコントローラに通知し、ＤＭＡコントロ
ーラは、再開状態判定部で再開すべきと判定したときに
はメモリと演算処理チャネルとの間のデータ転送を中断
時情報保存部に保存した中断時の設定データに従って再
開する再開処理部を有することにより、ＤＭＡコントロ
ーラは、再開状態判定部で再開すべきと判定したときに
は保存した中断時の設定データに従ってデータ転送を再
開するようにしたので、中断したデータ転送の再開を確
実に行うことができるという有利な効果が得られる。

【００６４】請求項５に記載の発明によれば、請求項１
に記載の発明において、データ保持回路は、自己のデー
タ蓄積状況を判定するデータ蓄積状況判定部と、データ
蓄積状況の判定結果に基づき中断状態とすべきか否かを
判定する中断状態判定部と、データ蓄積状況の判定結果
に基づき再開状態とすべきか否かを判定する再開状態判
定部とを有し、中断状態判定部における判定結果または
再開状態判定部における判定結果をＤＭＡコントローラ
に通知し、ＤＭＡコントローラは、中断状態判定部で中
断すべきと判定したときにはメモリと演算処理チャネル
との間のデータ転送を中断する中断処理部と、中断処理
部による中断時の設定データを保存する中断時情報保存
部と、再開状態判定部で再開すべきと判定したときには
メモリと演算処理チャネルとの間のデータ転送を中断時
情報保存部に保存した中断時の設定データに従って再開
する再開処理部とを有することにより、ＤＭＡコントロ
ーラは、中断状態判定部で中断すべきと判定したときに
はデータ転送を中断し、中断時の設定データを保存し、
再開状態判定部で再開すべきと判定したときには保存し
た中断時の設定データに従ってデータ転送を再開するよ
うにして、データ転送の中断、中断したデータ転送の再
開を確実に行うことができるので、データのオーバーフ
ローやアンダーフローが起こることがなく、メモリと演
算処理チャネルとの間の大容量データ転送を一度で行う
データ転送設定においてデータ転送を途中で破綻させる
ことなく完全に行うことができるという有利な効果が得
られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるＤＭＡ制御システ
ムを示すブロック図

【図２】ＤＭＡコントローラを詳細に示す回路図

【図３】本発明の実施の形態２によるＤＭＡ制御システ
ムを示すブロック図

【図４】本発明の実施の形態３におけるＤＭＡ制御のブ
ロック図とＦＩＦＯ動作を表わす図

【図５】本発明の実施の形態３の動作タイミング図

【図６】本発明の実施の形態４におけるＤＭＡ制御のブ
ロック図とＦＩＦＯ動作を表わす図

【図７】本発明の実施の形態５によるＤＭＡ制御システ
ムの動作を示すフローチャート

【符号の説明】

１０１ メモリ １０２ ＣＰＵ １０３ ＲＯＭ １０４ ＤＭＡコントローラ １０５ バス １０６、１０７、１１４、２０３、２０４、２０７、２
０８、３０３、３０５、４０３、６０３ 信号線 １０８、１０９、１１０、３０２ 演算処理チャネル １１１、１１２、１１３、３０１、４０１、６０１ Ｆ
ＩＦＯ（データ保持回路） ２０１ａ〜２０１ｆ 入力端子 ２０１ｇ〜２０１ｉ 出力端子 ２０２ アドレスデコーダ ２０５、２０６、２１４ 論理積回路 ２０９、２１０ レジスタ ２１１ インクリメント回路 ２１２ ディクリメント回路 ２１３ 終了判定回路 ２１５ 中断・再開判定回路 ３０４ データ蓄積状況判定部 ４０２ 中断状態判定部 ４０４ 中断処理部 ４０５、６０４ 中断時情報保存部 ４０６ 空の領域 ４０７ データが溜まっている領域 ６０２ 再開状態判定部 ６０５ 再開処理部

Claims (5)

【特許請求の範囲】
1. 【請求項１】メモリと複数の演算処理チャネルとの間で
   データのやり取りを行わせるＤＭＡコントローラを有す
   るＤＭＡ制御システムであって、前記演算処理チャネル
   との入出力データを一時的に保持するデータ保持回路を
   有することを特徴とするＤＭＡ制御システム。
2. 【請求項２】前記データ保持回路は、自己のデータ蓄積
   状況を判定するデータ蓄積状況判定部を有し、前記デー
   タ蓄積状況判定部における判定結果を前記ＤＭＡコント
   ローラに通知することを特徴とする請求項１に記載のＤ
   ＭＡ制御システム。
3. 【請求項３】前記データ保持回路は、前記データ蓄積状
   況の判定結果に基づき中断状態とすべきか否かを判定す
   る中断状態判定部を有し、前記中断状態判定部における
   判定結果を前記ＤＭＡコントローラに通知し、前記ＤＭ
   Ａコントローラは、前記中断状態判定部で中断すべきと
   判定したときには前記メモリと前記演算処理チャネルと
   の間のデータ転送を中断する中断処理部と、前記中断処
   理部による中断時の設定データを保存する中断時情報保
   存部とを有することを特徴とする請求項２に記載のＤＭ
   Ａ制御システム。
4. 【請求項４】前記データ保持回路は、前記データ蓄積状
   況の判定結果に基づき再開状態とすべきか否かを判定す
   る再開状態判定部を有し、前記再開状態判定部における
   判定結果を前記ＤＭＡコントローラに通知し、前記ＤＭ
   Ａコントローラは、前記再開状態判定部で再開すべきと
   判定したときには前記メモリと前記演算処理チャネルと
   の間のデータ転送を前記中断時情報保存部に保存した前
   記中断時の設定データに従って再開する再開処理部を有
   することを特徴とする請求項３に記載のＤＭＡ制御シス
   テム。
5. 【請求項５】前記データ保持回路は、自己のデータ蓄積
   状況を判定するデータ蓄積状況判定部と、前記データ蓄
   積状況の判定結果に基づき中断状態とすべきか否かを判
   定する中断状態判定部と、前記データ蓄積状況の判定結
   果に基づき再開状態とすべきか否かを判定する再開状態
   判定部とを有し、前記中断状態判定部における判定結果
   または前記再開状態判定部における判定結果を前記ＤＭ
   Ａコントローラに通知し、前記ＤＭＡコントローラは、
   前記中断状態判定部で中断すべきと判定したときには前
   記メモリと前記演算処理チャネルとの間のデータ転送を
   中断する中断処理部と、前記中断処理部による中断時の
   設定データを保存する中断時情報保存部と、前記再開状
   態判定部で再開すべきと判定したときには前記メモリと
   前記演算処理チャネルとの間のデータ転送を前記中断時
   情報保存部に保存した前記中断時の設定データに従って
   再開する再開処理部とを有することを特徴とする請求項
   １に記載のＤＭＡ制御システム。