JPH11111719A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11111719A JPH11111719A JP26977697A JP26977697A JPH11111719A JP H11111719 A JPH11111719 A JP H11111719A JP 26977697 A JP26977697 A JP 26977697A JP 26977697 A JP26977697 A JP 26977697A JP H11111719 A JPH11111719 A JP H11111719A
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Abstract
(57)【要約】
【課題】ＲＩＥ法を用いてゲート配線を形成する場合に
おけるゲート破壊を防止すること。 【解決手段】Ｔｉ膜８、ＴｉＮ膜９およびＡｌ合金膜１
０の積層膜が、ゲート配線とソース・ドレイン配線とに
分離されないように、レジストパターン１１をマスクに
して、上記積層膜のうちＡｌ合金膜１０をＲＩＥ法にて
エッチングし、次にこのエッチングされたＡｌ合金膜１
０の側面を絶縁膜１４で被覆し、次に上記積層膜を再び
ＲＩＥ法にてエッチングし、上記積層膜をゲート配線１
３G とソース・ドレイン配線１３SDとに分離する。
おけるゲート破壊を防止すること。 【解決手段】Ｔｉ膜８、ＴｉＮ膜９およびＡｌ合金膜１
０の積層膜が、ゲート配線とソース・ドレイン配線とに
分離されないように、レジストパターン１１をマスクに
して、上記積層膜のうちＡｌ合金膜１０をＲＩＥ法にて
エッチングし、次にこのエッチングされたＡｌ合金膜１
０の側面を絶縁膜１４で被覆し、次に上記積層膜を再び
ＲＩＥ法にてエッチングし、上記積層膜をゲート配線１
３G とソース・ドレイン配線１３SDとに分離する。
Description
【０００１】
【発明の属する技術分野】本発明は、プラズマエッチン
グを用いて形成されたゲート配線を有する半導体装置お
よびその製造方法に関する。
グを用いて形成されたゲート配線を有する半導体装置お
よびその製造方法に関する。
【０００２】
【従来の技術】近年、コンピューターや通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。ＬＳＩ単体の性能向上は、集積度を高め
ること、つまり素子の微細化により実現できる。
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。ＬＳＩ単体の性能向上は、集積度を高め
ること、つまり素子の微細化により実現できる。
【０００３】素子の微細化に伴い配線も微細化してい
る。微細な配線を形成するためのエッチング法として
は、通常、反応性イオンエッチング（ＲＩＥ：Reactive
Ion Etching）法が使用されている。
る。微細な配線を形成するためのエッチング法として
は、通常、反応性イオンエッチング（ＲＩＥ：Reactive
Ion Etching）法が使用されている。
【０００４】図６に、従来のＲＩＥ法を用いたゲート配
線、ソース・ドレイン配線の工程断面図を示す。まず、
周知の方法に従って、図６（ａ）に示すように、ｐ型シ
リコン基板７１にＭＯＳトランジスタを形成する。図
中、７２は高不純物濃度のｎ型ソース・ドレイン拡散
層、７３はゲート酸化膜、７４はポリシリコンからなる
ゲート電極を示している。
線、ソース・ドレイン配線の工程断面図を示す。まず、
周知の方法に従って、図６（ａ）に示すように、ｐ型シ
リコン基板７１にＭＯＳトランジスタを形成する。図
中、７２は高不純物濃度のｎ型ソース・ドレイン拡散
層、７３はゲート酸化膜、７４はポリシリコンからなる
ゲート電極を示している。
【０００５】次に同図（ａ）に示すように、全面に層間
絶縁膜７５を形成した後、この層間絶縁膜７５に接続孔
を開孔し、タングステンからなるゲート接続電極７６お
よびソース・ドレイン電極７７を形成する。
絶縁膜７５を形成した後、この層間絶縁膜７５に接続孔
を開孔し、タングステンからなるゲート接続電極７６お
よびソース・ドレイン電極７７を形成する。
【０００６】次に図６（ｂ）に示すように、全面にＴｉ
膜７８、ＴｉＮ膜７９、Ａｌ膜８０を順次形成する。次
に図６（ｃ）に示すように、Ａｌ膜８０上にレジストパ
ターン８１を形成した後、このレジストパターン８１を
マスクにしてＡｌ膜８０、ＴｉＮ膜７９、Ｔｉ膜７８の
積層膜をＲＩＥ法にてエッチングし、ゲート配線８２G
、ソース・ドレイン配線８２SDを形成する。この後、
レジストパターン８１を剥離する。
膜７８、ＴｉＮ膜７９、Ａｌ膜８０を順次形成する。次
に図６（ｃ）に示すように、Ａｌ膜８０上にレジストパ
ターン８１を形成した後、このレジストパターン８１を
マスクにしてＡｌ膜８０、ＴｉＮ膜７９、Ｔｉ膜７８の
積層膜をＲＩＥ法にてエッチングし、ゲート配線８２G
、ソース・ドレイン配線８２SDを形成する。この後、
レジストパターン８１を剥離する。
【０００７】ところで、この種のＲＩＥ法を用いたゲー
ト配線８２G 、ソース・ドレイン配線８２SDの形成方法
には、以下のような問題があった。ＲＩＥ法はプラズマ
を利用しているため、Ａｌ膜８０のエッチングの際に、
プラズマ中の電子やイオンがＡｌ膜８０が衝突する。
ト配線８２G 、ソース・ドレイン配線８２SDの形成方法
には、以下のような問題があった。ＲＩＥ法はプラズマ
を利用しているため、Ａｌ膜８０のエッチングの際に、
プラズマ中の電子やイオンがＡｌ膜８０が衝突する。
【０００８】ここで、Ａｌ膜８０、ＴｉＮ膜７９、Ｔｉ
膜７８からなる積層膜がゲート配線８２G 、ソース・ド
レイン配線８２SDに分離される前のエッチングの際に
は、ゲート配線となる部分のＡｌ膜８０に衝突し帯電し
た電子やイオンは、ソース・ドレイン電極７６、ソース
・ドレイン拡散層７２を介して、接地されたｐ型シリコ
ン基板８１に逃げる。
膜７８からなる積層膜がゲート配線８２G 、ソース・ド
レイン配線８２SDに分離される前のエッチングの際に
は、ゲート配線となる部分のＡｌ膜８０に衝突し帯電し
た電子やイオンは、ソース・ドレイン電極７６、ソース
・ドレイン拡散層７２を介して、接地されたｐ型シリコ
ン基板８１に逃げる。
【０００９】しかしながら、Ａｌ膜８０等からなる積層
膜がゲート配線８２G とソース・ドレイン配線８２SDと
に分離された後のオーバーエッチングの際には、プラズ
マに晒されている部分（側面）のゲート配線８０G がア
ンテナとして働くため、ゲート配線８０G に多くの電子
やイオンが集まり、これらの電子やイオンはゲート電極
７４を介してゲート酸化膜７３に流れる。
膜がゲート配線８２G とソース・ドレイン配線８２SDと
に分離された後のオーバーエッチングの際には、プラズ
マに晒されている部分（側面）のゲート配線８０G がア
ンテナとして働くため、ゲート配線８０G に多くの電子
やイオンが集まり、これらの電子やイオンはゲート電極
７４を介してゲート酸化膜７３に流れる。
【００１０】その結果、ゲート電位が上昇し、ゲート酸
化膜７３にプラズマ（ＦＮ）電流が流れ、ゲート破壊に
至るという問題が起こる。このような問題は、ＲＩＥ法
以外の他のプラズマを利用したエッチング法を用いた場
合にも起こる。
化膜７３にプラズマ（ＦＮ）電流が流れ、ゲート破壊に
至るという問題が起こる。このような問題は、ＲＩＥ法
以外の他のプラズマを利用したエッチング法を用いた場
合にも起こる。
【００１１】
【発明が解決しようとする課題】上述の如く、従来のプ
ラズマエッチングを用いたゲート配線の形成方法は、ゲ
ート配線がアンテナとして働くため、プラズマ中の電子
やイオンがゲート酸化膜に流れ、ゲート破壊に至るとい
う問題があった。
ラズマエッチングを用いたゲート配線の形成方法は、ゲ
ート配線がアンテナとして働くため、プラズマ中の電子
やイオンがゲート酸化膜に流れ、ゲート破壊に至るとい
う問題があった。
【００１２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、プラズマエッチングを
用いてゲート配線を形成する際におけるゲート破壊を防
止できる半導体装置およびその製造方法を提供すること
にある。
ので、その目的とするところは、プラズマエッチングを
用いてゲート配線を形成する際におけるゲート破壊を防
止できる半導体装置およびその製造方法を提供すること
にある。
【００１３】
［構成］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、半導体基板に形成されたＭＯＳ
トランジスタと、このＭＯＳトランジスタのゲート電極
と電気的に接続し、このゲート電極に接続した側の部分
の配線幅が該部分よりも上の部分の配線幅よりも広く、
かつこの上の部分の側面の少なくとも一部が絶縁膜で被
覆されているゲート配線とを備えたことを特徴とする。
体装置（請求項１）は、半導体基板に形成されたＭＯＳ
トランジスタと、このＭＯＳトランジスタのゲート電極
と電気的に接続し、このゲート電極に接続した側の部分
の配線幅が該部分よりも上の部分の配線幅よりも広く、
かつこの上の部分の側面の少なくとも一部が絶縁膜で被
覆されているゲート配線とを備えたことを特徴とする。
【００１４】ここで、上記側面の全体が絶縁膜で被覆さ
れていることが好ましい。また、本発明に係る半導体装
置の製造方法（請求項２）は、半導体基板にＭＯＳトラ
ンジスタを形成する工程と、このＭＯＳトランジスタ上
に層間絶縁膜を形成する工程と、この層間絶縁膜上に前
記ＭＯＳトランジスタのゲート電極およびソース・ドレ
イン拡散層と電気的に接続する導電膜を形成する工程
と、この導電膜上にゲート配線およびソース・ドレイン
配線のパターンを有するレジストパターンを形成する工
程と、前記導電膜がゲート配線とソース・ドレイン配線
とに分離されないように、前記レジストパターンをマス
クにして、前記導電膜をプラズマエッチングする工程
と、ゲート配線となる部分の前記導電膜の側面の少なく
とも一部を被覆する絶縁膜を形成する工程と、前記導電
膜を再びプラズマエッチングし、該導電膜をゲート配線
とソース・ドレイン配線に分離する工程とを有すること
を特徴とする。
れていることが好ましい。また、本発明に係る半導体装
置の製造方法（請求項２）は、半導体基板にＭＯＳトラ
ンジスタを形成する工程と、このＭＯＳトランジスタ上
に層間絶縁膜を形成する工程と、この層間絶縁膜上に前
記ＭＯＳトランジスタのゲート電極およびソース・ドレ
イン拡散層と電気的に接続する導電膜を形成する工程
と、この導電膜上にゲート配線およびソース・ドレイン
配線のパターンを有するレジストパターンを形成する工
程と、前記導電膜がゲート配線とソース・ドレイン配線
とに分離されないように、前記レジストパターンをマス
クにして、前記導電膜をプラズマエッチングする工程
と、ゲート配線となる部分の前記導電膜の側面の少なく
とも一部を被覆する絶縁膜を形成する工程と、前記導電
膜を再びプラズマエッチングし、該導電膜をゲート配線
とソース・ドレイン配線に分離する工程とを有すること
を特徴とする。
【００１５】また、本発明に係る他の半導体装置の製造
方法（請求項４）は、半導体基板にＭＯＳトランジスタ
を形成する工程と、このＭＯＳトランジスタ上に層間絶
縁膜を形成する工程と、この層間絶縁膜上に前記ＭＯＳ
トランジスタのゲート電極およびソース・ドレイン拡散
層と電気的に接続する導電膜を形成する工程と、この導
電膜上にマスク膜を形成する工程と、このマスク膜上に
ゲート配線およびソース・ドレイン配線のパターンを有
するレジストパターンを形成する工程と、前記レジスト
パターンをマスクにして、前記マスク膜をエッチング
し、前記レジストパターンのパターンを前記マスク膜に
転写するとともに、前記導電膜がゲート配線とソース・
ドレイン配線に分離されないように、前記レジストパタ
ーンをマスクにして、前記導電膜をプラズマエッチング
する工程と、前記レジストパターンを除去した後に、前
記導電膜の側面の少なくとも一部を被覆する絶縁膜を形
成する工程と、前記マスク膜をその下の前記導電膜のエ
ッチングストッパに用いて、前記導電膜をプラズマエッ
チングし、該導電膜を前記ゲート配線と前記ソース・ド
レイン配線に分離する工程とを有することを特徴とす
る。
方法（請求項４）は、半導体基板にＭＯＳトランジスタ
を形成する工程と、このＭＯＳトランジスタ上に層間絶
縁膜を形成する工程と、この層間絶縁膜上に前記ＭＯＳ
トランジスタのゲート電極およびソース・ドレイン拡散
層と電気的に接続する導電膜を形成する工程と、この導
電膜上にマスク膜を形成する工程と、このマスク膜上に
ゲート配線およびソース・ドレイン配線のパターンを有
するレジストパターンを形成する工程と、前記レジスト
パターンをマスクにして、前記マスク膜をエッチング
し、前記レジストパターンのパターンを前記マスク膜に
転写するとともに、前記導電膜がゲート配線とソース・
ドレイン配線に分離されないように、前記レジストパタ
ーンをマスクにして、前記導電膜をプラズマエッチング
する工程と、前記レジストパターンを除去した後に、前
記導電膜の側面の少なくとも一部を被覆する絶縁膜を形
成する工程と、前記マスク膜をその下の前記導電膜のエ
ッチングストッパに用いて、前記導電膜をプラズマエッ
チングし、該導電膜を前記ゲート配線と前記ソース・ド
レイン配線に分離する工程とを有することを特徴とす
る。
【００１６】ここで、前記マスク膜のエッチング速度
は、前記絶縁膜のそれの１／２以下であることが好まし
い。また、前記マスク膜の膜厚は、前記レジストパター
ンを用いて前記導電膜をエッチングしたときに残る、前
記導電膜のエッチング部分の膜厚以下であることが好ま
しい。
は、前記絶縁膜のそれの１／２以下であることが好まし
い。また、前記マスク膜の膜厚は、前記レジストパター
ンを用いて前記導電膜をエッチングしたときに残る、前
記導電膜のエッチング部分の膜厚以下であることが好ま
しい。
【００１７】本発明に係る半導体装置の製造方法におい
て、上記前記導電膜の側面の少なくとも一部を被覆する
絶縁膜を形成する工程の際に、前記導電膜の側面の全体
を被覆する絶縁膜を形成することが好ましい。また、上
記プラズマエッチングは例えばＲＩＥである。また、上
記マスク膜は例えばＣ膜である（請求項５）。
て、上記前記導電膜の側面の少なくとも一部を被覆する
絶縁膜を形成する工程の際に、前記導電膜の側面の全体
を被覆する絶縁膜を形成することが好ましい。また、上
記プラズマエッチングは例えばＲＩＥである。また、上
記マスク膜は例えばＣ膜である（請求項５）。
【００１８】［作用］本発明の如き構成の半導体装置
（請求項１）であれば、その製造方法として、本発明の
半導体装置の製造方法（請求項２〜５）を用いることに
より、プラズマエッチングを用いてゲート配線を形成す
る際におけるゲート破壊を防止できる。その理由は以下
の通りである。
（請求項１）であれば、その製造方法として、本発明の
半導体装置の製造方法（請求項２〜５）を用いることに
より、プラズマエッチングを用いてゲート配線を形成す
る際におけるゲート破壊を防止できる。その理由は以下
の通りである。
【００１９】本発明では、導電膜をプラズマエッチによ
り加工し、導電膜をゲート配線とソース・ドレイン配線
とに分離する際に、ゲート配線となる部分の導電膜の側
壁を絶縁膜で被覆し、ゲート配線となる部分の導電膜の
アンテナとしての機能を弱くする。
り加工し、導電膜をゲート配線とソース・ドレイン配線
とに分離する際に、ゲート配線となる部分の導電膜の側
壁を絶縁膜で被覆し、ゲート配線となる部分の導電膜の
アンテナとしての機能を弱くする。
【００２０】これにより、ゲート破壊の原因となる、ゲ
ート配線となる部分の導電膜に集まるプラズマ中の荷電
粒子の数を低減できるので、プラズマエッチングを用い
てゲート配線を形成する際におけるゲート破壊を防止で
きるようになる。
ート配線となる部分の導電膜に集まるプラズマ中の荷電
粒子の数を低減できるので、プラズマエッチングを用い
てゲート配線を形成する際におけるゲート破壊を防止で
きるようになる。
【００２１】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１、図２は、本発明の第１の実施
形態に係るゲート配線、ソース・ドレイン配線の形成方
法を示す工程断面図である。
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１、図２は、本発明の第１の実施
形態に係るゲート配線、ソース・ドレイン配線の形成方
法を示す工程断面図である。
【００２２】まず、周知の方法に従って、図１（ａ）に
示すように、ｐ型シリコン基板１にＭＯＳトランジスタ
を形成する。図中、２は高不純物濃度のｎ型ソース・ド
レイン拡散層、３はゲート酸化膜、４はポリシリコンか
らなるゲート電極を示している。
示すように、ｐ型シリコン基板１にＭＯＳトランジスタ
を形成する。図中、２は高不純物濃度のｎ型ソース・ド
レイン拡散層、３はゲート酸化膜、４はポリシリコンか
らなるゲート電極を示している。
【００２３】次に同図（ａ）に示すように、全面に層間
絶縁膜５を形成した後、この層間絶縁膜５に接続孔を開
孔し、タングステンからなるソース・ドレイン電極６お
よびゲート接続電極７を形成する。
絶縁膜５を形成した後、この層間絶縁膜５に接続孔を開
孔し、タングステンからなるソース・ドレイン電極６お
よびゲート接続電極７を形成する。
【００２４】次に図１（ｂ）に示すように、全面にＴｉ
膜８、ＴｉＮ膜９、Ａｌ・Ｓｉ・Ｃｕ合金膜またはＡｌ
・Ｃｕ合金膜（以下、Ａｌ合金膜という）１０を順次形
成する。ここまでは従来と同じである。
膜８、ＴｉＮ膜９、Ａｌ・Ｓｉ・Ｃｕ合金膜またはＡｌ
・Ｃｕ合金膜（以下、Ａｌ合金膜という）１０を順次形
成する。ここまでは従来と同じである。
【００２５】次に図１（ｃ）に示すように、Ａｌ合金膜
１０上に、ゲート配線およびソース・ドレイン配線のパ
ターンを有するレジストパターン１１を形成した後、こ
のレジストパターン１１をマスクにして、Ａｌ合金膜１
０をＲＩＥ法にてエッチングする。
１０上に、ゲート配線およびソース・ドレイン配線のパ
ターンを有するレジストパターン１１を形成した後、こ
のレジストパターン１１をマスクにして、Ａｌ合金膜１
０をＲＩＥ法にてエッチングする。
【００２６】すなわち、従来法とは異なり、エッチング
（ＲＩＥ）はＴｉ膜８／ＴｉＮ膜９の積層膜で止め、Ｔ
ｉ膜８／ＴｉＮ膜９／Ａｌ合金膜１０の積層膜が、ゲー
ト配線とソース・ドレイン配線とに分離されないように
する。
（ＲＩＥ）はＴｉ膜８／ＴｉＮ膜９の積層膜で止め、Ｔ
ｉ膜８／ＴｉＮ膜９／Ａｌ合金膜１０の積層膜が、ゲー
ト配線とソース・ドレイン配線とに分離されないように
する。
【００２７】ここで、このエッチング（ＲＩＥ）の最中
に、Ａｌ合金膜１０に衝突し、帯電したプラズマ中の電
子やイオンは、ｐ型シリコン基板１に逃げるので、ゲー
ト酸化膜３にプラズマ電流が流れ、ゲート破壊に至ると
いう問題は生じない。
に、Ａｌ合金膜１０に衝突し、帯電したプラズマ中の電
子やイオンは、ｐ型シリコン基板１に逃げるので、ゲー
ト酸化膜３にプラズマ電流が流れ、ゲート破壊に至ると
いう問題は生じない。
【００２８】次に図２（ｄ）に示すように、絶縁膜１２
を全面に形成し、Ａｌ合金膜１０の側面を絶縁膜１２で
被覆する。絶縁膜１２としては、例えば酸化シリコン
（ｐ−ＴＥＯＳ、Ｆ添加ＳｉＯ2 ）膜、窒化シリコン
膜、酸化アルミニウム（Ａｌ2 Ｏ3 ）膜、ＳｉＯＮ膜ま
たはＳｉＯＦ膜などの絶縁膜、あるいはこれらの絶縁膜
を構成する絶縁材料を主成分とする絶縁膜があげられ
る。
を全面に形成し、Ａｌ合金膜１０の側面を絶縁膜１２で
被覆する。絶縁膜１２としては、例えば酸化シリコン
（ｐ−ＴＥＯＳ、Ｆ添加ＳｉＯ2 ）膜、窒化シリコン
膜、酸化アルミニウム（Ａｌ2 Ｏ3 ）膜、ＳｉＯＮ膜ま
たはＳｉＯＦ膜などの絶縁膜、あるいはこれらの絶縁膜
を構成する絶縁材料を主成分とする絶縁膜があげられ
る。
【００２９】次に図２（ｅ）に示すように、ＲＩＥ法に
て全面エッチングし、Ｔｉ膜８／ＴｉＮ膜９／Ａｌ合金
膜１０の積層膜をゲート配線１３G とソース・ドレイン
配線１３SDとに分離する。
て全面エッチングし、Ｔｉ膜８／ＴｉＮ膜９／Ａｌ合金
膜１０の積層膜をゲート配線１３G とソース・ドレイン
配線１３SDとに分離する。
【００３０】このとき、Ａｌ合金膜１０の側面は絶縁膜
１２で被覆され、Ａｌ合金膜１０の上面はレジストパタ
ーン１１で被覆されているので、エッチング（ＲＩＥ）
の最中に、Ａｌ合金膜１０はほとんどアンテナとして働
かない。
１２で被覆され、Ａｌ合金膜１０の上面はレジストパタ
ーン１１で被覆されているので、エッチング（ＲＩＥ）
の最中に、Ａｌ合金膜１０はほとんどアンテナとして働
かない。
【００３１】したがって、Ｔｉ膜８／ＴｉＮ膜９／Ａｌ
合金膜１０の積層膜が、ゲート配線１３G とソース・ド
レイン配線１３SDとに分離された後のオーバーエッチン
グの際に、プラズマ中の電子やイオンがゲート電極４を
介してゲート酸化膜３に流れることを防止できる。これ
によりゲート電位が上昇し、ゲート酸化膜３にプラズマ
（ＦＮ）電流が流れ、ゲート破壊に至るという問題を防
止できる。
合金膜１０の積層膜が、ゲート配線１３G とソース・ド
レイン配線１３SDとに分離された後のオーバーエッチン
グの際に、プラズマ中の電子やイオンがゲート電極４を
介してゲート酸化膜３に流れることを防止できる。これ
によりゲート電位が上昇し、ゲート酸化膜３にプラズマ
（ＦＮ）電流が流れ、ゲート破壊に至るという問題を防
止できる。
【００３２】この後、図２（ｆ）に示すように、レジス
トパターン１１を剥離する。以上述べたように、本実施
形態によれば、Ｔｉ膜８／ＴｉＮ膜９／Ａｌ合金膜１０
の積層膜をＲＩＥ法にてオーバーエッチングする際に、
Ａｌ合金膜１０が絶縁膜１２およびレジストパターン１
１により被覆されているので、Ａｌ合金膜１０がアンテ
ナとして働くことを防止でき、これによりゲート酸化膜
３にプラズマ（ＦＮ）電流が流れ、ゲート破壊に至ると
いう問題を防止できるようになる。
トパターン１１を剥離する。以上述べたように、本実施
形態によれば、Ｔｉ膜８／ＴｉＮ膜９／Ａｌ合金膜１０
の積層膜をＲＩＥ法にてオーバーエッチングする際に、
Ａｌ合金膜１０が絶縁膜１２およびレジストパターン１
１により被覆されているので、Ａｌ合金膜１０がアンテ
ナとして働くことを防止でき、これによりゲート酸化膜
３にプラズマ（ＦＮ）電流が流れ、ゲート破壊に至ると
いう問題を防止できるようになる。
【００３３】また、図２（ｆ）の工程の後、層間絶縁膜
としてＳＯＧ系の絶縁膜を形成する場合には、ゲート配
線１３G 、ソース・ドレイン配線１３SDを絶縁膜１２に
より有機溶媒から保護できるという効果が得られる。
としてＳＯＧ系の絶縁膜を形成する場合には、ゲート配
線１３G 、ソース・ドレイン配線１３SDを絶縁膜１２に
より有機溶媒から保護できるという効果が得られる。
【００３４】また、図２（ｆ）の工程の後、層間絶縁膜
を形成し、この層間絶縁膜にゲート配線１３G に対する
ヴィアホールを開口する場合には、以下のような効果が
得られる。
を形成し、この層間絶縁膜にゲート配線１３G に対する
ヴィアホールを開口する場合には、以下のような効果が
得られる。
【００３５】すなわち、絶縁膜１２として層間絶縁膜よ
りもエッチング速度の遅い絶縁膜を使用すれば、例えば
層間絶縁膜がシリコン酸化膜であれば、絶縁膜１２とし
てシリコン窒化膜を使用すれば、マスクの合わせずれが
生じても、エッチングは絶縁膜１２で止まる。仮に絶縁
膜１２で止まらなくてもその下のＴｉ膜膜１８／ＴｉＮ
膜９で止まる。これにより、マスクの合わせずれに起因
する問題を防止できるようになる。 （第２の実施形態）図３は、本発明の第２の実施形態に
係るＭＯＳトランジスタのゲート配線の形成方法を示す
工程断面図である。なお、図にはゲート領域の部分だけ
を示している。また、図１、図２と対応する部分には図
１、図２１と同一符号を付し、詳細な説明は省略する。
りもエッチング速度の遅い絶縁膜を使用すれば、例えば
層間絶縁膜がシリコン酸化膜であれば、絶縁膜１２とし
てシリコン窒化膜を使用すれば、マスクの合わせずれが
生じても、エッチングは絶縁膜１２で止まる。仮に絶縁
膜１２で止まらなくてもその下のＴｉ膜膜１８／ＴｉＮ
膜９で止まる。これにより、マスクの合わせずれに起因
する問題を防止できるようになる。 （第２の実施形態）図３は、本発明の第２の実施形態に
係るＭＯＳトランジスタのゲート配線の形成方法を示す
工程断面図である。なお、図にはゲート領域の部分だけ
を示している。また、図１、図２と対応する部分には図
１、図２１と同一符号を付し、詳細な説明は省略する。
【００３６】第１の実施形態の場合、レジストパターン
１１を除去した後に、絶縁膜１２による角部が各配線の
上部に残る。本実施形態では、このような角部が残らな
い形成方法について説明する。
１１を除去した後に、絶縁膜１２による角部が各配線の
上部に残る。本実施形態では、このような角部が残らな
い形成方法について説明する。
【００３７】第１の実施形態の図１（ｂ）の工程までは
同じである。次に図３（ａ）に示すように、Ａｌ合金膜
１０上にＣ膜１４を形成する。このＣ膜１４の膜厚は、
例えばＴｉ膜８／ＴｉＮ膜９の積層膜の膜厚以下とす
る。
同じである。次に図３（ａ）に示すように、Ａｌ合金膜
１０上にＣ膜１４を形成する。このＣ膜１４の膜厚は、
例えばＴｉ膜８／ＴｉＮ膜９の積層膜の膜厚以下とす
る。
【００３８】次に図３（ｂ）に示すように、Ｃ膜１４上
にレジストパターン１１を形成した後、このレジストパ
ターン１１をマスクにして、Ｃ膜１４、Ａｌ合金膜１０
をＲＩＥ法にてエッチングする。この結果、レジストパ
ターン１１のパターンは、Ｃ膜１４に転写される。
にレジストパターン１１を形成した後、このレジストパ
ターン１１をマスクにして、Ｃ膜１４、Ａｌ合金膜１０
をＲＩＥ法にてエッチングする。この結果、レジストパ
ターン１１のパターンは、Ｃ膜１４に転写される。
【００３９】次に図３（ｃ）に示すように、レジストパ
ターン１１を除去した後に、絶縁膜１２を全面に形成
し、Ａｌ合金膜１０の側面を絶縁膜１２で被覆する。絶
縁膜１２としては、Ｃ膜２１のエッチング速度の２倍以
上の絶縁膜を使用することが好ましい。すなわち、Ｃ膜
２１をエッチングストッパとして用いることができるよ
うにする。
ターン１１を除去した後に、絶縁膜１２を全面に形成
し、Ａｌ合金膜１０の側面を絶縁膜１２で被覆する。絶
縁膜１２としては、Ｃ膜２１のエッチング速度の２倍以
上の絶縁膜を使用することが好ましい。すなわち、Ｃ膜
２１をエッチングストッパとして用いることができるよ
うにする。
【００４０】次に図３（ｄ）に示すように、レジストパ
ターン１１のパターンが転写されたＣ膜１４をその下の
Ａｌ合金膜１０のエッチングストッパに用いて、ＲＩＥ
法にて全面エッチングし、Ｔｉ膜８／ＴｉＮ膜９／Ａｌ
合金膜１０の積層膜をゲート配線１３G とソース・ドレ
イン配線（不図示）とに分離する。
ターン１１のパターンが転写されたＣ膜１４をその下の
Ａｌ合金膜１０のエッチングストッパに用いて、ＲＩＥ
法にて全面エッチングし、Ｔｉ膜８／ＴｉＮ膜９／Ａｌ
合金膜１０の積層膜をゲート配線１３G とソース・ドレ
イン配線（不図示）とに分離する。
【００４１】このとき、Ａｌ合金膜１０の側面は絶縁膜
１２で被覆され、Ａｌ合金膜１０の上面はＣ膜１４で被
覆されているので、エッチング（ＲＩＥ）の最中に、Ａ
ｌ合金膜１０はほとんどアンテナとして働かない。
１２で被覆され、Ａｌ合金膜１０の上面はＣ膜１４で被
覆されているので、エッチング（ＲＩＥ）の最中に、Ａ
ｌ合金膜１０はほとんどアンテナとして働かない。
【００４２】したがって、第１の実施形態の場合と同様
に、オーバーエッチングの際に、プラズマ中の電子やイ
オンがゲート電極４を介してゲート酸化膜３に流れるこ
とを防止できるので、ゲート酸化膜３にプラズマ（Ｆ
Ｎ）電流が流れ、ゲート破壊に至るという問題を防止で
きる。
に、オーバーエッチングの際に、プラズマ中の電子やイ
オンがゲート電極４を介してゲート酸化膜３に流れるこ
とを防止できるので、ゲート酸化膜３にプラズマ（Ｆ
Ｎ）電流が流れ、ゲート破壊に至るという問題を防止で
きる。
【００４３】また、本実施形態の場合、絶縁膜１２を形
成する前に、レジストパターン１１を除去しているの
で、絶縁膜１２による角部はゲート配線１３G 、ソース
・ドレイン配線の上部に残らない。また、Ｃ膜１４は除
去する必要がないので、Ｃ膜１４を除去してできる絶縁
膜１２による角部を考える必要はない。その他第１の実
施形態と同様な効果が得られる。
成する前に、レジストパターン１１を除去しているの
で、絶縁膜１２による角部はゲート配線１３G 、ソース
・ドレイン配線の上部に残らない。また、Ｃ膜１４は除
去する必要がないので、Ｃ膜１４を除去してできる絶縁
膜１２による角部を考える必要はない。その他第１の実
施形態と同様な効果が得られる。
【００４４】なお、本実施形態では、エッチングマスク
として、Ｃ膜１４を使用したが、ＳｉＮ等の他の絶縁膜
を使用しても良い。ただし、Ｃ膜１４は、レジストパタ
ーン１１を形成する際の反射防止膜として利用できると
いう利点がある。
として、Ｃ膜１４を使用したが、ＳｉＮ等の他の絶縁膜
を使用しても良い。ただし、Ｃ膜１４は、レジストパタ
ーン１１を形成する際の反射防止膜として利用できると
いう利点がある。
【００４５】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態では、ゲート配
線、ソース・ドレイン配線をＴｉ膜／ＴｉＮ膜／Ａｌ合
金膜の積層膜で構成したが、単相の導電膜で構成しても
良い。この場合の図３（ｂ）に相当する図４に示す。
ものではない。例えば、上記実施形態では、ゲート配
線、ソース・ドレイン配線をＴｉ膜／ＴｉＮ膜／Ａｌ合
金膜の積層膜で構成したが、単相の導電膜で構成しても
良い。この場合の図３（ｂ）に相当する図４に示す。
【００４６】また、上記実施形態では、Ａｌ合金膜の側
面全体を絶縁膜１２で被覆する場合について説明した
が、側面の一部でも良い。図５に、Ａｌ合金膜１０の下
側面だけを絶縁膜１２で被覆した場合の図３（ｄ）に相
当する図を示す。
面全体を絶縁膜１２で被覆する場合について説明した
が、側面の一部でも良い。図５に、Ａｌ合金膜１０の下
側面だけを絶縁膜１２で被覆した場合の図３（ｄ）に相
当する図を示す。
【００４７】この場合、第２の実施形態に従って側面が
絶縁膜１２で被覆されたＡｌ合金膜１０を形成した後
に、残りのＡｌ合金膜１０を別途形成する。また、上記
実施形態では、ｎチャネルのＭＯＳトランジスタの場合
について説明したが、本発明はｐチャネルのＭＯＳトラ
ンジスタにも適用できることは言うまでもない。
絶縁膜１２で被覆されたＡｌ合金膜１０を形成した後
に、残りのＡｌ合金膜１０を別途形成する。また、上記
実施形態では、ｎチャネルのＭＯＳトランジスタの場合
について説明したが、本発明はｐチャネルのＭＯＳトラ
ンジスタにも適用できることは言うまでもない。
【００４８】また、上記実施形態では、プラズマエッチ
ングとしてＲＩＥを用いた場合について説明したが、本
発明はゲート配線となる導電膜がプラズマに晒されるプ
ラズマエッチング全般について有効である。
ングとしてＲＩＥを用いた場合について説明したが、本
発明はゲート配線となる導電膜がプラズマに晒されるプ
ラズマエッチング全般について有効である。
【００４９】また、上記実施形態では、配線となる導電
膜としてＡｌ合金膜を用いた場合について説明したが、
Ｃｕ膜等の他の導電膜を用いても良い。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施できる。
膜としてＡｌ合金膜を用いた場合について説明したが、
Ｃｕ膜等の他の導電膜を用いても良い。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施できる。
【００５０】
【発明の効果】以上詳述したように本発明によれば、導
電膜をプラズマエッチングして、導電膜をゲート配線と
ソース・ドレイン配線とに分離する際に、ゲート配線と
なる部分の導電膜の側壁に絶縁膜が存在するので、ゲー
ト配線となる部分の導電膜のアンテナとしての機能を弱
くできる。
電膜をプラズマエッチングして、導電膜をゲート配線と
ソース・ドレイン配線とに分離する際に、ゲート配線と
なる部分の導電膜の側壁に絶縁膜が存在するので、ゲー
ト配線となる部分の導電膜のアンテナとしての機能を弱
くできる。
【００５１】これにより、ゲート配線となる部分の導電
膜にプラズマ中の荷電粒子が集まることを防止できるの
で、プラズマエッチングを用いてゲート配線を形成する
際におけるゲート破壊を防止できるようになる。
膜にプラズマ中の荷電粒子が集まることを防止できるの
で、プラズマエッチングを用いてゲート配線を形成する
際におけるゲート破壊を防止できるようになる。
【図１】本発明の第１の実施形態に係るＭＯＳトランジ
スタのゲート配線、ソース・ドレイン配線の前半の形成
方法を示す工程断面図
スタのゲート配線、ソース・ドレイン配線の前半の形成
方法を示す工程断面図
【図２】本発明の第１の実施形態に係るＭＯＳトランジ
スタのゲート配線、ソース・ドレイン配線の後半の形成
方法を示す工程断面図
スタのゲート配線、ソース・ドレイン配線の後半の形成
方法を示す工程断面図
【図３】本発明の第２の実施形態に係るＭＯＳトランジ
スタのゲート配線の形成方法を示す工程断面図
スタのゲート配線の形成方法を示す工程断面図
【図４】本発明の変形例を示す断面図
【図５】本発明の他の変形例を示す断面図
【図６】従来のＭＯＳトランジスタのゲート配線、ソー
ス・ドレイン配線の形成方法を示す工程断面図
ス・ドレイン配線の形成方法を示す工程断面図
１…ｐ型シリコン基板 ２…ｎ型ソース・ドレイン拡散層 ３…ゲート酸化膜 ４…ゲート電極 ５…層間絶縁膜 ６…ソース・ドレイン電極 ７…ゲート接続電極 ８…Ｔｉ膜 ９…ＴｉＮ膜 １０…Ａｌ合金膜 １１…レジストパターン １２…絶縁膜 １３G …ゲート配線 １３SD…ソース・ドレイン配線 １４…Ｃ膜（マスク膜）
Claims (5)
- 【請求項１】半導体基板に形成されたＭＯＳトランジス
タと、このＭＯＳトランジスタのゲート電極と電気的に
接続したゲート配線であって、前記ゲート電極に接続し
た側の部分の配線幅がそれよりも上の部分の配線幅より
も広く、かつこの上の部分の側面の少なくとも一部が絶
縁膜で被覆されているゲート配線とを具備してなること
を特徴とする半導体装置。 - 【請求項２】半導体基板にＭＯＳトランジスタを形成す
る工程と、 このＭＯＳトランジスタ上に層間絶縁膜を形成する工程
と、 この層間絶縁膜上に前記ＭＯＳトランジスタのゲート電
極およびソース・ドレイン拡散層と電気的に接続する導
電膜を形成する工程と、 この導電膜上にゲート配線およびソース・ドレイン配線
のパターンを有するレジストパターンを形成する工程
と、 前記導電膜がゲート配線とソース・ドレイン配線とに分
離されないように、前記レジストパターンをマスクにし
て、前記導電膜をプラズマエッチングする工程と、 ゲート配線となる部分の前記導電膜の側面の少なくとも
一部を被覆する絶縁膜を形成する工程と、 前記導電膜を再びプラズマエッチングし、該導電膜をゲ
ート配線とソース・ドレイン配線に分離する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項３】前記レジストパターンを除去しないで、該
レジストパターンの上面を覆うように前記絶縁膜を形成
することを特徴とする請求項２に記載の半導体装置の製
造方法。 - 【請求項４】半導体基板にＭＯＳトランジスタを形成す
る工程と、 このＭＯＳトランジスタ上に層間絶縁膜を形成する工程
と、 この層間絶縁膜上に前記ＭＯＳトランジスタのゲート電
極およびソース・ドレイン拡散層と電気的に接続する導
電膜を形成する工程と、 この導電膜上にマスク膜を形成する工程と、 このマスク膜上にゲート配線およびソース・ドレイン配
線のパターンを有するレジストパターンを形成する工程
と、 前記レジストパターンをマスクにして、前記マスク膜を
エッチングし、前記レジストパターンのパターンを前記
マスク膜に転写するとともに、前記導電膜がゲート配線
とソース・ドレイン配線に分離されないように、前記レ
ジストパターンをマスクにして、前記導電膜をプラズマ
エッチングする工程と、 前記レジストパターンを除去した後に、ゲート配線とな
る部分の前記導電膜の側面の少なくとも一部を被覆する
絶縁膜を形成する工程と、 前記マスク膜をその下の前記導電膜のエッチングストッ
パに用いて、前記導電膜をプラズマエッチングし、該導
電膜を前記ゲート配線と前記ソース・ドレイン配線に分
離する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項５】前記マスク膜として、炭素を主成分とする
絶縁膜を使用することを特徴とする請求項３に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26977697A JPH11111719A (ja) | 1997-10-02 | 1997-10-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26977697A JPH11111719A (ja) | 1997-10-02 | 1997-10-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111719A true JPH11111719A (ja) | 1999-04-23 |
Family
ID=17477005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26977697A Pending JPH11111719A (ja) | 1997-10-02 | 1997-10-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111719A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101044384B1 (ko) | 2004-03-18 | 2011-06-29 | 매그나칩 반도체 유한회사 | 반도체 소자의 레지스터 형성방법 |
-
1997
- 1997-10-02 JP JP26977697A patent/JPH11111719A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101044384B1 (ko) | 2004-03-18 | 2011-06-29 | 매그나칩 반도체 유한회사 | 반도체 소자의 레지스터 형성방법 |
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