JPH11120796A - 半導体記憶装置及び半導体記憶装置の検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 入出力端子数の縮退（I/O縮退）技術を用い
た検査時において、内部でのデータパターンを任意に設
定可能とすることにより、I/O縮退時の検査の自由度を
向上させる。 【解決手段】 内部データパターンを決定するテストパ
ターンレジスタTPがチップ内部に配置される。ＥＸＯＲ
回路EXOR11〜EXOR14は、縮退した共通入力端子Dinに入
力される検査データと、前記レジスタTPの出力TP1〜TP4
とを各々比較し、その比較結果は、内部データとして、
各々、ライトデータバスWDB11〜WDB14を経て各記憶素子
に与えられる。ＥＸＯＲ回路EXOR15〜EXOR18は、各リー
ドデータバスRDB11〜RDB14を経て入力される各記憶素子
の検査結果データと、前記レジスタTPの出力TP1〜TP4と
を各々比較し、その比較結果はＮＯＲ回路NOR11に与え
られて、各記憶始素子の正常、異常が判定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
び半導体記憶装置の検査方法の改良に関するものであ
る。

【０００２】

【従来の技術】半導体記憶装置の検査において、その検
査コスト削減のために、同時測定個数を増やすことで対
応する方法がある。しかし、周辺機器からのデータ転送
レートの増加要求に伴い、半導体記憶装置の多ビット化
が進んだ結果、検査装置の制限から同時測定個数を減ら
さざるを得なかった。ここで、同時測定個数を律則して
いるものは、多ビット化で増加した入出力端子数（I/O
数）であることから、検査時にI/Oを縮退することで、
内部は多ビット動作をし、外部との入出力ピン数を削減
する方法が用いられている。

【０００３】図２は、現在用いられているI/O縮退の概
念図を示す。同図において、Dinは検査データが入力さ
れるデータ入力端子、Doutはデータ出力端子、WDB21〜W
DB24は検査時に共通化される内部のライトデータバスで
あり、各々、メモリーセルに接続される。RDB21〜RDB24
は検査時に共通化される内部のリードデータバスであ
り、各々、前記メモリーセルに接続される。EXOR21は、
前記リードデータバスRDB21〜RDB24からの検査結果デー
タが入力されるＥＸＯＲ回路であって、その出力は前記
共通出力端子Doutに伝搬される。この回路構成では、デ
ータ共通入力端子Dinに複数のライトデータバスWDB21〜
WDB24が共通に接続されるので、内部データの入出力パ
ターンがメモリーセル全体でオール“０”又は“１”の
パターンにおいてのみ、検査が可能である。

【０００４】

【発明が解決しようとする課題】しかしながら、単純に
メモリーセルに全て“０”又は“１”のデータを書き込
むだけでは、検査の自由度を落とすという課題を生じ
る。ここで言う自由度とは、読み書きするデータのパタ
ーンに関するものである。検査の内容として、隣接メモ
リーセルでデータトポロジーが異なることによるメモリ
ーセル間の干渉に関係した不具合をスクリーニングする
ものがある。しかし、現在のI/O圧縮方式では、全ビッ
トに対してデータトポロジーが“１”又は“０”のみし
か入出力できないため、十分な検査が実施できないとい
う課題がある。又は、ウェハー検査時にこのI/O圧縮技
術を採用して検査したとすると、メモリーセル間の不良
は、パッケージ後の検査で、I/O圧縮技術を用いない方
法で行わねばならず、同時測定個数の少ない検査方法で
しか実施できないことになる。これにより、検査効率の
低下、パッケージ後検査の歩留まり低下を招き、検査コ
ストの増大につながる。

【０００５】更に、近年の急速なデータ転送レートの高
速化の要望から、ｘ１６語構成から、ｘ３２語やｘ６４
語構成へと多ビット化が進んでいるが、検査コストや検
査装置の問題から、やはりｘ４語構成程度には入出力端
子数を削減して検査を実施する必要があるものの、例え
ばx32語構成品をx4語構成まで入出力端子数を圧縮する
場合、その圧縮回路は、x16語構成品をx4語構成まで圧
縮する方式に比べ、圧縮回路の規模は約１．５倍とな
り、チップサイズが大きくなる欠点が生じる。

【０００６】本発明は前記の課題に着目し、その目的
は、入出力端子数の圧縮時においても、チップ内部では
任意のデータパターンで読み書きできるように半導体記
憶装置を構成し、隣接セル間の干渉に関係した検査も実
施可能にすることにある。

【０００７】また、本発明の他の目的は、例えばx32語
構成品をI/O圧縮する際、x32語構成品では使用しないア
ドレスを使用して、検査時にx32語構成品等をｘ16語構
成品のように動作させるようにすることにある。

【０００８】

【課題を解決するための手段】以上の課題を解決するた
めに、本発明では、データ共通入力端子に接続される複
数のライトデータバスに、各々、個別に検査データを設
定できるように構成する。

【０００９】また、本発明では、読み出す複数の検査結
果データを一部づつ分割してデータ共通出力端子からシ
リーズに読み出す構成を採用する。

【００１０】すなわち、請求項１記載の発明の半導体記
憶装置は、内部検査時にテスト信号を受けて複数個の入
力端子に内部で共通に接続される検査用の共通入力端子
と、前記共通入力端子に共通に接続される複数のライト
データバスとを備え、前記共通入力端子への検査データ
の入力により、前記複数のライトデータバスを介して複
数の記憶素子を検査することが可能な半導体記憶装置で
あって、前記共通入力端子への検査データの入力時に、
前記各ライトデータバス別に検査データを設定する内部
データパターンを発生する内部データパターン発生手段
を備えたことを特徴とする。

【００１１】請求項２記載の発明は、前記請求項１記載
の半導体記憶装置において、前記内部データパターン発
生手段は、前記共通入力端子への検査データの入力時
に、所定のパターンを発生するレジスタと、前記レジス
タが発生した所定のパターンと、前記共通入力端子に入
力された検査データとに基づいて、内部データパターン
を発生する発生回路とを備えることを特徴とする。

【００１２】請求項３記載の発明は、前記請求項２記載
の半導体記憶装置において、前記複数の記憶素子に接続
され、検査の結果データが読み出される複数のリードデ
ータバスと、前記各リードデータバスの結果データに基
づいて前記各記憶素子の正誤を判定する正誤判定手段
と、内部検査時にテスト信号を受けて複数個の出力端子
に内部で共通に接続され、且つ前記正誤判定手段の正誤
判定結果を受ける検査用の共通出力端子とを備えたこと
を特徴とする。

【００１３】請求項４記載の発明は、前記請求項３記載
の半導体記憶装置において、前記正誤判定手段は、前記
レジスタの所定のパターンに基づいて、前記複数の記憶
素子が全て正常の場合の前記各リードデータバスの結果
データを相互に同一値にするように変換する変換回路
と、前記変換回路の変換結果を受けて、前記複数の記憶
素子の全てが正常又は少なくとも１個が異常であること
を判定し、判定結果を前記共通出力端子に出力する判定
回路とを備えたことを特徴とする。

【００１４】請求項５記載の発明は、前記請求項２記載
の半導体記憶装置において、前記内部データパターン発
生手段の発生回路は、前記複数のライトデータバスに各
々接続される複数のＥＸＯＲ回路より成ることを特徴と
する。

【００１５】請求項６記載の発明は、前記請求項２記載
の半導体記憶装置において、前記内部データパターン発
生手段の発生回路は、前記共通入力端子と前記複数のラ
イトデータバスとの間に各々インバータを介して接続さ
れた複数の第１のパスと、前記共通入力端子と前記複数
のライトデータバスとの間に各々インバータを介さずに
接続された複数の第２のパスと、前記各ライトデータバ
ス毎に、前記第１のパスと第２のパスとを切り換えるス
イッチ回路とを備えることを特徴とする。

【００１６】請求項７記載の発明は、前記請求項４記載
の半導体記憶装置において、前記正誤判定手段の変換回
路は、前記複数のリードデータバスに各々接続される複
数のＥＸＯＲ回路より成ることを特徴とする。

【００１７】請求項８記載の発明は、前記請求項４記載
の半導体記憶装置において、前記正誤判定手段の変換回
路は、前記複数のリードデータバスと前記共通出力端子
との間に各々インバータを介して接続された複数の第１
のパスと、前記複数のリードデータバスと前記共通出力
端子との間に各々インバータを介さずに接続された複数
の第２のパスと、前記各リードデータバス毎に、前記第
１のパスと第２のパスとを切り換えるスイッチ回路とを
備えることを特徴とする。

【００１８】請求項９記載の発明は、前記請求項４記載
の半導体記憶装置において、前記正誤判定手段の判定回
路は、ＮＯＲ回路より成ることを特徴とする。

【００１９】請求項１０記載の発明は、前記請求項４記
載の半導体記憶装置において、前記レジスタから前記内
部データパターン発生手段の発生回路に入力される内部
データパターンと、前記レジスタから前記正誤判定手段
の変換回路に入力される内部データパターンとは、相補
の関係にあることを特徴とする。

【００２０】請求項１１記載の発明は、前記請求項１０
記載の半導体記憶装置において、前記レジスタから前記
正誤判定手段の変換回路への内部データパターンの入力
経路には、前記レジスタの内部データパターンを反転す
ることが可能な反転回路が配置されることを特徴とす
る。

【００２１】請求項１２記載の発明は、前記請求項１１
記載の半導体記憶装置において、前記反転回路は、前記
共通入力端子に入力される検査データの値に基づいて、
内部データパターンを反転し、又は反転しないことを特
徴とする。

【００２２】請求項１３記載の発明は、前記請求項４記
載の半導体記憶装置において、前記正誤判定手段の判定
回路は、ＮＯＲ回路と、前記ＮＯＲ回路に並列に接続さ
れたＮＡＮＤ回路と、前記ＮＯＲ回路の出力と前記ＮＡ
ＮＤ回路の出力とを、前記共通入力端子に入力される検
査データに基づいて切り換えるスイッチ回路とを備える
ことを特徴とする。

【００２３】請求項１４記載の発明は、前記請求項４記
載の半導体記憶装置において、前記正誤判定手段の判定
回路は、ＥＸＯＲ回路より成ることを特徴とする。

【００２４】請求項１５記載の発明は、前記請求項１記
載の半導体記憶装置において、前記内部データパターン
発生手段は、前記複数のライトデータバスのうち一部の
ライトデータバスに配置されたインバータを備えること
を特徴とする。

【００２５】請求項１６記載の発明は、前記請求項１５
記載の半導体記憶装置において、前記複数の記憶素子に
接続され、検査の結果データが読み出される複数のリー
ドデータバスと、前記複数のリードデータバスのうち、
前記インバータが配置されたライトデータバスに対応す
る一部のリードデータバスに配置されたインバータと、
前記インバータが配置されたリードデータバス及び前記
インバータが配置されないリードデータバスの検出結果
データを受けるＥＸＯＲ回路と、内部検査時にテスト信
号を受けて複数個の出力端子に内部で共通に接続され、
且つ前記ＥＸＯＲ回路の出力を受ける検査用の共通出力
端子とを備えたことを特徴とする。

【００２６】請求項１７記載の発明の半導体記憶装置
は、内部に備える複数の記憶素子の検査時に、前記複数
の記憶素子から検査の結果データが読み出される複数の
リードデータバスと、前記各リードデータバスが接続さ
れる検査用の共通出力端子と、前記検査時のみ有効とな
るアドレスを受け、前記受けたアドレスに基づいて、前
記共通出力端子に接続されるリードデータバスの数を制
御する制御手段とを備えることを特徴とする。

【００２７】請求項１８記載の発明は、前記請求項１７
記載の半導体記憶装置において、前記制御手段は、前記
検査時のみ有効となるアドレスを受けて、前記リードデ
ータバスのうち一部を前記共通出力端子に接続するスイ
ッチ回路を備えることを特徴とする。

【００２８】請求項１９記載の発明の半導体記憶装置の
検査方法は、内部に備える複数の記憶素子の検査に際
し、前記複数の記憶素子から検査の結果データを複数の
リードデータバスに読み出し、前記検査時のみ有効とな
るアドレスに基づいて、前記複数のリードデータバスの
うち一部づつを検査用共通出力端子に順次接続すること
を特徴とする。

【００２９】以上の構成により、請求項１ないし請求項
１６の記載の発明では、内部素子の検査時に、共通入力
端子に１つの検査データが入力されても、前記共通入力
端子に接続される複数のライトデータバスには、各々、
個別に内部データを設定できるので、隣接するセル（記
憶素子）間の干渉に関係する検査も実施することが可能
になる。

【００３０】また、請求項１７ないし請求項１９の記載
の発明では、内部のデータ数を例えばx32からx16に半減
できるので、入出力端子数を縮退した検査時に使用する
縮退回路は例えばx16語構成品をx4語構成にまで圧縮し
たものと同じ縮退回路を使用できる。従って、チップサ
イズを増大させることなく、容易にx32語構成品をx4語
構成で検査することが可能になる。尚、本発明では、x3
2語構成品をx16語構成品が２個あるように検査するの
で、入出力端子数を縮退した検査方法を用いない場合に
比較して検査時間は２倍になるが、同時測定個数が32/
4、つまり8/1倍に増大するので、全体として、４倍の検
査の効率化につながる。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００３２】（第１の実施の形態）図１は、本発明の第
１の実施の形態の半導体記憶装置を示す。同図におい
て、Dinはデータ共通入力端子、Doutはデータ共通出力
端子であって、データ共通入力端子Dinは、内部記憶素
子の検査時に図示しないテスト信号を受けて図示しない
複数個の入力端子に内部で共通に接続される。前記デー
タ共通出力端子Doutも、前記と同様に、前記検査時に図
示しない複数個の出力端子に内部で共通に接続される。

【００３３】また、WDB11〜WDB14は複数本（図では４
本）のライトデータバス、RDB11〜RDB14は４本のリード
データバスである。前記ライトデータバスWDB11〜WDB14
は各々内部の記憶素子に接続され、これ等の記憶素子は
更に前記各リードデータバスRDB11〜RDB14に接続され
る。従って、前記各ライトデータバスWDB11〜WDB14と各
リードデータバスRDB11〜RDB14とは一本づつ対応する。

【００３４】更に、１は内部データパターン発生手段で
あって、テストパターンレジスタ（レジスタ）TPと、４
個のＥＸＯＲ回路EXOR11〜EXOR14とを有する。前記テス
トパターンレジスタTPは、各ＥＸＯＲ回路EXOR11〜EXOR
14に対応した４つのデータTP11〜TP14の組み合わせより
成るテストデータパタ−ンを記憶し、内部記憶素子の検
査時に出力される。前記各ＥＸＯＲ回路EXOR11〜EXOR14
は、各々、前記テストパターンレジスタTPのテストデー
タパタ−ンのうち対応するデータを受けると共に、前記
データ共通入力端子Dinへの入力データを共通して受け
て、内部データを発生し、この内部データを対応するラ
イトデータバスWDB11〜WDB14に伝搬する。前記４個のＥ
ＸＯＲ回路EXOR11〜EXOR14により、４つの内部データの
組み合せより成る内部データパタ−ンを発生する発生回
路２を構成する。

【００３５】加えて、５は正誤判定回路であって、４個
のＥＸＯＲ回路EXOR15〜EXOR18と、ＮＯＲ回路（判定回
路）NOR11とを有する。前記各ＥＸＯＲ回路EXOR15〜EXO
R18は、前記４本のリードデータバスRDB11〜RDB14のデ
ータを受けると共に、前記テストパターンレジスタTPの
テストデータパタ−ンのうち対応するデータを受ける。
従って、前記４個のＥＸＯＲ回路EXOR15〜EXOR18は、リ
ードデータバスRDB11〜RDB14のデータを全て前記データ
入力端子Dinのデータ値に変換する変換回路６を構成す
る。前記ＮＯＲ回路NOR11は、前記各ＥＸＯＲ回路EXOR1
5〜EXOR18の出力を受け、その出力はデータ共通入力端
子Dinに伝搬される。

【００３６】次に、図１の半導体記憶装置における内部
記憶素子の検査方法を説明する。

【００３７】先ず、データ共通入力端子Dinの入力デー
タの値が“１”であった場合、レジスタTPの出力TP11、
TP12、TP13、TP14が順に(0, 1, 0, 0)であったと仮定す
ると、そのＥＸＯＲ回路EXOR11〜EXOR14の出力となるラ
イトデータバスWDB11〜WDB14の値は、順に（0，1，0，
0）となる。つまり、レジスタTPの出力TP11〜TP14のパ
ターンと同じパターンが内部に書き込まれる。

【００３８】次に、前記書き込まれたデータを読み出し
てpass/fail（正誤）を判定する方法は次の通りであ
る。即ち、正常にレジスタTPのパターンが順に（0，1，
0，0）と書き込まれていた場合、リードデータバスRDB1
1〜RDB14も順に（0，1，0，0）と読み出される。このリ
ードデータバスRDB11〜RDB14の値と、レジスタTPのパタ
ーン（0，1，0，0）とがＥＸＯＲ回路EXOR15〜EXOR18で
比較されると、その比較結果は（0，0，0，0）となる。
最後に、その比較結果がＮＯＲ回路NOR11に入力される
ので、pass（正常）の場合は、データ共通出力端子Dout
に“1”が出力されることになる。反対に、不良が存在
して、読み出されたリードデータバスRDB11〜RDB14の値
が（0，1，0，0）でなく、例えば（0，1，1，0）であっ
た場合には、ＥＸＯＲ回路EXOR15〜EXOR18の比較結果が
（0，0，1，0）となり、そのＮＯＲ回路NOR11の出力は
“0”とる。

【００３９】以上から、内部に不良が存在した場合に
は、検査結果データの読み出し時にレジスタTPの出力パ
ターンとの違いが生じ、この違いの存在を最終段のＮＯ
Ｒ回路NOR11を通すことにより、記憶素子の一部が故障
した内部不良の存在を判定できる。

【００４０】また、データ共通入力端子Dinのデータト
ポロジーの“０”又は“１”によって、ライトデータバ
スWDB11〜WDB14の論理を反転できる構成であるので、全
パターン分のレジスタTPを準備する必要がなくなり、レ
ジスタTPのレジスタ数を減らすことができる。

【００４１】（第２の実施の形態）図３は、本発明の第
２の実施の形態の構成の半導体記憶装置を示す。

【００４２】図３において、内部データの発生回路２’
は、データ共通入力端子Dinと４本のライトデータバスW
DB11〜WDB14との間に各々インバータINV31〜INV34が挿
入された４本の第１のパス１０と、前記インバータINV3
1〜INV34が挿入されない４本の第２のパス１１と、対応
する第１のパス１０と第２のパス１１とを切り換える４
個のスイッチ回路SW31〜SW34とを備える。この各スイッ
チ回路SW31〜SW34は、検査時に図１に示したレジスタTP
と同様のレジスタ（図示せず）からのテストデータパタ
−ンを形成するテストデータMRS31〜MRS34を受けて切換
動作する。

【００４３】また、図３において、変換回路６’は、４
本のライトデータバスRDB11〜RDB14とＮＯＲ回路NOR11
との間に各々インバータINV35〜INV38が挿入された４本
の第１のパス１５と、前記インバータINV35〜INV38が挿
入されない４本の第２のパス１６と、対応する第１のパ
ス１５と第２のパス１６とを切り換える４個のスイッチ
回路SW35〜SW38とを備える。この各スイッチ回路SW35〜
SW38は、検査時に前記図示しないレジスタからのテスト
データパタ−ンに基づくテストデータMRS35〜MRS38を受
けて切換動作する。

【００４４】次に、本実施の形態での検査方法を説明す
る。

【００４５】先ず、ライトデータバスWDB11〜WDB14に順
にパターン（0，1，0，0）を書き込む場合について説明
する。データ共通入力端子Dinの入力データ値はLow
“0”とする。レジスタTPによりスイッチ回路SW31〜SW3
4を制御して、インバータを介さないパス（第２のパス1
1）を“normal“、インバータを介するパス（第１のパ
ス10）を”INV“とすると、順に、（normal，INV，norm
al，normal）と切り換える。

【００４６】次に、書き込んだパターン（0，1，0，0）
を読み出して、pass／failを判定する方法について述べ
る。スイッチ回路SW35〜SW38により、リードデータバス
RDB11〜RDB14の第１及び第２パス１１、１２を、（norma
l，INV，normal，normal）の順に選択する。これによ
り、読み出されたリードデータバスRDB11〜RDB14の検査
結果データは、正常に動作している場合、全て”０“と
なり、これ等の値がＮＯＲ回路NOR11に入力され、デー
タ共通出力端子Doutは”１“を出力している。仮に、何
かに不良が存在して、正常に書き込めていなかった場合
には、ＮＯＲ回路NOR11の出力が”０“となり、これに
より、pass／failの判定が可能になる。

【００４７】次に、データ共通入力端子Dinの入力デー
タ値がHigh”1“の場合について述べる。レジスタTPの
設定は前述の入力端子Dinの入力データ値がLow”0“の
場合と同じであるとすると、これにより、内部ライトデ
ータバスWDB1〜WDB14の値は（1，0，1，1）となる。こ
れ等を読み出す際、読み出し時のスイッチ回路SW35〜SW
38の設定を前記入力端子Dinの入力データ値がLow”0
“と同じにした場合、リードデータバスRDB11〜RDB14の
データパターンは（1，1，1，1）となる。この場合、Ｎ
ＯＲ回路NOR11の出力は４bit全てがエラーにならない限
り、データ共通出力端子Doutの値（つまり、ＮＯＲ回路
NOR11の出力）は”0“となるため、pass／failの判定が
うまくできないことになる。

【００４８】そこで、書き込み時と読み出し時とで、内
部データパターンを制御しているレジスタTPのテストデ
ータパターンを反転させて入力するようにする。これに
より、正常に入出力動作が行われた場合は、データ共通
出力端子Doutの出力は”1“となり、１bitでも正常動作
ができなかった場合は、”0“が出力されので、この場
合のpass／failが良好に判定できる。

【００４９】（第３の実施の形態）図４は、本発明の第
３の実施の形態の半導体記憶装置の全体構成を示す。本
実施の形態は、前記第２の実施の形態と比べ、データの
読み出し時の、pass／fail判定の方法が異なる。

【００５０】すなわち、本実施の形態では、レジスタTP
からのテストデータMRS31〜MRS34により内部データの発
生回路２’の各スイッチ回路SW31〜SW34を制御すると共
に、このテストデータMRS31〜MRS34を反転する反転回路
３０を配置し、この反転されたテストデータを用いて、
変換回路６’の各スイッチ回路SW35〜SW38を制御するも
のである。

【００５１】前記反転回路３０は、レジスタTPからのテ
ストデータMRS31〜MRS34を各々反転するインバータINV4
9〜INV52を持つ４つの第１のパス５５と、レジスタから
のテストデータMRS31〜MRS34を反転せずそのまま伝搬す
る４つの第２のパス５６と、この対応する両パス５５、
５６を切り換える４個のスイッチ回路SW49〜SW52とを持
つ。この各スイッチ回路SW49〜SW52は、データ共通入力
端子Dinのデータ値“０”又は“１”により切り換わ
る。

【００５２】従って、本実施の形態では、検査時に外部
からのコマンドを必要とすることなく、外部からデータ
共通入力端子Dinに入力したデータトポロジー（“１”
又は“０”）を判定する回路を用いることで、外部から
レジスタを書き込み時と読み込み時で切り替える検査方
法を実施する必要がなくなる。

【００５３】（第４の実施の形態）図５は、本発明の第
４の実施の形態の構成を示す。本実施の形態は、第２の
実施の形態と比べ、データの読み出し時の、pass／fail
判定の方法が異なる。

【００５４】本実施の形態では、リードデータバスRDB1
1〜RDB14の検査結果データを受けて内部記憶素子の正
常、異常を判定する判定回路６０として、ＮＯＲ回路NO
R11とＮＡＮＤ回路NAND61と、この両回路NOR11、NAND61
の出力を切り換えるスイッチ回路SW59を備え、このスイ
ッチ回路SW59により選択された出力がデータ共通出力端
子Doutに伝搬される。前記スイッチ回路SW59は、データ
共通入力端子Dinのデータ値により切換制御される。

【００５５】本実施の形態の検査方法を例を挙げて説明
する。

【００５６】検査結果データの読み出し時に、データ共
通入力端子Dinの入力データ値が“１”の場合について
説明する。正常に入出力が実行できた場合、読み出し時
のリードデータバスRDB11〜RDB14が順に（1，1，1，1）
で読み出されたとすると、オール“1”の時のみpassの
判定をするために、データ共通出力端子DoutにはＮＡＮ
Ｄ回路NAND61の出力が選択され、データ共通出力端子Do
utの出力が“1”の時がpass、“0”の時がfailである。

【００５７】同様に、データ共通入力端子Dinに検査デ
ータ値“0”が入力された場合、前記入力が“1”の場合
とレジスタの設定が同じであることから、そのリードデ
ータバスRDB11〜RDB14の出力は、正常に入出力できた場
合はオール“0”となる。このオール“0”の時のみpass
という判定をするために、データ共通出力端子Doutには
ＮＯＲ回路NOR51の出力をスイッチ回路SW59で選択す
る。pass／failの判定は、データ共通入力端子Dinの入
力データ値が“1”の時と同じであり、データ共通出力
端子Doutの出力が“1”の時がpass、“0”の時がfailで
ある。

【００５８】（第５の実施の形態）図６は、本発明の第
５の実施の形態の構成を示す。本実施の形態は、第２の
実施の形態と比べ、データの読み出し時の、pass／fail
判定の方法が異なる。

【００５９】即ち、本実施の形態が前記第２の実施の形
態と異なる点は、図６において、検査結果データの判定
回路として、ＥＸＯＲ回路EXOR71が備えられる点であ
る。

【００６０】次に、本実施の形態の動作について、例を
挙げて説明する。データ共通入力端子Dinの入力データ
値が“0”の場合について述べる。

【００６１】書き込み時、ライトデータバスWDB11〜WDB
14に順に（0，1，0，0）のパターンを書き込めるように
レジスタを設定したとする。次に、これを読み出す際、
レジスタの設定により、正常な場合、リードデータバス
RDB11〜RDB14に順に（0，0，0，0）が読み出されたとす
ると、そのＥＸＯＲ回路EXOR71の出力はpassの場合は
“0”、failの場合は“1”となる。同様に、データ共通
入力端子Dinの入力データ値が“1”の場合、レジスタの
設定を前記入力端子Dinの入力データ値が“0”の場合と
同じにした場合、正常動作時は、リードデータバスRDB1
1〜RDB14の出力は（1，1，1，1）となり、ＥＸＯＲ回路
EXOR71の出力はpassの場合は“0”となり、failの場合
は“1”となる。これにより、pass／failの判定が可能
である。但し、４bit全てのデータが反転した場合で
も、この方式ではpassの判定がされることになる。

【００６２】（第６の実施の形態）図７は、本発明の第
６の実施の形態の構成を示す。本実施の形態は、第２の
実施の形態に比べ、インバータの有無により切り換える
内部データバスの数を減らすことで、その構成及び制御
を簡素化しつつ、検査にて内部データパターンをオール
“０”又はオール“１”以外のデータパターンにも設定
可能にするものである。

【００６３】即ち、図７において、INV81、INV82は、各
々、ライトデータバスWDB11及びWDB13とデータ共通入力
端子Dinとの間に挿入されたインバータであって、各ラ
イトデータバスWDB11、WDB13別にこのインバータを持つ
パスと、持たないパスとの２系統が存在する。SW81、SW
82は、各ライトデータバスWDB11、WDB13において、前記
２つのパスを切り換えるスイッチ回路である。INV83、I
NV84は、各々、前記２つのパスを持つライトデータバス
WDB11、WDB13に対応するリードデータバスRDB11、RDB13
とデータ共通出力端子Doutとの間に挿入されたインバー
タであって、各リードデータバスRDB11、RDB13別にこの
インバータを持つパスと、持たないパスとの２系統が存
在する。

【００６４】更に、前記インバータINV83及びINV84を介
したリードデータバスRDB11及びRDB13と、残るリードデ
ータバスRDB13、RDB14とが接続されているＥＸＯＲ回路
EXOR81と、更に、インバータを介さない系ばかりが入力
されているＥＸＯＲ回路EXOR82とが設けられる。スイッ
チ回路SW83は、これ等のＥＸＯＲ回路EXOR81、EXOR82を
切り換え、その切り換えにより選択された出力はデータ
共通出力端子Doutに伝搬される。

【００６５】次に、本実施の形態の検査方法を説明す
る。内部データパターンをオール“０”あるいは“１”
となるトポロジーパターン（TPL 0/1パターン）にする
か、チェッカーパターン(CHKパターン）にするかを、図
示しないレジスタ（図１のレジスタTP）により設定す
る。

【００６６】先ず、TPL 0/1モードについて説明する。
レジスタにより、スイッチ回路SW81〜SW84は、インバー
タを介さないパスを選択する。これにより、データ共通
入力端子Dinから入力したデータ（“0”or“1”）が、
そのままライトデータバスWDB11〜WDB14に伝達され、書
き込まれる。読み出し時も、ライトデータバスWDB11〜W
DB14のデータがそのままＥＸＯＲ回路EXOR81に入力さ
れ、その比較結果がスイッチ回路SW83を経てデータ共通
出力端子Doutより出力されて、passの場合は“0”、fai
lの場合は“1”となる。

【００６７】次に、CHKパターンの入出力について説明
する。レジスタによりCHKモードが選択されると、ライ
トデータバスWDB11及びWDB13では、インバータを介した
パスが選択される。これにより、データ共通入力端子Di
nの入力データ値を“0”とすると、ライトデータバスWD
B11〜WDB14の値は順に（1，0，1，0）となり、内部にCH
Kパターンを書き込むことができる。このデータを読み
出してpass/failの判定の方法を以下に説明する。

【００６８】レジスタによるCHKモードの選択時におい
て、リードデータバスRDB11〜RDB14には順に（1，0，
1，0）の値が読み出されるが、リードデータバスRDB11
及びRDB13では、値がインバータで反転され、その結果
がＥＸＯＲ回路EXOR82に伝達される。従って、不良が存
在しない場合には、結局は、データ共通入力端子Dinに
入力されたオール“0”がそのまま読み出される。ま
た、データ共通入力端子Dinの入力データの値が“1”で
あった場合でも、リードデータバスRDB11及びRDB13の値
がインバータで反転されて、正常な場合はオール“1”
になる。その結果、ＥＸＯＲ回路EXOR82の出力は、pass
の場合は“0”、failの場合は“1”となる。

【００６９】（第７の実施の形態）図８は、本発明の第
７の実施の形態の半導体記憶装置を示す。

【００７０】同図において、Dinはデータ共通入力端
子、Doutはデータ共通出力端子、WDB10〜WDB17はライト
データバス、RDB10〜RDB17はリードデータバスである。
また、SW91〜SW94はスイッチ回路（制御手段）であっ
て、I／O縮退テスト時のみに有効となるように設定され
たアドレスCA8によって切り換えられる。スイッチ回路S
W91は２本のリードデータバスRDB10、RDB14の一方を切
換選択し、スイッチ回路SW2は２本のリードデータバスR
DB11、RDB15の何れか一方を、スイッチ回路SW3は２本の
リードデータバスRDB12、RDB16の何れか一方を、スイッ
チ回路SW4は２本のリードデータバスRDB13、RDB17の何
れか一方を各々切換選択する。従って、これ等４個のス
イッチ回路SW91〜SW94により、８本のリードデータバス
RDB10〜RDB17が、４本のリードデータバスRDB10〜RDB13
と、他の４本のリードデータバスRDB14〜RDB17とに切り
換えられる。前記スイッチ回路SW91〜SW94により選択さ
れた４本のリードデータバスの出力は、比較回路（ＥＸ
ＯＲ回路）EXOR91に入力されて比較され、その比較結果
がデータ共通出力端子Doutに伝搬される。

【００７１】以下、本実施の形態の動作を説明する。検
査データの書き込み時には、前記アドレスCA8は用いず
に、データ共通入力端子Dinから入力された検査データ
がそのままライトデータバスWDB10〜WDB17を通して書き
込まれる。

【００７２】検査結果データの読み出し時には、前記ア
ドレスCA8及びスイッチ回路SW91〜SW94により、全リー
ドデータバスRDB10〜RDB17が半分づつに分割され、例え
ば４本のリードデータバスRDB10〜RDB13が選択される
と、これ等の出力がＥＸＯＲ回路EXOR91に入力されて比
較され、その比較結果である正誤判定信号がデータ共通
出力端子Doutに出力される。

【００７３】従って、本実施の形態では、入出力端子数
を縮退した検査時に、一度に読み出す検査結果データ数
を半減できるので、x32語構成品等であっても、その使
用する縮退回路はx16語構成品をx4語構成にまで圧縮し
たものと同じ縮退回路を使用できる。従って、チップサ
イズを増大させることなく、容易にx32語構成品等をx4
語構成で検査することが可能である。

【００７４】

【発明の効果】以上説明したように、請求項１ないし請
求項１６記載の発明によれば、入出力端子数を縮退した
検査時において、共通入力端子に共通接続されるライト
データバスに個別に内部検査データを設定できるので、
データパターンを単純なオール“１”又はオール“０”
だけでなく、他の複雑なパターンでの検査を可能にする
ことができ、検査パターンの自由度を低下させることな
く、隣接する記憶素子間の干渉に関係する検査を含む半
導体記憶装置の検査を実施することが可能になる効果を
奏する。

【００７５】また、請求項１７ないし請求項１９記載の
発明によれば、入出力端子数を縮退した検査を行う際、
その検査時のみに有効なアドレスを用いて、複数の検査
結果データを一部づつ分割して読み出すので、特に語構
成が例えばx32やx64と多い半導体記憶装置について、x1
6語構成品をx4語構成まで圧縮する縮退回路と同規模の
縮退回路を用いて、入出力端子を縮退した検査を行うこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体記憶装置の
要部を示す図である。

【図２】本発明に関する従来技術を示す図である。

【図３】本発明の第２の実施の形態の半導体記憶装置の
要部を示す図である。

【図４】本発明の第３の実施の形態の半導体記憶装置の
要部を示す図である。

【図５】本発明の第４の実施の形態の半導体記憶装置の
要部を示す図である。

【図６】本発明の第５の実施の形態の半導体記憶装置の
要部を示す図である。

【図７】本発明の第６の実施の形態の半導体記憶装置の
要部を示す図である。

【図８】本発明の第７の実施の形態の半導体記憶装置の
要部を示す図である。

【符号の説明】

Din データ共通入力端子（共通入
力端子） Dout データ共通出力端子（共通出
力端子） １ 内部データパターン発生手段 TP テストパターンレジスタ（レ
ジスタ） ２，２’ 発生回路 EXOR11〜EXOR14 ＥＸＯＲ回路 RDB11〜RDB14 リードデータバス ５ 正誤判定回路 ６、６’ 変換回路 NOR11 ＮＯＲ回路 INV31〜INV34 インバータ 10、15 第１のパス 11、16 第２のパス SW31〜SW34 スイッチ回路 EXOR15〜EXOR18 ＥＸＯＲ回路 SW35〜SW38、SW59 スイッチ回路 30 反転回路 NAND60 ＮＡＮＤ回路 EXOR71、EXOR81 ＥＸＯＲ回路 INV81〜INV84 インバータ SW91 スイッチ回路（制御手段）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 縣 政志 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (19)

【特許請求の範囲】
1. 【請求項１】 内部検査時にテスト信号を受けて複数個
   の入力端子に内部で共通に接続される検査用の共通入力
   端子と、 前記共通入力端子に共通に接続される複数のライトデー
   タバスとを備え、 前記共通入力端子への検査データの入力により、前記複
   数のライトデータバスを介して複数の記憶素子を検査す
   ることが可能な半導体記憶装置であって、 前記共通入力端子への検査データの入力時に、前記各ラ
   イトデータバス別に検査データを設定する内部データパ
   ターンを発生する内部データパターン発生手段を備えた
   ことを特徴とする半導体記憶装置。
2. 【請求項２】 前記内部データパターン発生手段は、 前記共通入力端子への検査データの入力時に、所定のパ
   ターンを発生するレジスタと、 前記レジスタが発生した所定のパターンと、前記共通入
   力端子に入力された検査データとに基づいて、内部デー
   タパターンを発生する発生回路とを備えることを特徴と
   する請求項１記載の半導体記憶装置。
3. 【請求項３】 前記複数の記憶素子に接続され、検査の
   結果データが読み出される複数のリードデータバスと、 前記各リードデータバスの結果データに基づいて前記各
   記憶素子の正誤を判定する正誤判定手段と、 内部検査時にテスト信号を受けて複数個の出力端子に内
   部で共通に接続され、且つ前記正誤判定手段の正誤判定
   結果を受ける検査用の共通出力端子とを備えたことを特
   徴とする請求項２記載の半導体記憶装置。
4. 【請求項４】 前記正誤判定手段は、 前記レジスタの所定のパターンに基づいて、前記複数の
   記憶素子が全て正常の場合の前記各リードデータバスの
   結果データを相互に同一値にするように変換する変換回
   路と、 前記変換回路の変換結果を受けて、前記複数の記憶素子
   の全てが正常又は少なくとも１個が異常であることを判
   定し、判定結果を前記共通出力端子に出力する判定回路
   とを備えたことを特徴とする請求項３記載の半導体記憶
   装置。
5. 【請求項５】 前記内部データパターン発生手段の発生
   回路は、 前記複数のライトデータバスに各々接続される複数のＥ
   ＸＯＲ回路より成ることを特徴とする請求項２記載の半
   導体記憶装置。
6. 【請求項６】 前記内部データパターン発生手段の発生
   回路は、 前記共通入力端子と前記複数のライトデータバスとの間
   に各々インバータを介して接続された複数の第１のパス
   と、 前記共通入力端子と前記複数のライトデータバスとの間
   に各々インバータを介さずに接続された複数の第２のパ
   スと、 前記各ライトデータバス毎に、前記第１のパスと第２の
   パスとを切り換えるスイッチ回路とを備えることを特徴
   とする請求項２記載の半導体記憶装置。
7. 【請求項７】 前記正誤判定手段の変換回路は、 前記複数のリードデータバスに各々接続される複数のＥ
   ＸＯＲ回路より成ることを特徴とする請求項４記載の半
   導体記憶装置。
8. 【請求項８】 前記正誤判定手段の変換回路は、 前記複数のリードデータバスと前記共通出力端子との間
   に各々インバータを介して接続された複数の第１のパス
   と、 前記複数のリードデータバスと前記共通出力端子との間
   に各々インバータを介さずに接続された複数の第２のパ
   スと、 前記各リードデータバス毎に、前記第１のパスと第２の
   パスとを切り換えるスイッチ回路とを備えることを特徴
   とする請求項４記載の半導体記憶装置。
9. 【請求項９】 前記正誤判定手段の判定回路は、ＮＯＲ
   回路より成ることを特徴とする請求項４記載の半導体記
   憶装置。
10. 【請求項１０】 前記レジスタから前記内部データパタ
    ーン発生手段の発生回路に入力される内部データパター
    ンと、前記レジスタから前記正誤判定手段の変換回路に
    入力される内部データパターンとは、相補の関係にある
    ことを特徴とする請求項４記載の半導体記憶装置。
11. 【請求項１１】 前記レジスタから前記正誤判定手段の
    変換回路への内部データパターンの入力経路には、 前記レジスタの内部データパターンを反転することが可
    能な反転回路が配置されることを特徴とする請求項１０
    記載の半導体記憶装置。
12. 【請求項１２】 前記反転回路は、 前記共通入力端子に入力される検査データの値に基づい
    て、内部データパターンを反転し、又は反転しないこと
    を特徴とする請求項１１記載の半導体記憶装置。
13. 【請求項１３】 前記正誤判定手段の判定回路は、 ＮＯＲ回路と、 前記ＮＯＲ回路に並列に接続されたＮＡＮＤ回路と、 前記ＮＯＲ回路の出力と前記ＮＡＮＤ回路の出力とを、
    前記共通入力端子に入力される検査データに基づいて切
    り換えるスイッチ回路とを備えることを特徴とする請求
    項４記載の半導体記憶装置。
14. 【請求項１４】 前記正誤判定手段の判定回路は、ＥＸ
    ＯＲ回路より成ることを特徴とする請求項４記載の半導
    体記憶装置。
15. 【請求項１５】 前記内部データパターン発生手段は、 前記複数のライトデータバスのうち一部のライトデータ
    バスに配置されたインバータを備えることを特徴とする
    請求項１記載の半導体記憶装置。
16. 【請求項１６】 前記複数の記憶素子に接続され、検査
    の結果データが読み出される複数のリードデータバス
    と、 前記複数のリードデータバスのうち、前記インバータが
    配置されたライトデータバスに対応する一部のリードデ
    ータバスに配置されたインバータと、 前記インバータが配置されたリードデータバス及び前記
    インバータが配置されないリードデータバスの検出結果
    データを受けるＥＸＯＲ回路と、 内部検査時にテスト信号を受けて複数個の出力端子に内
    部で共通に接続され、且つ前記ＥＸＯＲ回路の出力を受
    ける検査用の共通出力端子とを備えたことを特徴とする
    請求項１５記載の半導体記憶装置。
17. 【請求項１７】 内部に備える複数の記憶素子の検査時
    に、前記複数の記憶素子から検査の結果データが読み出
    される複数のリードデータバスと、 前記各リードデータバスが接続される検査用の共通出力
    端子と、 前記検査時のみ有効となるアドレスを受け、前記受けた
    アドレスに基づいて、前記共通出力端子に接続されるリ
    ードデータバスの数を制御する制御手段とを備えること
    を特徴とする半導体記憶装置。
18. 【請求項１８】 前記制御手段は、 前記検査時のみ有効となるアドレスを受けて、前記リー
    ドデータバスのうち一部を前記共通出力端子に接続する
    スイッチ回路を備えることを特徴とする請求項１７記載
    の半導体記憶装置。
19. 【請求項１９】 内部に備える複数の記憶素子の検査に
    際し、 前記複数の記憶素子から検査の結果データを複数のリー
    ドデータバスに読み出し、 前記検査時のみ有効となるアドレスに基づいて、前記複
    数のリードデータバスのうち一部づつを検査用共通出力
    端子に順次接続することを特徴とする半導体記憶装置の
    検査方法。