JPH11122062A - 利得制御回路 - Google Patents
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- JPH11122062A JPH11122062A JP27846297A JP27846297A JPH11122062A JP H11122062 A JPH11122062 A JP H11122062A JP 27846297 A JP27846297 A JP 27846297A JP 27846297 A JP27846297 A JP 27846297A JP H11122062 A JPH11122062 A JP H11122062A
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
- H03G1/0029—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements using field-effect transistors [FET]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/0052—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using diodes
- H03G1/0058—PIN-diodes
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- Control Of Amplification And Gain Control (AREA)
- Attenuators (AREA)
Abstract
(57)【要約】
【課題】 利得制御の過程で悪化する歪みを改善するも
のである。 【解決手段】 可変減衰回路２の出力側にＦＥＴを増幅
素子とする可変利得増幅回路３を接続し、前記可変減衰
回路２の減衰量と前記可変利得増幅回路３の利得とを共
通の利得制御電圧Ｖａで制御し、前記可変利得増幅回路
３が利得減衰を開始した後に前記可変減衰回路２が減衰
を開始するようにし、前記利得制御電圧Ｖａに対する前
記可変減衰回路２の減衰の傾斜を前記利得制御電圧Ｖａ
に対する前記可変利得増幅回路３の利得減衰の傾斜より
も急峻にした。
のである。 【解決手段】 可変減衰回路２の出力側にＦＥＴを増幅
素子とする可変利得増幅回路３を接続し、前記可変減衰
回路２の減衰量と前記可変利得増幅回路３の利得とを共
通の利得制御電圧Ｖａで制御し、前記可変利得増幅回路
３が利得減衰を開始した後に前記可変減衰回路２が減衰
を開始するようにし、前記利得制御電圧Ｖａに対する前
記可変減衰回路２の減衰の傾斜を前記利得制御電圧Ｖａ
に対する前記可変利得増幅回路３の利得減衰の傾斜より
も急峻にした。
Description
【０００１】
【発明の属する技術分野】本発明は、テレビジョンチュ
−ナ等の入力回路部に使用される利得制御回路に関す
る。
−ナ等の入力回路部に使用される利得制御回路に関す
る。
【０００２】
【従来の技術】従来の利得制御回路を図４および図５に
従って説明する。ここで、図４は従来の利得制御回路の
構成を示し、図５は従来の利得制御回路の減衰特性を示
す。
従って説明する。ここで、図４は従来の利得制御回路の
構成を示し、図５は従来の利得制御回路の減衰特性を示
す。
【０００３】先ず、図４において、利得制御回路２１は
可変減衰回路２２と可変利得増幅回路２３とを有し、可
変減衰回路２２は信号入力端２１ａと可変利得増幅回路
２３との間に設けられている。そして、可変減衰回路２
１と可変利得増幅回路２３とに共通の利得制御電圧Ｖａ
が供給される。
可変減衰回路２２と可変利得増幅回路２３とを有し、可
変減衰回路２２は信号入力端２１ａと可変利得増幅回路
２３との間に設けられている。そして、可変減衰回路２
１と可変利得増幅回路２３とに共通の利得制御電圧Ｖａ
が供給される。
【０００４】可変減衰回路２２は入力端２１ａと可変利
得増幅回路２３とを結ぶ信号伝送経路２２ａに直列に介
挿された第一のピンダイオ−ド２４と、信号伝送経路２
２ａとグランドとの間に介挿された第二のピンダイオ−
ド２５とを備えている。この第二のピンダイオ−ド２５
のカソ−ドは第一のピンダイオ−ド２４のアノ−ドに接
続されている。そして、第一のピンダイオ−ド２４のカ
ソ−ドは抵抗２６を介してグランドに直流的に接続さ
れ、また、第二のピンダイオ−ド２５のアノ−ドには、
電源電圧Ｂを分圧抵抗２７、２８によって分圧した電圧
が固定バイアス電圧として抵抗２９を介して印加されて
いる。
得増幅回路２３とを結ぶ信号伝送経路２２ａに直列に介
挿された第一のピンダイオ−ド２４と、信号伝送経路２
２ａとグランドとの間に介挿された第二のピンダイオ−
ド２５とを備えている。この第二のピンダイオ−ド２５
のカソ−ドは第一のピンダイオ−ド２４のアノ−ドに接
続されている。そして、第一のピンダイオ−ド２４のカ
ソ−ドは抵抗２６を介してグランドに直流的に接続さ
れ、また、第二のピンダイオ−ド２５のアノ−ドには、
電源電圧Ｂを分圧抵抗２７、２８によって分圧した電圧
が固定バイアス電圧として抵抗２９を介して印加されて
いる。
【０００５】また、第一のピンダイオ−ド２４のアノ−
ドおよび第二のピンダイオ−ド２５のカソ−ドには高周
波阻止用のチョ−クインダクタ３０の一端が接続される
とともに、このチョ−クインダクタ３０の他端がエミッ
タフォロアトランジスタ３１のエミッタに接続され、こ
のエミッタフォロアトランジスタ３１のベ−スに共通の
利得制御電圧Ｖａが供給されるようになっている。
ドおよび第二のピンダイオ−ド２５のカソ−ドには高周
波阻止用のチョ−クインダクタ３０の一端が接続される
とともに、このチョ−クインダクタ３０の他端がエミッ
タフォロアトランジスタ３１のエミッタに接続され、こ
のエミッタフォロアトランジスタ３１のベ−スに共通の
利得制御電圧Ｖａが供給されるようになっている。
【０００６】可変利得増幅回路２３は、図示はしない
が、増幅素子としてデュアルゲ−トＦＥＴ（電界効果ト
ランジスタ）が用いられ、可変減衰回路２２を通過した
信号がその第一ゲ−トに入力され、第二ゲ−トに共通の
利得制御電圧Ｖａが供給される。この共通の利得制御電
圧Ｖａは４ボルトから低下するようになっており、図５
に示すように、４ボルトの時には可変減衰回路２２の減
衰量と可変利得増幅回路２３の利得減衰量とがほぼ０ｄ
Ｂとなり、利得制御電圧Ｖａが低下するにしたがって減
衰量が増加する。
が、増幅素子としてデュアルゲ−トＦＥＴ（電界効果ト
ランジスタ）が用いられ、可変減衰回路２２を通過した
信号がその第一ゲ−トに入力され、第二ゲ−トに共通の
利得制御電圧Ｖａが供給される。この共通の利得制御電
圧Ｖａは４ボルトから低下するようになっており、図５
に示すように、４ボルトの時には可変減衰回路２２の減
衰量と可変利得増幅回路２３の利得減衰量とがほぼ０ｄ
Ｂとなり、利得制御電圧Ｖａが低下するにしたがって減
衰量が増加する。
【０００７】即ち、利得制御電圧が４ボルトのときはエ
ミッタフォロアトランジスタ３１、チョ−クインダクタ
３０を介して第一のピンダイオ−ド２４、抵抗２６に充
分な電流が流れ、一方、第二のピンダイオ−ド２５には
逆バイアス電圧が加わるように分圧抵抗２７、２８の抵
抗値が設定されているので、この第二のピンダイオ−ド
２５には電流が流れない。従って、可変減衰回路２２の
減衰量はほぼ０ｄＢとなる。利得制御電圧Ｖａが４ボル
トから低下するにしたがって第一のピンダイオ−ド２４
のアノ−ドおよび第二のピンダイオ−ド２５のカソ−ド
の電圧が低下し第一のピンダイオ−ド２４の電流が減少
するとともに第二のピンダイオ−ド２５に電流が流れ始
める。そのため、入力端２１ａに入力された信号が減衰
して可変利得増幅回路２３に入力される。この場合、第
一のピンダイオ−ド２４に流れる電流は利得制御電圧Ｖ
ａに基づくエミッタフォロアトランジスタ３１からの電
流と第二のピンダイオ−ド２５を流れる電流とが加算さ
れている。
ミッタフォロアトランジスタ３１、チョ−クインダクタ
３０を介して第一のピンダイオ−ド２４、抵抗２６に充
分な電流が流れ、一方、第二のピンダイオ−ド２５には
逆バイアス電圧が加わるように分圧抵抗２７、２８の抵
抗値が設定されているので、この第二のピンダイオ−ド
２５には電流が流れない。従って、可変減衰回路２２の
減衰量はほぼ０ｄＢとなる。利得制御電圧Ｖａが４ボル
トから低下するにしたがって第一のピンダイオ−ド２４
のアノ−ドおよび第二のピンダイオ−ド２５のカソ−ド
の電圧が低下し第一のピンダイオ−ド２４の電流が減少
するとともに第二のピンダイオ−ド２５に電流が流れ始
める。そのため、入力端２１ａに入力された信号が減衰
して可変利得増幅回路２３に入力される。この場合、第
一のピンダイオ−ド２４に流れる電流は利得制御電圧Ｖ
ａに基づくエミッタフォロアトランジスタ３１からの電
流と第二のピンダイオ−ド２５を流れる電流とが加算さ
れている。
【０００８】一方、可変利得増幅回路２３においても利
得制御電圧Ｖａの低下に従ってドレイン電流が減少して
相互コンダクタンスが低下して利得が低下する。
得制御電圧Ｖａの低下に従ってドレイン電流が減少して
相互コンダクタンスが低下して利得が低下する。
【０００９】ここで、可変減衰回路２２の減衰特性と可
変利得増幅回路２３の減衰特性は図５に示されるが、図
５のカ−ブＡは可変減衰回路２２の減衰特性、カ−ブＢ
は可変利得増幅回路２３の減衰特性である。また、カ−
ブＣは全体の（加算した）減衰特性を示す。図５から分
かるように、同じ利得制御電圧に対する減衰量の変化、
即ち、減衰の傾斜は可変減衰回路２２の方が緩慢になっ
ている。可変減衰回路２２の減衰特性が緩慢になる理由
は、利得制御電圧Ｖａが低下しても第二のピンダイオ−
ド２５を介して第一のピンダイオ−ドに電流が流れてい
るためである。従って、利得制御電圧の特定の範囲を考
えると全体の減衰量に対する可変利得増幅回路２３の減
衰量の割合が大きいことになり、逆に可変減衰回路２２
の減衰量が少なくなる。そのため、可変利得増幅回路２
３に入力される信号のレベルが大きくなり、可変利得増
幅回路２３で発生する歪みが増加する。
変利得増幅回路２３の減衰特性は図５に示されるが、図
５のカ−ブＡは可変減衰回路２２の減衰特性、カ−ブＢ
は可変利得増幅回路２３の減衰特性である。また、カ−
ブＣは全体の（加算した）減衰特性を示す。図５から分
かるように、同じ利得制御電圧に対する減衰量の変化、
即ち、減衰の傾斜は可変減衰回路２２の方が緩慢になっ
ている。可変減衰回路２２の減衰特性が緩慢になる理由
は、利得制御電圧Ｖａが低下しても第二のピンダイオ−
ド２５を介して第一のピンダイオ−ドに電流が流れてい
るためである。従って、利得制御電圧の特定の範囲を考
えると全体の減衰量に対する可変利得増幅回路２３の減
衰量の割合が大きいことになり、逆に可変減衰回路２２
の減衰量が少なくなる。そのため、可変利得増幅回路２
３に入力される信号のレベルが大きくなり、可変利得増
幅回路２３で発生する歪みが増加する。
【００１０】また、可変減衰回路２３に使用している増
幅素子であるＦＥＴ自身も、ほぼ１０ｄＢ以上利得減衰
すると歪みが増加することが知られており、このような
状態で可変減衰回路の減衰量が少ないと全体の歪みがさ
らに悪化する。
幅素子であるＦＥＴ自身も、ほぼ１０ｄＢ以上利得減衰
すると歪みが増加することが知られており、このような
状態で可変減衰回路の減衰量が少ないと全体の歪みがさ
らに悪化する。
【００１１】
【発明が解決しようとする課題】以上のように、従来の
利得制御回路２１は、可変利得増幅回路２３の前段に設
けられた可変減衰回路２２の減衰特性の傾斜が可変利得
増幅回路２３の利得減衰特性の傾斜よりも緩慢であった
ので、歪みが大きかった。そこで、本発明の利得制御回
路では、利得制御の過程で悪化する歪みを改善するもの
である。
利得制御回路２１は、可変利得増幅回路２３の前段に設
けられた可変減衰回路２２の減衰特性の傾斜が可変利得
増幅回路２３の利得減衰特性の傾斜よりも緩慢であった
ので、歪みが大きかった。そこで、本発明の利得制御回
路では、利得制御の過程で悪化する歪みを改善するもの
である。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、本発明の利得制御回路は、可変減衰回路の出力側に
ＦＥＴを増幅素子とする可変利得増幅回路を接続し、前
記可変減衰回路の減衰量と前記可変利得増幅回路の利得
とを共通の利得制御電圧で制御し、前記可変利得増幅回
路が利得減衰を開始した後に前記可変減衰回路が減衰を
開始するようにし、前記利得制御電圧に対する前記可変
減衰回路の減衰の傾斜を前記利得制御電圧に対する前記
可変利得増幅回路の利得減衰の傾斜よりも急峻にした。
め、本発明の利得制御回路は、可変減衰回路の出力側に
ＦＥＴを増幅素子とする可変利得増幅回路を接続し、前
記可変減衰回路の減衰量と前記可変利得増幅回路の利得
とを共通の利得制御電圧で制御し、前記可変利得増幅回
路が利得減衰を開始した後に前記可変減衰回路が減衰を
開始するようにし、前記利得制御電圧に対する前記可変
減衰回路の減衰の傾斜を前記利得制御電圧に対する前記
可変利得増幅回路の利得減衰の傾斜よりも急峻にした。
【００１３】また、本発明の利得制御回路は、前記可変
減衰回路は信号伝送経路に直列に介挿された第一のピン
ダイオ−ドと、前記第一のピンダイオ−ドのカソ−ドに
そのカソ−ドが接続され、前記信号伝送経路とグランド
との間に介挿された第二のピンダイオ−ドとを備え、前
記第一のピンダイオ−ドを通流する電流の増減方向と前
記第二のピンダイオ−ドを通流する電流の増減方向とを
互いに逆とした。
減衰回路は信号伝送経路に直列に介挿された第一のピン
ダイオ−ドと、前記第一のピンダイオ−ドのカソ−ドに
そのカソ−ドが接続され、前記信号伝送経路とグランド
との間に介挿された第二のピンダイオ−ドとを備え、前
記第一のピンダイオ−ドを通流する電流の増減方向と前
記第二のピンダイオ−ドを通流する電流の増減方向とを
互いに逆とした。
【００１４】また、本発明の利得制御回路は、前記第一
のピンダイオ−ドのカソ−ドとおよび前記第二のピンダ
イオ−ドカソ−ドとの接続点を前記グランドに直流的に
接続し、前記第二のピンダイオ−ドのアノ−ドに固定の
バイアス電圧を印加し、前記第一のピンダイオ−ドを通
流する電流及び前記第二のピンダイオ−ドを通流する電
流を増減する制御電圧を前記第一のピンダイオ−ドのア
ノ−ドに供給した。
のピンダイオ−ドのカソ−ドとおよび前記第二のピンダ
イオ−ドカソ−ドとの接続点を前記グランドに直流的に
接続し、前記第二のピンダイオ−ドのアノ−ドに固定の
バイアス電圧を印加し、前記第一のピンダイオ−ドを通
流する電流及び前記第二のピンダイオ−ドを通流する電
流を増減する制御電圧を前記第一のピンダイオ−ドのア
ノ−ドに供給した。
【００１５】また、本発明の利得制御回路は、前記利得
制御電圧を前記可変利得増幅回路に供給するとともにエ
ミッタフォロア−トランジスタのベ−スに供給し、前記
トランジスタのエミッタから前記制御電圧を導出すると
ともに前記第二のピンダイオ−ドのアノ−ドに供給し
た。
制御電圧を前記可変利得増幅回路に供給するとともにエ
ミッタフォロア−トランジスタのベ−スに供給し、前記
トランジスタのエミッタから前記制御電圧を導出すると
ともに前記第二のピンダイオ−ドのアノ−ドに供給し
た。
【００１６】
【発明の実施の形態】本発明の利得制御回路を図１乃至
図３に従って説明する。ここで、図１は本発明の利得制
御回路の構成を示し、図２、図３はそれぞれ本発明の利
得制御回路の減衰特性、歪み特性を示す。先ず、図１に
おいて、利得制御回路１は可変減衰回路２と可変利得増
幅回路３とを有し、可変減衰回路２は信号入力端１ａと
可変利得増幅回路３との間に設けられている。そして、
可変減衰回路１と可変利得増幅回路３とに共通の利得制
御電圧Ｖａが供給される。
図３に従って説明する。ここで、図１は本発明の利得制
御回路の構成を示し、図２、図３はそれぞれ本発明の利
得制御回路の減衰特性、歪み特性を示す。先ず、図１に
おいて、利得制御回路１は可変減衰回路２と可変利得増
幅回路３とを有し、可変減衰回路２は信号入力端１ａと
可変利得増幅回路３との間に設けられている。そして、
可変減衰回路１と可変利得増幅回路３とに共通の利得制
御電圧Ｖａが供給される。
【００１７】可変減衰回路２は入力端１ａと可変利得増
幅回路３とを結ぶ信号伝送経路２ａに直列に介挿された
第一のピンダイオ−ド４と、信号伝送経路２ａとグラン
ドとの間に介挿された第二のピンダイオ−ド５とを備え
ている。この第二のピンダイオ−ド５のカソ−ドは第一
のピンダイオ−ド４のカソ−ドに接続されている。そし
て、第一のピンダイオ−ド４のカソ−ドと第二のピンダ
イオ−ド５のカソ−ドとは抵抗６を介してグランドに直
流的に接続され、また、第二のピンダイオ−ド５のアノ
−ドには、電源電圧Ｂを分圧抵抗７、８によって分圧し
た電圧が固定バイアス電圧として抵抗９を介して印加さ
れている。
幅回路３とを結ぶ信号伝送経路２ａに直列に介挿された
第一のピンダイオ−ド４と、信号伝送経路２ａとグラン
ドとの間に介挿された第二のピンダイオ−ド５とを備え
ている。この第二のピンダイオ−ド５のカソ−ドは第一
のピンダイオ−ド４のカソ−ドに接続されている。そし
て、第一のピンダイオ−ド４のカソ−ドと第二のピンダ
イオ−ド５のカソ−ドとは抵抗６を介してグランドに直
流的に接続され、また、第二のピンダイオ−ド５のアノ
−ドには、電源電圧Ｂを分圧抵抗７、８によって分圧し
た電圧が固定バイアス電圧として抵抗９を介して印加さ
れている。
【００１８】また、第一のピンダイオ−ド４のアノ−ド
には高周波阻止用のチョ−クインダクタ１０の一端が接
続されるとともに、このチョ−クインダクタ１０の他端
がエミッタフォロアトランジスタ１１のエミッタに接続
され、このエミッタフォロアトランジスタ１１のベ−ス
に共通の利得制御電圧Ｖａが供給されるようになってい
る。
には高周波阻止用のチョ−クインダクタ１０の一端が接
続されるとともに、このチョ−クインダクタ１０の他端
がエミッタフォロアトランジスタ１１のエミッタに接続
され、このエミッタフォロアトランジスタ１１のベ−ス
に共通の利得制御電圧Ｖａが供給されるようになってい
る。
【００１９】可変利得増幅回路３は、図示はしないが、
増幅素子としてデュアルゲ−トＦＥＴ（電界効果トラン
ジスタ）が用いられ、可変減衰回路２を通過した信号が
その第一ゲ−トに入力され、第二ゲ−トに共通の利得制
御電圧Ｖａが供給される。この共通の利得制御電圧Ｖａ
は４ボルトから低下するようになっており、図２に示す
ように、４ボルトの時には可変減衰回路２の減衰量と可
変利得増幅回路３の利得減衰量とがほぼ０ｄＢとなり、
利得制御電圧Ｖａが低下するにしたがって減衰量が増加
する。
増幅素子としてデュアルゲ−トＦＥＴ（電界効果トラン
ジスタ）が用いられ、可変減衰回路２を通過した信号が
その第一ゲ−トに入力され、第二ゲ−トに共通の利得制
御電圧Ｖａが供給される。この共通の利得制御電圧Ｖａ
は４ボルトから低下するようになっており、図２に示す
ように、４ボルトの時には可変減衰回路２の減衰量と可
変利得増幅回路３の利得減衰量とがほぼ０ｄＢとなり、
利得制御電圧Ｖａが低下するにしたがって減衰量が増加
する。
【００２０】即ち、利得制御電圧が４ボルトのときはエ
ミッタフォロアトランジスタ１１、チョ−クインダクタ
１０を介して第一のピンダイオ−ド４、抵抗６に充分な
電流が流れ、一方、第二のピンダイオ−ド５には逆バイ
アス電圧が加わるように分圧抵抗７、８の抵抗値が設定
されているので、この第二のピンダイオ−ド５には電流
が流れない。従って、可変減衰回路２の減衰量はほぼ０
ｄＢとなる。利得制御電圧Ｖａが４ボルトから低下する
にしたがって第一のピンダイオ−ド４のカソ−ドの電圧
が低下し第一のピンダイオ−ド２４の電流が減少すると
ともに第二のピンダイオ−ド５に電流が流れ始める。そ
のため、入力端１ａに入力された信号が減衰して可変利
得増幅回路３に入力される。この場合は、第一のピンダ
イオ−ド２４に流れる電流と第二のピンダイオ−ド２５
を流れる電流とが加算されて抵抗６に流れるように成っ
ている。
ミッタフォロアトランジスタ１１、チョ−クインダクタ
１０を介して第一のピンダイオ−ド４、抵抗６に充分な
電流が流れ、一方、第二のピンダイオ−ド５には逆バイ
アス電圧が加わるように分圧抵抗７、８の抵抗値が設定
されているので、この第二のピンダイオ−ド５には電流
が流れない。従って、可変減衰回路２の減衰量はほぼ０
ｄＢとなる。利得制御電圧Ｖａが４ボルトから低下する
にしたがって第一のピンダイオ−ド４のカソ−ドの電圧
が低下し第一のピンダイオ−ド２４の電流が減少すると
ともに第二のピンダイオ−ド５に電流が流れ始める。そ
のため、入力端１ａに入力された信号が減衰して可変利
得増幅回路３に入力される。この場合は、第一のピンダ
イオ−ド２４に流れる電流と第二のピンダイオ−ド２５
を流れる電流とが加算されて抵抗６に流れるように成っ
ている。
【００２１】一方、可変利得増幅回路３においても利得
制御電圧Ｖａの低下に従ってドレイン電流が減少して相
互コンダクタンスが低下して利得が低下する。
制御電圧Ｖａの低下に従ってドレイン電流が減少して相
互コンダクタンスが低下して利得が低下する。
【００２２】そして、本発明の利得制御回路１のおける
可変減衰回路２では、利得制御の過程で第二のピンダイ
オ−ド５に流れる電流が第一のピンダイオ−ド４に流れ
ないので、第一のピンダイオ−ド４に流れる電流は利得
制御電圧Ｖａの低下のみによって減少する。従って、第
一のピンダイオ−ドの抵抗は急激に増加して図２のカ−
ブａに示すように減衰量も急激に大きくなる。また、図
２のカ−ブｂは可変利得増幅回路３の利得減衰特性であ
り、カ−ブａとカ−ブｂとの比較から、ほぼ５ｄＢ以上
の減衰量では可変利得増幅回路３の減衰特性の傾斜より
も可変減衰回路２の減衰特性の傾斜が急峻になっている
ことが分かる。なお、カ−ブｃは可変減衰回路２の減衰
量と可変利得増幅回路３の利得減衰量とを加算したもの
である。
可変減衰回路２では、利得制御の過程で第二のピンダイ
オ−ド５に流れる電流が第一のピンダイオ−ド４に流れ
ないので、第一のピンダイオ−ド４に流れる電流は利得
制御電圧Ｖａの低下のみによって減少する。従って、第
一のピンダイオ−ドの抵抗は急激に増加して図２のカ−
ブａに示すように減衰量も急激に大きくなる。また、図
２のカ−ブｂは可変利得増幅回路３の利得減衰特性であ
り、カ−ブａとカ−ブｂとの比較から、ほぼ５ｄＢ以上
の減衰量では可変利得増幅回路３の減衰特性の傾斜より
も可変減衰回路２の減衰特性の傾斜が急峻になっている
ことが分かる。なお、カ−ブｃは可変減衰回路２の減衰
量と可変利得増幅回路３の利得減衰量とを加算したもの
である。
【００２３】この結果、ほぼ５ｄＢの減衰となる付近で
は、同じ利得制御電圧に対する可変減衰回路２の減衰量
が大きくなるので可変利得増幅回路３に入力される信号
レベルが低くなって可変利得増幅回路３で発生する歪み
が押さえられる。図３は、従来の利得制御回路２１と本
発明の利得制御回路１との三次歪み（ＩＭ３）の比較を
示すものである。図３において、カ−ブＦ０、Ｆ１、Ｆ
２、Ｆ３はそれぞれ全体の減衰量が０ｄＢ、１０ｄＢ、
２０ｄＢ、３０ｄＢでの基本波の入出力特性を示すもの
であり、カ−ブＤ１、Ｄ２、Ｄ３はそれぞれ全体の減衰
量が１０ｄＢ、２０ｄＢ、３０ｄＢでの従来の利得制御
回路２１の三次歪みの特性である。また、カ−ブｄ１、
ｄ２、ｄ３はそれぞれ全体の減衰量が１０ｄＢ、２０ｄ
Ｂ、３０ｄＢでの本発明の利得制御回路１の三次歪みの
特性である。この比較から分かるように、本発明の利得
制御回路では減衰量の増加にともなって、１０ｄＢの減
衰ではインタ−セプトポイントがＤ１０からｄ１０へと
改善され、同等に２０ｄＢの減衰ではＤ２０からｄ２０
へ、３０ｄＢの減衰ではＤ３０からｄ３０へと改善され
ている。
は、同じ利得制御電圧に対する可変減衰回路２の減衰量
が大きくなるので可変利得増幅回路３に入力される信号
レベルが低くなって可変利得増幅回路３で発生する歪み
が押さえられる。図３は、従来の利得制御回路２１と本
発明の利得制御回路１との三次歪み（ＩＭ３）の比較を
示すものである。図３において、カ−ブＦ０、Ｆ１、Ｆ
２、Ｆ３はそれぞれ全体の減衰量が０ｄＢ、１０ｄＢ、
２０ｄＢ、３０ｄＢでの基本波の入出力特性を示すもの
であり、カ−ブＤ１、Ｄ２、Ｄ３はそれぞれ全体の減衰
量が１０ｄＢ、２０ｄＢ、３０ｄＢでの従来の利得制御
回路２１の三次歪みの特性である。また、カ−ブｄ１、
ｄ２、ｄ３はそれぞれ全体の減衰量が１０ｄＢ、２０ｄ
Ｂ、３０ｄＢでの本発明の利得制御回路１の三次歪みの
特性である。この比較から分かるように、本発明の利得
制御回路では減衰量の増加にともなって、１０ｄＢの減
衰ではインタ−セプトポイントがＤ１０からｄ１０へと
改善され、同等に２０ｄＢの減衰ではＤ２０からｄ２０
へ、３０ｄＢの減衰ではＤ３０からｄ３０へと改善され
ている。
【００２４】
【発明の効果】本発明の利得制御回路は、可変減衰回路
の出力側に可変利得増幅回路を接続し、可変利得増幅回
路が利得減衰を開始した後に可変減衰回路が減衰を開始
するようにし、可変減衰回路の減衰の傾斜を可変利得増
幅回路の利得減衰の傾斜よりも急峻にしたので、同じ利
得制御電圧に対する可変減衰回路の減衰量が大きくなる
ので可変利得増幅回路に入力される信号レベルが低くな
って可変利得増幅回路で発生する歪みが押さえられる。
の出力側に可変利得増幅回路を接続し、可変利得増幅回
路が利得減衰を開始した後に可変減衰回路が減衰を開始
するようにし、可変減衰回路の減衰の傾斜を可変利得増
幅回路の利得減衰の傾斜よりも急峻にしたので、同じ利
得制御電圧に対する可変減衰回路の減衰量が大きくなる
ので可変利得増幅回路に入力される信号レベルが低くな
って可変利得増幅回路で発生する歪みが押さえられる。
【００２５】また、本発明の利得制御回路は、可変減衰
回路は信号伝送経路に直列に介挿された第一のピンダイ
オ−ドと、この第一のピンダイオ−ドのカソ−ドにその
カソ−ドが接続され、信号伝送経路とグランドとの間に
介挿された第二のピンダイオ−ドとを備え、第一のピン
ダイオ−ドを通流する電流の増減方向と前記第二のピン
ダイオ−ドを通流する電流の増減方向とを互いに逆とし
たので、利得制御の過程で第二のピンダイオ−ドに流れ
る電流が第一のピンダイオ−ドには流れないので、第一
のピンダイオ−ドに流れる電流は利得制御電圧の低下の
みによって減少する。従って、第一のピンダイオ−ドの
抵抗は急激に増加して減衰量も急激に大きくなる。
回路は信号伝送経路に直列に介挿された第一のピンダイ
オ−ドと、この第一のピンダイオ−ドのカソ−ドにその
カソ−ドが接続され、信号伝送経路とグランドとの間に
介挿された第二のピンダイオ−ドとを備え、第一のピン
ダイオ−ドを通流する電流の増減方向と前記第二のピン
ダイオ−ドを通流する電流の増減方向とを互いに逆とし
たので、利得制御の過程で第二のピンダイオ−ドに流れ
る電流が第一のピンダイオ−ドには流れないので、第一
のピンダイオ−ドに流れる電流は利得制御電圧の低下の
みによって減少する。従って、第一のピンダイオ−ドの
抵抗は急激に増加して減衰量も急激に大きくなる。
【００２６】また、本発明の利得制御回路は、第一のピ
ンダイオ−ドのカソ−ドと第二のピンダイオ−ドカソ−
ドとの接続点をグランドに直流的に接続し、第二のピン
ダイオ−ドのアノ−ドに固定のバイアス電圧を印加し、
第一のピンダイオ−ドを通流する電流及び前記第二のピ
ンダイオ−ドを通流する電流を増減する制御電圧を第一
のピンダイオ−ドのアノ−ドに供給したので、固定のバ
イアス電圧の設定によって第二のピンダイオ−ドに流れ
る電流の通流開始時の利得制御電圧を設定することがで
きる。従って、可変利得増幅回路の歪みが増加するとき
の利得制御電圧時に可変減衰回路の減衰量が大きくなる
ようにできる。
ンダイオ−ドのカソ−ドと第二のピンダイオ−ドカソ−
ドとの接続点をグランドに直流的に接続し、第二のピン
ダイオ−ドのアノ−ドに固定のバイアス電圧を印加し、
第一のピンダイオ−ドを通流する電流及び前記第二のピ
ンダイオ−ドを通流する電流を増減する制御電圧を第一
のピンダイオ−ドのアノ−ドに供給したので、固定のバ
イアス電圧の設定によって第二のピンダイオ−ドに流れ
る電流の通流開始時の利得制御電圧を設定することがで
きる。従って、可変利得増幅回路の歪みが増加するとき
の利得制御電圧時に可変減衰回路の減衰量が大きくなる
ようにできる。
【００２７】また、本発明の利得制御回路は、利得制御
電圧を可変利得増幅回路に供給するとともにエミッタフ
ォロア−トランジスタのベ−スに供給し、トランジスタ
のエミッタから制御電圧を導出するとともに第二のピン
ダイオ−ドのアノ−ドに供給したので、可変利得増幅回
路の利得減衰開始よりも可変減衰回路の減衰開始を遅ら
せることが一層容易となる。
電圧を可変利得増幅回路に供給するとともにエミッタフ
ォロア−トランジスタのベ−スに供給し、トランジスタ
のエミッタから制御電圧を導出するとともに第二のピン
ダイオ−ドのアノ−ドに供給したので、可変利得増幅回
路の利得減衰開始よりも可変減衰回路の減衰開始を遅ら
せることが一層容易となる。
【図１】本発明の利得制御回路を示す。
【図２】本発明の利得制御回路の利得減衰量の特性図で
ある。
ある。
【図３】本発明の利得制御回路の歪み特性図である。
【図４】従来の利得制御回路を示す。
【図５】従来の利得制御回路の利得減衰量の特性図であ
る。
る。
【符号の説明】 １ 利得制御回路 ２ 可変減衰回路 ３ 可変利得増幅回路 ４ 第一のピンダイオ−ド ５ 第二のピンダイオ−ド ６、９ 抵抗 ７、８ 分圧抵抗 １０ チョ−クインダクタ １１ エミッタフォロアトランジスタ
Claims (4)
- 【請求項１】 可変減衰回路の出力側にＦＥＴを増幅素
子とする可変利得増幅回路を接続し、前記可変減衰回路
の減衰量と前記可変利得増幅回路の利得とを共通の利得
制御電圧で制御し、前記可変利得増幅回路が利得減衰を
開始した後に前記可変減衰回路が減衰を開始するように
し、前記利得制御電圧に対する前記可変減衰回路の減衰
の傾斜を前記利得制御電圧に対する前記可変利得増幅回
路の利得減衰の傾斜よりも急峻にしたことを特徴とする
利得制御回路。 - 【請求項２】 前記可変減衰回路は信号伝送経路に直列
に介挿された第一のピンダイオ−ドと、前記第一のピン
ダイオ−ドのカソ−ドにそのカソ−ドが接続され、前記
信号伝送経路とグランドとの間に介挿された第二のピン
ダイオ−ドとを備え、前記第一のピンダイオ−ドを通流
する電流の増減方向と前記第二のピンダイオ−ドを通流
する電流の増減方向とを互いに逆としたことを特徴とす
る請求項１記載の利得制御回路。 - 【請求項３】 前記第一のピンダイオ−ドのカソ−ドと
および前記第二のピンダイオ−ドカソ−ドとの接続点を
前記グランドに直流的に接続し、前記第二のピンダイオ
−ドのアノ−ドに固定のバイアス電圧を印加し、前記第
一のピンダイオ−ドを通流する電流及び前記第二のピン
ダイオ−ドを通流する電流を増減する制御電圧を前記第
一のピンダイオ−ドのアノ−ドに供給したことを特徴と
する請求項２記載の利得制御回路。 - 【請求項４】 前記利得制御電圧を前記可変利得増幅回
路に供給するとともにエミッタフォロア−トランジスタ
のベ−スに供給し、前記トランジスタのエミッタから前
記制御電圧を導出するとともに前記第二のピンダイオ−
ドのアノ−ドに供給したことを特徴とする請求項３記載
の利得制御回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27846297A JPH11122062A (ja) | 1997-10-13 | 1997-10-13 | 利得制御回路 |
| EP19980307895 EP0909022B1 (en) | 1997-10-13 | 1998-09-29 | Gain control circuit |
| DE69827096T DE69827096T2 (de) | 1997-10-13 | 1998-09-29 | Verstärkungssteuerungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27846297A JPH11122062A (ja) | 1997-10-13 | 1997-10-13 | 利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11122062A true JPH11122062A (ja) | 1999-04-30 |
Family
ID=17597675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27846297A Withdrawn JPH11122062A (ja) | 1997-10-13 | 1997-10-13 | 利得制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0909022B1 (ja) |
| JP (1) | JPH11122062A (ja) |
| DE (1) | DE69827096T2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54150056A (en) * | 1978-05-17 | 1979-11-24 | Matsushita Electric Ind Co Ltd | Amplifying device |
| JPH0779216B2 (ja) * | 1986-09-19 | 1995-08-23 | 松下電器産業株式会社 | 高周波増幅装置 |
| JPH0687532B2 (ja) * | 1987-01-28 | 1994-11-02 | 株式会社日立製作所 | 自動利得制御回路 |
-
1997
- 1997-10-13 JP JP27846297A patent/JPH11122062A/ja not_active Withdrawn
-
1998
- 1998-09-29 EP EP19980307895 patent/EP0909022B1/en not_active Expired - Lifetime
- 1998-09-29 DE DE69827096T patent/DE69827096T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69827096D1 (de) | 2004-11-25 |
| EP0909022A2 (en) | 1999-04-14 |
| EP0909022B1 (en) | 2004-10-20 |
| EP0909022A3 (en) | 2001-01-24 |
| DE69827096T2 (de) | 2005-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20040406 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A761 | Written withdrawal of application |
Effective date: 20040531 Free format text: JAPANESE INTERMEDIATE CODE: A761 |