JPH0340967B2

JPH0340967B2 -

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Publication number: JPH0340967B2
Application number: JP58219550A
Authority: JP
Priority date: 1983-11-24
Filing date: 1983-11-24
Publication date: 1991-06-20
Also published as: JPS60113509A

Description

【発明の詳細な説明】［発明の利用分野］本発明は差動増幅器に係り、時に電界効果型ト
ランジスタ（Field Effect Transistor、以下、
単にFETと称す）を入力手段とする差動増幅器
に関するものである。

［発明の背景］半導体回路の性能向上は年々進歩を続けてい
る。一般に広く使用される回路の中に演算増幅
器、コンパレータがあるが、この種の回路におい
ても性能向上が強く望まれているのは言うまでも
ない。演算増幅器、コンパレータは高い入力イン
ピーダンスを必要とするため、FETを入力手段
とする差動増幅器が入力回路に用いられることが
多い。この場合、差動増幅器の性能は演算増幅器
の入力に関する特性、即ち、入力オフセツト電
圧、周波数特性に直接影響を与えるので、益々そ
の改良が望まれている。

第１図は演算増幅器等に適用された従来の差動
増幅器の回路例を示す。この図において差動増幅
器は概略第２図のように書き直すことができる。
ここで、Q₁，Q₂はFETによる差動増幅器であり、
Q₃，Q₄はFETの負荷手段としてのアクテイブ・
ロード回路、Q₅は電圧増幅器、Q₆，Q₇は出力増
幅器である。

このような構成において、入力オフセツト電圧
はFET差動増幅回路で決定される。即ち、Ｎ段
の増幅器を縦続接続し、各段の入力オフセツト電
圧を入力側から順に、V₀₁，V₀₂，…V_ONとし、電
圧利得をA₁，A₂，…A_Nとすると、全体のオフセ
ツト電圧V₀は、V₀＝V₀₁＋V₀₂／A₁＋V₀₃／A₁・
A₂…のように表されることになる。ここで、各
段での利得、特に初段での利得が十分高いと、
V₀≒V₀₁となり、更にV₀₁が小さければ、V₀、即
ち、全回路の入力オフセツト電圧を小さくするこ
とができる。従つて、初段に用いられるFET入
力の差動増幅器回路は入力オフセツト電圧が小さ
く、かつ利得が高いものであることが望ましい。

第２図の回路においては、FET差動増幅回路
にモノリシツク構造のFETを用いてオフセツト
電圧を小さくし、負荷にカレント・ミラーによる
アクテイブ・ロード、即ち、インピーダンスの高
い負荷を用いて高い利得を得ている。

演算増幅器等の高速化を図るには、初段での増
幅器の周波数特性が良好であることが必要であ
る。一般に、縦続接続構成された増幅器のコーナ
ー周波数、即ち、周波数特性が−3dBとなる周波
数は、各段に用いられている増幅器のうち、最も
周波数特性の悪いもので決定される。従つて、演
算増幅器等の高速化を図るためには、先ず入力段
に用いられるFET入力の差動増幅器の周波数特
性が良好であることが必要とされる。また、演算
増幅器のように負帰還をかけて使用する場合に
は、負帰還経路におけるループ・ゲインが１以上
の周波数帯域内で増幅器の位相回転が180度に達
すると発振する。このため、多段に縦続接続して
演算増幅器を構成する各増幅器のコーナー周波
数、即ち、ポールは互に近い周波数関係にあるの
は好ましくなく、互に遠く離れているのが好まし
い。

第２図に示した回路においては、トランジスタ
Q₅が演算増幅器等の利得の主要な部分を発生さ
せる増幅器となる。一般にこのコーナー周波数よ
りも、他の増幅器のコーナー周波数を遥かに高く
設計して、発振の可能性を排除している。第１図
に示した回路の周波数特性は第３図に示すように
なり、コーナー周波数以上の特性は約−6dB／
octであることから、コーナー周波数は電圧増幅
器１つで決つていることが判る。以上の理由から
しても、FET入力の差動増幅器の周波数特性は
良好なものである必要がある。

第２図に示したFET差動増幅器において、コ
ーナー周波数を向上せしめるための手法として
は、FETに周波数特性の良いものを用いる、所
謂、素子による改善の方法と、負荷抵抗を小さく
する、所謂回路上の方法とが挙げられる。FET
の動作上限周波数は、入力容量Cissと相互コンダ
クタンスgmによりCiss／gmの時定数を指数に用
いて評価することができ、この指数の小さな素子
を用いることが前者の素子による特性の改善方法
である。一方、後者の回路上の改善方法は、負荷
インピーダンスR_LとFETの出力容量Cossにより
時定数R_L・Cossが形成され、これがロー・パス
型フイルタとして動作する。従つて、負荷インピ
ーダンスR_Lを減少せしめれば、FET素子の持つ
特性限界までコーナー周波数を高めることができ
る。これを実現するには、入・出力の時定数の関
係をR_L・Coss≦Ciss／gmとすればよいが、一般
にFETの入・出力容量は同程度であるので、こ
の条件はgm・R_L≦１となる。ここで、FET増幅
器の電圧利得A_VはA_V＝gm・R_Lであるから、A_V
≦１となり、周波数特性を最も良くしようとする
と、電圧利得は１程度以下、即ち、減衰状態とい
う状況になる。なお、回路の入力容量には、
FETのゲート・ドレイン間容量Cgsがミラー効果
により電圧利得A_V倍に増幅されA_V・Cgsとなつ
て加算されることが知られているが、このため、
電圧利得A_Vが１以上の場合には、既述のCissが
増加し、回路の動作速度が更に悪化することにな
る。因みに、ミラー効果は、入出力端子間の信号
が逆極性の増幅器で観測される現象である。

このように、従来技術によれば、、特性良好な
演算増幅器、即ち、入力オフセツト電圧が小さ
く、周波数特性良好な演算増幅器等を実現するた
めには、利得が高く、かつ周波数特性良好な
FET入力の差動増幅器が必要である。しかしな
がら、利得を向上させるためには、負荷インピー
ダンスを高める必要があるが、周波数特性を改善
させるためにはこれを低くすることが必要とな
り、両者の要求は背反することになる。

これら両者を同時に改善する手法としては、差
動増幅器に用いるFETのその相互コンダクタン
スgmを高めることが考えられるが、半導体の性
質上、これはFETの入・出力容量が増大するこ
とを意味する。結局、これは、入力インピーダン
スの低下を招き、高入力インピーダンスを必要と
する演算増幅器等には不向きである。

従つて、高入力インピーダンスを目標とする、
上記FET入力の差動増幅器の従来技術によれば、
利得が高く、かつコーナー周波数が高い、いう２
つの特性を同時に満足することができないという
不具合があるものとなつている。

［発明の目的］本発明の目的は、高い利得および周波数特性を
持ち、更には高入力インピーダンスを持つた差動
増幅器を提供するにある。

［発明の概要］上記目的を目的を達成すべく、それぞれゲート
電極に入力信号が与えられる一対のFETに、一
対のバイポーラ・トランジスタを所定に組合せる
ようにしたものである。即ち、より具体的には、
それら一対のFETのソース電極に抵抗を介し一
対のバイポーラ・トランジスタのベース電極を制
御するようにし、かつFETのドレイン電極とバ
イポーラ・トランジスタのコレクタ電極をたすき
がけ接続するように構成したものである。このよ
うな回路構成による場合は、FETとバイポー
ラ・トランジスタの組合せにより入力インピーダ
ンスが大きく、しかも同時に電圧利得、あるいは
動作速度が大きな差動増幅器が実現され得るもの
であり、また、たすきがけ接続によりミラー効果
による入力容量の増大、したがつて、動作速度の
低下を防止し得るものである。

［発明の実施例］以上、図面を参照しつつ本発明の一実施例につ
いて説明する。

第４図は本発明による差動増幅器をコンパレー
タに適用した回路例について示したものである。
同示のように、この回路はバイポーラ・トランジ
スタによるコンパレータにFET入力の前置増幅
器（図中一点鎖線表示）を設けて、高入力インピ
ーダンスの高速コンパレータを実現しようとする
ものである。

即ち、電源＋Vccには、それぞれ抵抗９，１０
を介しFETQ₁，Q₂のドレイン電極が接続される
とともに、バイポーラ・トランジスタQ₃，Q₄の
コレクタ電極が接続される。このFETQ₁，Q₂の
ソース電極はそれぞれバイポーラ・トランジスタ
Q₃，Q₄のベース電極に接続され、かつ抵抗５，
６を介し、２つのFETに共通に電流を与えるた
めのバイアス手段としての定電流源７に接続され
る。また、バイポーラ・トランジスタQ₃，Q₄の
エミツタ電極同士は接続されたうえ、共通に電流
を与えるためのバイアス回路としての定電流源８
に接続される。バイポーラ・トランジスタQ₃，
Q₄のコレクタ電極各々には負荷手段として抵抗
が接続されている。また、FETQ₁，Q₂のドレイ
ン電極とバイポーラ・トランジスタQ₃，Q₄のコ
レクタ電極とがたすきがけの形で接続されてい
る。このような構成において、FETQ₁，Q₂各々
のゲート電極は入力信号が印加さる入力端子にな
り、また、FETQ₁，Q₂各々のドレイン電極は出
力端子となる。たすきがけ接続においては、バイ
ポーラ・トランジスタQ₄の出力信号は、FETQ₁
の接続されている入力端子の信号と同相の信号、
即ち、同極性の信号となる。このため、前述のミ
ラー効果はなくなり、入力容量の増加による回路
動作速度の悪化、といつた事態は発生しなくなる
ものである。換言すれば、電圧利得A_Vが１以上
であつても、動作速度の悪化は防止され得るもの
である。なお、本実施例では、FETQ₁，Q₂対、
バイポーラ・トランジスタQ₃，Q₄対各々に共通
に電流を与えるバイアス回路として、双方の場合
とも定電流源を用いたが、FETQ₁，Q₂対や、バ
イポーラ・トランジスタQ₃，Q₄対を十分に作動
させるべく電流を供給し得るものならば、特に限
定されることなく他の回路を用いることも可能と
なつている。

１点鎖線表示された差動増幅器の出力、即ち、
FETQ₁，Q₂のドレイン電極は、例えばICコンパ
レタ１１の入力に接続される。しかして、ICコ
ンパレータ１１の出力はトランジスタQ₅，Q₆に
よつて構成される出力インタフエースのためのレ
ベルシフト回路を介し出力端に導かれる。

このように構成された差動増幅器において周波
数特性を最適にすると、コーナー周波数は約
160MHz、電圧利得は約２倍、即ち、＋6dBとな
り、従来技術による回路に比較して、コーナー周
波数を殆ど低下させずに、利得を6.4倍に工場さ
せることができた。なお、FETおよびバイポー
ラ・トランジスタともモノリシツク・デユアル・
デバイスを用いた。

両回路の周波数特性を第５図に示す。この図に
おいて、本実施例による特性をａ、従来技術によ
る特性をｂで示す。本実施例によるFET入力差
動増幅器を用いることにより、先ずコンパレータ
全回路の入力オフセツト電圧を約1/2にすること
ができた。これは、電圧利得が向上したために、
後続回路の影響がなくなつたことによる。

次に、コンパレータ全回路のオーバードライブ
特性を第６図に示すように改善することができ
た。この図で、ａは本実施例による特性を、ｂは
従来技術によるものである。即ち、この特性は変
曲部が急峻で、右側の水平部は水平、左側の垂直
部は垂直に近い程良く、入力波形の高速な電圧比
較動作を意味する。図示ａのように、本実施例の
回路を用いることにより、コンパレータの特性を
改善することができる。これは、入力部のコーナ
ー周波数が殆ど低下せずに利得が向上したこと、
即ち、利得帯域幅積が増大したことによる。

本実施例によるFET入力の差動増幅器は、
FET対のソース電極に抵抗を挿入し、ソース電
極からバイポーラ・トランジスタ対に電圧を供給
し、ドレインとコレクタを共通に接続して１つの
差動増幅器が構成される。このFETのソース出
力の電圧利得は１に近いため、バイポーラ・トラ
ンジスタ対には入力信号電圧にほぼ等しい電圧が
入力される。トランジスタの電圧増幅率はFET
に比し大きいため、この回路の利得は高くなる。
入力にはFETを用いているため、入力インピー
ダンスは大きい。この入出力特性は第７図に示す
ように、バイポーラ・トランジスタとFETの特
性の和になる。従来技術によるFETのみを用い
た回路では電圧利得A_VはA_V＝gm・R_Lとなるが、
本実施例による回路においては、バイポーラ・ト
ランジスタの入力インピーダンスを考慮すると、 A_V＝gm・R_L｛１＋hfe／（１＋0.026hfe・gm／I_E）｝となる。但し、I_Eは２つのバイポーラ・トランジ
スタのエミツタ電流である。ここで、0.026hfe・
gm／I_Eの項をhfeに比して小さくすることは容易
であるから、その分だけ回路の利得は上昇する。
その際、負荷抵抗に接続されてローパス・フイル
タを形成する容量は、バイポーラ・トランジスタ
のコレクタ出力容量が小さいため、FETのみで
決り、負荷抵抗としてはFETのみの場合と同一
の値を用いることができる。従つて、利得に関し
ては、先に述べた考察が実現でき、かつ高いコー
ナー周波数が維持される。

なお、本実施例による回路はコンパレータに適
した性質を持つていて、入力端子に印加される電
圧はFETの耐圧まで許容され、バイポーラ・ト
ランジスタ差動増幅器のように、ベース・エミツ
タ逆耐圧の３〜6Vに制限されることはない。こ
れは、抵抗を介しFETを差動動作せしめている
ことによる。また、本実施例による回路で改良さ
れたリミツタ特性を実現したい場合には、FET
のドレインは直流電源に接続して、バイポーラ・
トランジスタのコレクタのみから出力を取り出す
ことができる。その際での入・出力特性はハー
ド・クリツプとなる。更にその際、トランジスタ
のコレクタ容量は小さいため、同一コーナー周波
数を得るための負荷抵抗値を大きくすることがで
き、電圧利得を更に高めることができる。

ところで、以上での実施例では、周波数特性が
最も改善される条件に主眼をおいているが、高い
利得を得る条件に主眼をおき、周波数特性を改善
すべくアプローチするようにしてもよいことは勿
論である。また、場合によつては、FETはバイ
ポーラ・トランジスタに置換可能となつている。
このように置換する場合には、高入力インピーダ
ンスは望めないが、高速な動作や高い電圧利得が
期待し得るものとなつている。

［発明の効果］以上、説明したように、本発明による場合は、
高い利得および周波数特性を持ち、更に高入力イ
ンピーダンスを持つた差動増幅器が得られること
になる。

【図面の簡単な説明】

第１図は、従来技術による差動増幅器の適用例
を示す回路図、第２図は、その回路での動作原理
を説明するための主要部を示す回路図、第３図
は、従来技術の差動増幅器における周波数特性を
示す図、第４図は、本発明による差動増幅器の一
例での適用例を示す回路図、第５図は、本発明に
よる差動増幅器と従来技術のそれにおける周波数
特性を対比して示す図、第６図は、本発明による
差動増幅器を含むコンパレータのオーバードライ
ブ特性を示す図、第７図は、本発明による差動増
幅器の入出力特性を示す図である。 Q₁，Q₂……FET、Q₃，Q₄……バイポーラ・ト
ランジスタ。

Claims

【特許請求の範囲】

１一対のFETを含む差動増幅器であつて、第
１、第２の２つの入力端子を有し、第１の入力端
子は第１のFETのゲート電極に、第２の入力端
子は第２のFETのゲート電極にそれぞれ接続さ
れ、第１および第２のFETのソース電極各々は
差動信号電圧を発生するための抵抗を介し、該ソ
ース電極に電流を共通に供給する第１のバイアス
回路に接続されるとともに、第１のFETのソー
ス電極は信号を増幅させる第１のバイポーラ・ト
ランジスタのベース電極に、第２のFETのソー
ス電極は信号を増幅させる第２のバイポーラ・ト
ランジスタのベース電極に、第１のバイポーラ・
トランジスタのコレクタ電極は第２のFETのド
レイン電極に、第２のバイポーラ・トランジスタ
のコレクタ電極は第１のFETのドレイン電極に
それぞれ接続され、第１および第２のバイポー
ラ・トランジスタのエミツタ電極は電極同士が接
続されたうえ、該エミツタ電極に電流を共通に供
給する第２のバイアス回路に接続され、第１、第
２のバイポーラ・トランジスタのうち、少なくと
も一方のコレクタ電極に対し信号電圧発生のため
の負荷手段を接続し、該コレクタ電極から出力信
号を取り出す構成を特徴とする差動増幅器。