JPH11126182A - コンピュータバス間通信装置及びその方法 - Google Patents

Abstract

(57)【要約】 少なくとも２つのアシンクロナスコンピュータバス間の
通信装置であって、少なくとも２つの異なる周波数で読
出かつ／あるいは書込モードでアクセスされるように設
計された少なくとも１つの中間記憶手段と、各コンピュ
ータバスに対し、いわゆるアダプタメモリを有し、かつ
２つの双方向ポートを有する前記コンピュータバスと記
憶手段間を接続するアダプタと、前記双方向ポートの１
つは前記コンピュータバスに接続され、もう一方の双方
向ポートは前記記憶手段に接続される。各中間記憶手段
は、前記コンピュータバス及び該コンピュータバスに接
続されるインタフェースアダプタそれぞれによって書込
かつ／あるいは読出モードでアクセス可能である。

Description

【発明の詳細な説明】

【０００１】本発明は、コンピュータバス間の通信装置
及びその方法に関するものである。コンピュータバス
は、データ、アドレス、割込信号、制御信号を転送する
電線のセットを有する。

【０００２】通常、与えられるバスには接続できる最大
あるいは最適コンポーネント数が存在する。コンピュー
タシステムがより多くの数のコンポーネント数を有する
場合、補助バスはいくつかのコンポーネントに接続され
て用いられても良く、この補助バスは、「ブリッジ」と
呼ばれるコンポーネントによってイニシャルバスと接続
される。バス技術に対する「ＰＣＩ」基準においては、
内部バス通信あるいは相互接続は階層構造を有す、つま
り、バスの１つを「プライマリ」として参照すればもう
一方は「セカンダリ」として参照される。これらのバス
間で用いられる、いわゆる「ブリッジ」コンポーネント
は、バスの基準として定義され、そのコンポーネントの
構成は、セカンダリバスに接続され、セカンダリバスの
プライマリバスへのアクセスはプライマリバスによって
制御される。

【０００３】ＰＣＩ（「Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍ
ｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ」）という名
で当業者に知られるバスは、プロセッサ、周辺装置コン
トローラコンポーネント、あるいはメモリの相互通信用
バスである。

【０００４】「ＰＣＩ−ＰＣＩブリッジアーキテクチャ
スペシフィケーション、リビジョン１．０」基準によっ
て定義されるように、ＰＣＩ−ＰＣＩブリッジは、ある
ＰＣＩバス上の「マスタ」ともう一方のＰＣＩバス上の
「スレーブ」間のトランザクションを実行するために２
つのＰＣＩバス間の接続を可能とする。それゆえ、ブリ
ッジは２つのインタフェースを有し、それぞれは接続さ
れるバス上でマスタあるいはスレーブとなり得る。

【０００５】各バス上にプロセッサが存在する場合、内
部バス相互接続は、以下に示す問題点を有するブリッジ
をもたらす。

【０００６】ＰＣＩバスと直接接続する各コンポーネン
トは、コンフィグレーションレジスタを有し、そのアド
レスは、ＰＣＩ基準によって定義される。これらのコン
フィグレーションレジスタの内容が読み出されると、
「ホスト」プロセッサと呼ばれるプライマリバス上のプ
ロセッサによって初期化される。電源がオンされると、
ＰＣＩ上のプロセッサは、バス上に存在する様々な周辺
装置を構成するためのプログラムを開始する。このプロ
グラムは、当業者で「ＢＩＯＳ」（「ＢａｓｉｃＩｎｐ
ｕｔ Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ」）と呼ばれるプロ
グラムであっても良い。このプログラムは、プロセッサ
とＰＣＩバス間に配置されたインタフェースコンポーネ
ント手段によって実行され、様々なコンポーネントへコ
ンフィグレーションコマンドを転送するコンポーネント
は、バスとそのバスに続いて存在するブリッジを認識す
る。これらのコンフィグレーションコマンドは、様々な
コンフィグレーションレジスタから読み書きされ、メモ
リ空間あるいは入力／出力空間、また、様々なコンフィ
グレーションコンポーネントからのリクエストに従う割
込空間を割り当てることができる。

【０００７】バス上にＰＣＩ−ＰＣＩバスが存在する場
合、その後ろに存在するコンポーネント、つまり、セカ
ンダリＰＣＩバスへデータを転送する。ＰＣＩ−ＰＣＩ
ブリッジコンポーネントによって少なくとも２つのバス
で接続され、各バスがプロセッサに接続される場合、各
プロセッサは、そのバスインタフェースコンポーネント
を通して、そのバス及びそのバスに続いて存在するＰＣ
Ｉ−ＰＣＩブリッジ上のすべてのコンポーネントを初期
化することを試みる。それゆえ、各コンポーネントは２
つの初期化を経るので、初期衝突を生成する。

【０００８】通信を行うために、２つのプロセッサは、
直接接続されないバスに存在するメモリにアクセス可能
にしなければならない。その結果、ブリッジは、ブリッ
ジの一方の異なるメモリレジスタにいくつかのアドレス
が用いられても良い。従って、ブリッジの一方で２つの
異なるアドレスレジスタが用いられる場合に限って、ト
ランザクションは２つのバス間で実行され得る。

【０００９】２つのプロセッサのクロックはアシンクロ
ナスであり、頻繁に、バスクロックでプロセッサクロッ
クを生成することができない。また、あるＰＣＩ−ＰＣ
Ｉブリッジ（例えば、コンポーネントは、米国法ＮＴＥ
Ｌのもとで形成される会社によるＩ９６０ＲＰでコンポ
ーネントで参照される）は同期制約を有し、２つのバス
上それぞれのいくつかのソースからすべてのクロックを
構成する必要がある。本発明はこれらの問題点を改善す
るものである。

【００１０】第１の目的に従えば、少なくとも２つのア
シンクロナスコンピュータバス間の通信装置に関するも
のであり、以下の特徴を有する、少なくとも２つの異な
る周波数で読出かつ／あるいは書込モードでアクセスさ
れるように設計された少なくとも１つの中間記憶手段
と、各コンピュータバスに対し、アダプタメモリを有
し、かつ２つの双方向ポートを有する前記コンピュータ
バスと記憶手段間を接続するアダプタと、前記双方向ポ
ートの１つは前記コンピュータバスに接続され、もう一
方の双方向ポートは前記記憶手段に接続され、各中間記
憶手段は、前記コンピュータバス及び該コンピュータバ
スに接続される各インタフェースアダプタによって書込
かつ／あるいは読出モードでアクセス可能であるこのよ
うに、各記憶手段は、これらのコンピュータバスの同期
的あるいは同じ周波数での動作を必要とせずに、また、
記憶手段へのアクセスに用いるアドレスを必ずしも同一
にする必要とせずに、更に、異なるコンピュータバス上
のコンポーネントの合同初期化を必要とせずに、各コン
ピュータバスによって書込及び読出モードでアクセスさ
れる。

【００１１】それゆえ、異なるコンピュータバスに接続
される電子あるいはコンピュータシステムのアーキテク
チャは、これらのコンピュータバス間の通信段階とは別
に、独立して設計され得り、かつ独立した機能を有し得
る。

【００１２】顕著な特徴に従えば、前記記憶手段の１つ
は、デュアルポートランダムアクセスメモリを備え、前
記デュアルポートランダムアクセスメモリの各ポートは
前記インタフェースアダプタの１つに接続される。

【００１３】これらの構成によって、２つのコンピュー
タバスは、各デュアルポートメモリの１つのポートにア
クセスできる。

【００１４】顕著な特徴に従えば、前記記憶手段の少な
くとも１つは、読出モードと同じ順番で書込モードのデ
ータアクセスを行うランダムアクセスメモリを備え、前
記ランダムアクセスメモリの入力はローカルポートの１
つに接続され、該ランダムアクセスメモリの出力は別の
ローカルポートに接続される。

【００１５】好ましくは、前記記憶手段の少なくとも１
つは、読出モードと同じ順番で書込モードののデータア
クセスを行う２つのランダムアクセスメモリを備え、第
１のランダムアクセスメモリの入力及び第２のランダム
アクセスメモリの出力はローカルポートの１つに接続さ
れ、一方、第１のランダムアクセスメモリの出力及び第
２のランダムアクセスメモリの入力は別のローカルポー
トの１つに接続される。

【００１６】これらの構成によって、データの書込及び
読出は高速で実行でき、上述したランダムアクセスメモ
リに対応するＦＩＦＯ形式のメモリの書込及び読出は、
特に、アドレス可能なメモリより高速である。

【００１７】顕著な特徴に従えば、前記アダプタメモリ
の少なくとも１つは、自身に接続されるコンピュータシ
ステムに関連して、当該メモリを有する前記アダプタの
動作に対して割当てられる割込かつ／あるいはアドレス
レジスタを有する。

【００１８】これらの構成によって、本発明に従う通信
手段は、前記アダプタに接続されるコンピュータバスに
関連する動作のための周辺装置として考慮される。

【００１９】顕著な特徴に従えば、前記アダプタの少な
くとも２つは、ダイレクトメモリアクセスモードで動作
されるように設計されている。

【００２０】これらの構成によって、ダイレクトメモリ
アクセスモードでの前記アダプタを用いた高速転送を実
行できる。

【００２１】第２の目的に従えば、本発明は、少なくと
も２つのアシンクロナスコンピュータバス間の通信方法
に関するものであり、以下の特徴を有する。

【００２２】アダプタメモリ及び２つの双方向ポートを
有する第１インタフェースアダプタに接続される第１コ
ンピュータバスによって、書込モードでアクセスされる
ように設計された中間記憶手段への記憶を行う工程と、
前記双方向ポートの１つは第１コンピュータバスに接続
され、もう一つの双方向ポートは前記記憶手段に接続さ
れ、アダプタメモリ及び２つの双方向ポートを有するイ
ンタフェースアダプタに接続される第２コンピュータバ
スによって、読出モードでアクセスするように設計され
た中間記憶手段から読出を行う工程と、前記双方向ポー
トの１つは第２コンピュータバスに接続され、もう一つ
の双方向ポートは前記記憶手段に接続される。

【００２３】第３の目的に従えば、本発明は、少なくと
も２つの記憶手段を有することを特徴とする通信装置に
関するものである。

【００２４】第１中間記憶手段と、第２中間記憶手段
と、それらの１つの動作特徴は、書込あるいは読出モー
ドの少なくとも１つのモードで前記第１中間記憶手段の
動作特徴と異なり、前記第１あるいは第２中間記憶手段
の１つで書込かつ／あるいは読出を可能とするように設
計された切替手段と、前記切替手段の動作及び情報セッ
トの通信を制御するために前記情報セットに関する基準
のアカウントをとるように設計された記憶手段を選択す
る手段とを備える。

【００２５】これらの構成によって、前記選択手段によ
ってアカウントをとられた前記基準従えば、前記切替手
段が書込あるいは読出モードでアクセス可能とする状態
の前記記憶手段によって該切替手段は切り替えられ、前
記情報は転送される。

【００２６】顕著な特徴に従えば、本発明の目的とする
通信装置は、前記第１あるいは第２記憶手段によって情
報セットの通信に必要なパフォーマンス基準値を決定す
る手段を更に備え、前記パフォーマンス基準は、前記記
憶手段選択手段によってアカウントがとられた基準であ
る。

【００２７】これらの構成によって、情報転送に影響を
与えるために必要なパフォーマンスに従えば、前記記憶
手段を決定するための選択手段によってアカウントが取
られ決定されるパフォーマンス基準が、前記情報の転送
用に用いられる。

【００２８】顕著な特徴に従えば、前記２つの記憶手段
の異なる動作特徴にはアクセス速度があり、前記パフォ
ーマンス基準値を決定する手段はパフォーマンス基準と
して転送速度を決定するように設計されている。

【００２９】これらの構成によって、高速転送を必要と
する情報転送が第１記憶手段を用いて実行され、これに
対し、そのような高速転送を必要としない情報転送が第
２記憶手段を用いて実行される。

【００３０】顕著な特徴に従えば、前記パフォーマンス
基準値を決定する手段は、前記パフォーマンス基準とし
て、転送対象の情報のブロックの大きさを決定するよう
に設計されている。

【００３１】これらの構成によって、大量の情報転送が
第１記憶手段を用いて実行され、これに対し、少量の情
報転送が第２記憶手段を用いて実行される。

【００３２】顕著な特徴に従えば、前記パフォーマンス
基準値を決定する手段は、前記パフォーマンス基準とし
て、情報の転送に影響を与える緊急度を前記パフォーマ
ンス基準値に決定するように設計され、前記選択手段
は、前記転送が緊急である場合、緊急情報の存在を示す
信号を送信するように設計され、転送対象の前記情報を
受信する。

【００３３】これらの構成によって、緊急情報の転送が
第１記憶手段を用いて実行され、これに対し、非緊急情
報の転送が第２記憶手段を用いて実行される。

【００３４】顕著な特徴に従えば、前記記憶手段の１つ
は、デュアルポートメモリを有し、前記記憶手段の少な
くとも１つは、読出モードと同じ順番で書込モードのデ
ータアクセスを行うメモリを有し、前記メモリの入力は
前記ローカルポートの１つに接続され、前記メモリの出
力は他のローカルポートに接続され、かつ／あるいは上
述した装置は、前記少なくとも２つの中間記憶手段を有
し、前記中間記憶手段の１つは、他の中間記憶手段を用
いる転送に関する変数の転送に適合される。これらの構
成によって、前記第１記憶手段はＦＩＦＯタイプメモリ
を含むことができ、これに対し、前記第２記憶手段はデ
ュアルポートメモリを含むことができ、このデュアルポ
ートメモリは、ＦＩＦＯタイプメモリを用いてダイレク
トアクセスモードでのメモリへの転送を考慮した変数を
転送するために用いることが可能である。

【００３５】顕著な特徴に従えば、前記切替手段は、前
記選択手段の新たな選択が発生するまで切り替えられた
前記記憶手段を保持するように設計されている。

【００３６】これらの構成によって、前記選択手段によ
って実行された選択は、１つの切替信号の送信に対して
だけ発生し、次の切替信号までに前記切替手段の位置を
決定するために信号を与える。

【００３７】顕著な特徴に従えば、上述した装置は、少
なくとも２つのコンピュータバスに対し、前記コンピュ
ータバスと記憶手段間のインタフェースアダプタは、い
わゆるアダプタメモリ及び２つの双方向ポートを有し、
前記双方向ポートの１つは前記コンピュータバスに接続
され、もう一方の双方向ポートは前記記憶手段に接続さ
れ、各中間記憶手段は、前記各コンピュータバス及びそ
のコンピュータバスに接続されるインタフェースアダプ
タによって書込かつ／あるいは読出モードでアクセス可
能とする。

【００３８】こうして、各記憶手段は、これらのコンピ
ュータバスの同期的あるいは同じ周波数での動作を必要
とせずに、また、記憶手段へのアクセスに用いるアドレ
スを必ずしも同一にする必要とせずに、更に、異なるコ
ンピュータバス上のコンポーネントの合同初期化を必要
とせずに、各コンピュータバスによって書込及び読出モ
ードでアクセスされる。

【００３９】それゆえ、異なるコンピュータバスに接続
される電子あるいはコンピュータシステムのアーキテク
チャは、これらのコンピュータバス間の通信段階とは別
に、独立して設計され得り、かつ独立した機能を有し得
る。

【００４０】顕著な特徴に従えば、上述した装置は、少
なくとも１つの前記記憶手段を有し、前記記憶手段は、
書込モードで、読出対象の情報ブロックを受信するよう
に設計された作業領域と、読出対象の情報と関係のない
作業領域の少なくとも１つのアドレスを獲得するための
少なくとも１つの位置データ要素を含む空パケット管理
領域と結合され、少なくとも２つの読出／書込手段それ
ぞれに対し、少なくとも１つの情報パケットが前記読出
／書込手段に対するものである場合、該読出／書込手段
に対する情報が書込まれた作業領域の少なくとも１つの
アドレスを獲得するための少なくとも１つの位置データ
要素を含む利用可能パケット管理領域とを有し、各読出
／書込手段に対し、読出／書込手段に対する前記記憶手
段に毎回情報が書き込まれるように設計された構成手段
を有し、前記空パケット管理領域の位置データ要素を獲
得できるようにするアドレスからアドレスが抽出され、
前記アドレスに対応する作業領域に前記情報が書込ま
れ、前記読出／書込手段に関係する利用可能パケット管
理領域の位置データ要素を獲得できるようにするアドレ
スが前記アドレスに追加され、読出／書込手段によっ
て、前記記憶手段内で毎回情報が読み出され、前記読出
／書込手段に関係する利用可能パケット管理領域の位置
データ要素を獲得できるようにするアドレスからアドレ
スが抽出され、前記アドレスに対応する作業領域内で前
記情報が読み出され、前記空パケット管理領域の位置デ
ータ要素を獲得できるようにするアドレスが前記アドレ
スに追加される。

【００４１】これらの構成によって、前記各読出／書込
手段の作業領域の予約領域を必要とせず、この作業領域
のメモリ空間の割当は動的でかつフレキシブルである。
作業領域の異なる領域は、任意の２つの読出／書込手段
間の情報の転送に対し首尾よく用いられ得る。加えて、
各読出／書込手段は、必要な場合、作業領域の全メモリ
空間を用いることができる。

【００４２】第４の目的に従えば、本発明は、通信方法
に関するものであり、第１中間記憶手段と、書込あるい
は読出モードの少なくとも１つのモードで前記第１中間
記憶手段の動作特徴と少なくとも１つの動作特徴が異な
る第２中間記憶手段間で選択するための情報セットに関
係する基準のアカウントをとる間における記憶手段選択
工程と、書込かつ／あるいは読出モードで、選択された
前記中間記憶手段へのアクセスが増加する間における切
替工程と、選択された前記中間記憶手段を用いて前記情
報が転送される間における情報転送工程とを備える。

【００４３】第５の目的に従えば、本発明は、記憶手段
を有し、少なくとも２つのメモリ読出／書込手段間の通
信装置に関するものであり、前記記憶手段は、書込モー
ドで、読出対象の情報ブロックを受信するように設計さ
れた作業領域と、読出対象の情報と関係のない作業領域
の少なくとも１つのアドレスを獲得するための少なくと
も１つの位置データ要素を含む空パケット管理領域と結
合され、少なくとも２つの読出／書込手段それぞれに対
し、少なくとも１つの情報パケットが前記読出／書込手
段に対するものである場合、該読出／書込手段に対する
情報が書込まれた作業領域の少なくとも１つのアドレス
を獲得するための少なくとも１つの位置データ要素を含
む利用可能パケット管理領域とを有し、各読出／書込手
段に対し、読出／書込手段に対する前記記憶手段に毎回
情報が書き込まれるように設計された構成手段を有し、
前記空パケット管理領域の位置データ要素を獲得できる
ようにするアドレスからアドレスが抽出され、前記アド
レスに対応する作業領域に前記情報が書込まれ、前記読
出／書込手段に関係する利用可能パケット管理領域の位
置データ要素を獲得できるようにするアドレスが前記ア
ドレスに追加され、読出／書込手段によって、前記記憶
手段内で毎回情報が読み出され、前記読出／書込手段に
関係する利用可能パケット管理領域の位置データ要素を
獲得できるようにするアドレスからアドレスが抽出さ
れ、前記アドレスに対応する作業領域内で前記情報が読
み出され、前記空パケット管理領域の位置データ要素を
獲得できるようにするアドレスが前記アドレスに追加さ
れる。

【００４４】これらの構成によって、前記各読出／書込
手段の作業領域の予約領域を必要とせず、この作業領域
のメモリ空間の割当は動的でかつフレキシブルである。
作業領域の異なる領域は、任意の２つの読出／書込手段
間の情報の転送に対し首尾よく用いられ得る。加えて、
各読出／書込手段は、必要な場合、作業領域の全メモリ
空間を用いることができる。

【００４５】顕著な特徴に従えば、前記各位置データ要
素は、前記作業領域のアドレスリスト内のポインタを含
む。

【００４６】これらの構成によって、各転送に対応する
情報量へのメモリ空間の適合を可能とするチェーンアド
レスリストが用いられ得る。

【００４７】顕著な特徴に従えば、上述した装置は、前
記読出／書込手段に対する利用可能パケット管理領域内
に情報が存在することを示す信号である情報を該読出／
書込手段に転送するように設計された割込手段を更に有
する。

【００４８】これらの構成によって、前記読出／書込手
段に対する情報の有用性が、その情報に関する利用可能
パケット管理領域を監視することなく通知される。

【００４９】顕著な特徴に従えば、上述した装置は、２
つの読出／書込手段によって前記作業領域の同一領域へ
同時に読出あるいは書込モードでアクセスすることを抑
制するように設計された前記記憶手段の前記管理領域へ
のアクセスを保護する手段を有する。

【００５０】これらの構成によって、作業領域に記憶さ
れたデータの状態が保持される。

【００５１】顕著な構成に従えば、上述した装置は、各
読出／書込手段に対し、インタフェースアダプタはアダ
プタメモリ及び２つの双方向ポートを有し、前記双方向
ポートの１つは前記読出／書込手段に接続され、もう一
方の双方向ポートは前記記憶手段に接続され、各記憶手
段は、前記読出／書込手段に接続されるインタフェース
アダプタによって該読出／書込手段のそれぞれは書込か
つ／あるいは読出モードでアクセス可能とする。

【００５２】こうして、各記憶手段は、これらのコンピ
ュータバスの同期的あるいは同じ周波数での動作を必要
とせずに、また、記憶手段へのアクセスに用いるアドレ
スを必ずしも同一にする必要とせずに、更に、異なるコ
ンピュータバス上のコンポーネントの合同初期化を必要
とせずに、各コンピュータバスによって書込及び読出モ
ードでアクセスされる。

【００５３】それゆえ、異なるコンピュータバスに接続
される電子あるいはコンピュータシステムのアーキテク
チャは、これらのコンピュータバス間の通信の段階とは
別に、独立して設計され得り、かつ独立した機能を有し
得る。

【００５４】本発明は、また、プロセッサを含むコンピ
ュータシステムに関するものであり、上述した通信装置
及びプロセッサ、ディスプレイ画面、キーボードを含む
コンピュータシステムを含むことを特徴とし、また、上
述した通信装置を含むことを特徴とする。

【００５５】第６の目的に従えば、本発明は、少なくと
も２つの読出／書込手段間の通信方法であって、用いる
記憶手段は、書込モードで、読出対象の情報ブロックを
受信するように設計された作業領域と、読出対象の情報
と関係のない作業領域の少なくとも１つのアドレスを獲
得するための少なくとも１つの位置データを含む空パケ
ット管理領域と、各読出／書込手段に対し、少なくとも
１つの情報パケットが前記読出／書込手段に対するもの
である場合、該読出／書込手段に対する情報が書込まれ
た作業領域の少なくとも１つのアドレスを獲得するため
に少なくとも１つの位置データ要素を含む利用可能パケ
ット管理領域とを有し、読出／書込手段に対し前記記憶
手段に毎回書き込まれる情報と、前記空パケット管理領
域の位置データ要素を獲得できるようにするアドレスか
らアドレスが抽出される間における抽出動作と、前記ア
ドレスに対応する作業領域に前記情報が書込まれる間に
おける書込動作と、前記読出／書込手段に関係する利用
可能パケット管理領域の位置データ要素を獲得できるよ
うにするアドレスが前記アドレスに追加される間におけ
る追加動作と、読出／書込手段によって、前記記憶手段
内で毎回読み出される情報と、前記読出／書込手段に関
係する利用可能パケット管理領域の位置データ要素を獲
得できるようにするアドレスからアドレスが抽出される
間における抽出動作と、前記アドレスに対応する作業領
域内で前記情報が読み出される間における読出動作と、
前記空パケット管理領域の位置データ要素を獲得できる
ようにするアドレスが前記アドレスに追加される間にお
ける解放動作とを含む。

【００５６】本発明は、また、プロセッサを含むコンピ
ュータシステムに関するものであり、上述した通信装置
及びプロセッサ、ディスプレイ画面、キーボードを含む
コンピュータシステムを含むことを特徴とし、また、上
述した通信装置を含むことを特徴とする。

【００５７】これらのコンピュータシステム及び方法は
上述した装置と同じ利点を有するものであるから、これ
らの利点についてはここでは繰り返さない。

【００５８】以下に示す図において、図１以外は、１つ
のシステム及びそのシステムに接続される任意のコンポ
ーネントは「第１」と称し、他のシステム及びそのシス
テムに接続される任意のコンポーネントは「第２」と称
し、こららのシステム間には階層構造は存在しない。

【００５９】理由を明瞭にすると、以下では、ランダム
アクセスメモリあるいは記憶手段と称され、任意のコン
ポーネント、システムあるいは手段は、情報を受信する
ために書込モードでアクセス可能とし、該情報を転送す
るために読出モードで該情報を記憶し、かつアクセス可
能とする。特に、これらの記憶手段あるいはメモリ、メ
モリのコンポーネントは、当業者に周知の名であるＲＡ
Ｍ、ＦＩＦＯ、ＤＰＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、ディスク、ハードディスク、リライタブルＣＤーＲ
ＯＭ、磁気テープ等がある。

【００６０】データを書き込んだ順でデータを読み出す
メモリを、当業者はＦＩＦＯ（「Ｆｉｒｓｔ Ｉｎ Ｆ
ｉｒｓｔ Ｏｕｔ」）タイプメモリと呼ぶことに注意し
なければならない。図１では、周知のタイプ、例えば、
ＩＮＴＥＬ ＰＥＮＴＩＵＭ製のプライマリあるいはホ
ストプロセッサ１０１は、ホスト−ＰＣＩブリッジ１０
２によって、いわゆる「プライマリ」コンピュータ周辺
装置１０５、１０７それぞれに接続されるＰＣＩコント
ローラ１０４、１０６を有するプライマリコンピュータ
システムのプライマリＰＣＩバス１０３に接続される。

【００６１】プライマリＰＣＩバスは、ＰＣＩ−ＰＣＩ
ブリッジ１０８によって、セカンダリＰＣＩバス１０９
に接続され、セカンダリＰＣＩバス１０９自身は、いわ
ゆる「セカンダリ」コンピュータ周辺装置１１１、１１
３それぞれに接続されるＰＣＩコントローラ１１０、１
１２に接続される。

【００６２】各コンピュータバスは、データ、アドレ
ス、割込信号、制御信号を転送する電線のセットから構
成される。ＰＣＩバスは、プロセッサ、周辺装置コント
ローラコンポーネントあるいはメモリの相互接続用バス
である。

【００６３】プライマリＰＣＩバス１０３に接続される
周辺装置の最大数あるいは最適数は、第２バス、ここで
は、「ＰＣＩ：ＰＣＩローカルバススペシフィケーショ
ンリビジョン２．１」という名で当業者に知られる基準
に応じて「ＰＣＩ−ＰＣＩブリッジ」コンポーネントに
よって初期化バスに接続されるセカンダリバス１０９の
構成を用いる必要がある。

【００６４】図１に示される従来技術では、内部バス通
信あるいは相互接続は、階層構造を有し、これは、「プ
ライマリ」として参照される唯一のバスであり、それゆ
え、様々な基幹バスへＰＣＩコンフィギュレーションコ
マンドを転送するために応答可能である。

【００６５】「ＰＣＩ−ＰＣＩブリッジ」１０８と呼ば
れるコンポーネントは、いわゆる「マスタ」コンピュー
タシステム及びいわゆる「スレーブ」コンピュータシス
テム間のトランザクションを実行するために、ＰＣＩバ
ス１０３及び１０９間の接続を可能とする。それゆえ、
ブリッジは、２つのインタフェースを有し、各インタフ
ェースは、バスに接続されるマスタあるいはスレーブと
なり得る。

【００６６】上述したＰＣＩ−ＰＣＩブリッジは、プラ
イマリプロセッサ１０１に接続されるプライマリバス１
０３に基づいて、一方で、セカンダリプロセッサ（図４
に示される）に接続されるセカンダリバス１０９に基づ
いて２つのコンピュータシステムの効率的かつフレキシ
ブルな動作を可能としない。

【００６７】図２において、実施形態１の通信装置は、
ローカルバス２０３に接続されるＰＣＩアダプタ２０２
に接続される第１バス２０１と、ローカルバス２０５に
接続されるＰＣＩアダプタ２０６に接続される第２バス
２０７との間に配置される。デュアルポートメモリ２０
４の入力ポート及び出力ポートは、各ローカルポート２
０３及び２０５に接続される。

【００６８】このように、各ＰＣＩアダプタは、１つの
ＰＣＩコンピュータバスとローカルバス間を接続するた
めのアダプタとして構成される。ＰＣＩアダプタ２０２
は、１つ以上のレジスタで構成されるいわゆる「アダプ
タ」メモリ２０８を有し、上述した「ＰＣＩ：ＰＣＩロ
ーカルバススペシフィケーションリビジョン２．１」の
基準及び２つの双方向ポート２０９及び２１０の説明と
して、双方向ポート２０９は第１コンピュータバス２０
１に接続され、双方向ポート２１０はローカルバス２０
３に接続される。同様に、ＰＣＩアダプタ２０６は、い
わゆる「アダプタ」メモリ２１１と２つの双方向ポート
２１２及び２１３を有し、双方向ポート２１３は第２コ
ンピュータバス２０７に接続され、双方向ポート２１２
はローカルバス２０５に接続される。

【００６９】こうして、コンピュータバス２０１及び２
０７のそれぞれは、インタフェースアダプタによって、
書込あるいは読出モードで中間メモリ２０４にアクセス
できる。

【００７０】デュアルポートメモリ２０４の構成につい
ては、図５を参照して説明される。図３において、実施
形態２の内部バス通信装置は、ローカルバス３０３に接
続されるＰＣＩアダプタ３０２に接続される第１バス３
０１と、ローカルバス３０５に接続されるＰＣＩアダプ
タ３０６に接続される第２バス３０７との間に配置され
る。ＦＩＦＯタイプ中間メモリ３０４の入力ポート及び
ＦＩＦＯタイプ中間メモリ３０８の出力ポートは、ロー
カルバス３０３に接続される。ＦＩＦＯタイプ中間メモ
リ３０８の入力ポートは及びＦＩＦＯタイプ中間メモリ
３０４の出力ポートはローカルバス３０５に接続され
る。

【００７１】このように、各ＰＣＩアダプタは、１つの
ＰＣＩバスとローカルバス間を接続するためのアダプタ
として構成される。ＰＣＩアダプタ３０２は、いわゆる
「アダプタ」メモリ３０９と、２つの双方向ポート３１
０及び３１１を有し、双方向ポート３１０は第１コンピ
ュータバス３１０に接続され、双方向ポート３１１はロ
ーカルバス３０３に接続される。同様に、ＰＣＩアダプ
タ３０６は、いわゆる「アダプタ」メモリ３１２と、２
つの双方向ポート３１３及び３１４を有し、双方向ポー
ト３１４は第２コンピュータバス３０７に接続され、双
方向ポート３１３はローカルバス３０５に接続される。

【００７２】こうして、中間メモリ３０４あるいは３０
８は、インタフェースアダプタによって１つのコンピュ
ータバスを介する読出モード及び他のインタフェースア
ダプタによって他のコンピュータバスを介する書込モー
ドでアクセス可能とする。

【００７３】図４に示される実施形態３の通信装置が通
信に入ると、第１ＰＣＩバス４０４を有する第１コンピ
ュータシステム４００は、システムメモリ４０１及び第
１プロセッサ４０３に接続される第１プロセッサ−ＰＣ
Ｉブリッジ４０２に接続され、一方で、第２ＰＣＩバス
４１６を有する第２コンピュータシステム４３０は、第
２コンピュータシステムのメモリ４１７及び第２プロセ
ッサ４１９に接続される第２プロセッサ−ＰＣＩブリッ
ジ４１８に接続される。

【００７４】内部バス通信装置は、容易に独立し得り、
例えば、特定回路で集積化され、例えば、カードあるい
はコンピュータを含むコンピュータの１つに永久的に接
続され、あるいは、例えば、並列処理を行う複数のプロ
セッサを有するコンピュータを含む複数のコンピュータ
に接続される。

【００７５】実施形態３に従えば、通信装置は、第１Ｐ
ＣＩバス４０４に接続され、コンピュータバスポート４
２２及びローカルバスポート４２３を有するＰＣＩアダ
プタ４０５を有する。アダプタメモリ４０６は、ＰＣＩ
アダプタ４０５に直接接続される第１コンピュータシス
テムによって、メモリ割当及び割込に用いるためのレジ
スタを含む。

【００７６】ローカルバスポート４２３は、ＦＩＦＯタ
イプ中間メモリ４０９の書込端子、ＦＩＦＯタイプ中間
メモリ４１０の読出端子、デュアルポート中間メモリ４
０８及び４１２の各ポート及び制御コンポーネント４１
１に接続される。

【００７７】説明及び図示される実施形態では、ＰＣＩ
バスが３２ビットバスで、デュアルポート中間メモリ４
０８及び４１２それぞれが１６ビットポートのみである
ので、２つのデュアルポート中間メモリは並列に用いら
れる。

【００７８】デュアルポート中間メモリ４０８及び４１
２それぞれにおいて、コンピュータバス４０４あるいは
４１６から転送されるデータの書込を実行する場合、こ
のコンピュータバスは、他のコンピュータバスに対する
割込の生成を生じさせるために、このメモリの所定の特
定アドレスへの書込を実行できる。この割込信号は、他
のコンピュータバスに接続されるプロセッサに、デュア
ルポート中間メモリ内のデータであることを知らせるこ
とを可能とする。

【００７９】デュアルポート中間メモリ４０８及び４１
２それぞれにおいて、８つの信号が利用可能であり、特
に、各デュアルポートメモリ（図５）のメモリ空間の管
理を可能とする。メモリへの書込あるいは読出の前に、
コンピュータバス４０４あるいは４１６は、信号を取得
しなければならない。この信号は、デュアルポート中間
メモリの管理領域に関するものである。コンピュータバ
ス４０４あるいは４１６が信号を取得した場合、その信
号が一方に割当てられ、他方のポートはその信号の割当
が解放されるまでその信号を取得することができない。
この信号を取得しないバスは、読出あるいは書込のどち
らのモードでも、デュアルポートメモリによって完全な
データの一時記憶を確実にするという理由から、この信
号に関する領域にアクセスする必要がない。

【００８０】ＦＩＦＯ中間メモリ４０９及び４１０は、
デュアルポート中間メモリ４０８及び４１２より少ない
情報しか記憶できないが、高速である。また、これらの
ＦＩＦＯ中間メモリは、割込信号に関係しない。

【００８１】双安定回路４０７の出力ポートは、デュア
ルポート中間メモリ４０８及び４１２の各アドレスポー
トに接続される。

【００８２】制御コンポーネント４１１は、ＦＰＧＡ
（「Ｆｉｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙ」）という名で知られるタイプのプログラム
可能コンポーネントであり、用いられる様々なコンポー
ネントをアクセスするために必要な異なる制御信号を管
理する。

【００８３】この制御コンポーネント４１１は、書込あ
るいは読出モードでメモリを選択するあるいはメモリ機
能を付勢するための信号と共通である信号を、ＰＣＩア
ダプタ４０５から受信する。また、その信号に関するイ
ンタフェースアダプタ用信号と共通する信号を、デュア
ルポート中間メモリから、特に、割込みで受信する。

【００８４】双安定回路４０７は、ローカルバス４２１
上で用いることを可能とし、メモリ４０８及び４１２の
アドレスと、それらに記憶されるデータをマルチプレク
スする。

【００８５】対称の構成として、コンピュータバスポー
ト４２４及びローカルバスポート４２５を有し、アダプ
タメモリ４１５に接続されるＰＣＩアダプタ４１４によ
って、第２ＰＣＩコンピュータバス４１６はローカルバ
ス４２０に接続される。また、ローカルバス４２０は、
ＦＩＦＯタイプ中間メモリ４０９の読出用端子、ＦＩＦ
Ｏタイプ中間メモリ４１０の書込用端子、制御コンポー
ネント４１１、双安定回路４１３及びデュアルポート中
間メモリ４０８及び４１２の各ポートに接続される。双
安定回路４１３の出力ポートは、中間メモリ４０８及び
４１２の各アドレスポートに接続される。

【００８６】ここで説明される実施形態では、２つのコ
ンピュータバス４０４及び４１６はアシンクロナスであ
り、それらは異なる動作周波数を用いるが、共通の通信
プロトコロルで実行する。

【００８７】ＰＣＩアダプタ４０５及び４１４は、ＡＭ
ＣＣ ｓ５９３３（ＡｐｐｌｉｅｄＭｉｃｒｏ Ｃｉｒ
ｃｕｉｔｓ Ｃｏｒｐｏｒａｔｉｏｎ製）で参照され、
各ＰＣＩインタフェース、それぞれの一方にはローカル
バスインタフェースを有する。これらのアダプタは、Ｐ
ＣＩアダプタに接続されるＰＣＩバスによって構成され
るアドレスレジスタを有する。

【００８８】２つのＦＩＦＯタイプの中間メモリは、い
わゆるメモリに書込まれた順で記憶されたデータが読み
だされるメモリであり、各メモリは、１つのＰＣＩアダ
プタローカルバスインタフェースに接続された１つの入
力あるいは書込ポートと、別のＰＣＩアダプタのローカ
ルバスインタフェースに接続された１つの出力あるいは
読出ポートを有する。

【００８９】任意の電子コンポーネントが２つのＦＩＦ
Ｏタイプメモリを有し、一方のメモリの入力ポートが他
方のメモリの出力ポートに接続されることに注意するべ
きである。このようなコンポーネントは、ここで与えら
れる実施形態で優先的に用いられる。

【００９０】こうして、第１プロセッサ４０３は、通信
装置をプロセッサを有さない電子システムに接続される
インタフェースコンポーネントとしてみなす。それゆ
え、中間メモリへアクセス可能にするためにアダプタメ
モリ４０６のレジスタに割込数及びベースレジスタアド
レスをロードすることによって、周知のＰＣＩコンポー
ネントとして接続される第１バスにＰＣＩアダプタを構
成する。

【００９１】同様に、第２プロセッサ４１９は、通信装
置をプロセッサを有さない電子システムに接続されるイ
ンタフェースコンポーネントとしてみなす。それゆえ、
周知のＰＣＩコンポーネントとして接続される第２バス
にＰＣＩアダプタを構成する。

【００９２】初めに、ＰＣＩアダプタがＡＭＣＣ ｓ５
９３３で参照される図４で説明及び図示される実施形態
では、これらのＰＣＩアダプタは、「パススルー」とい
う名で知られるモード、「ＤＭＡ」という名で知られる
モードの２つのモードのうちの１つのモードに従って動
作しても良い。

【００９３】第１インタフェースアダプタ４０５のダイ
レクトメモリアクセス、つまり、ＤＭＡモードは、複雑
な論理手段を必要としないで第１ＰＣＩバス４０４及び
第１ローカルバス４２１（「アドオン」として参照され
る）間の高速データ転送を可能とする転送モードであ
る。中間メモリへの書込を実行するために、この転送モ
ードは、内部に各インタフェースアダプタを有する１つ
のＦＩＦＯメモリと、ＦＩＦＯ中間メモリ４０９を用
い、第１インタフェースアダプタ４０５を内部に有する
ＦＩＦＯメモリを下流側に、第２インタフェースアダプ
タ４１４を内部に有するＦＩＦＯメモリを上流側にした
カスケードで接続され、ＤＭＡモードで動作する。

【００９４】第１プロセッサ４０３がＦＩＦＯ中間メモ
リ４０９へ書込を行いたい場合、第１プロセッサは、イ
ンタフェースアダプタ４０５に直接接続されるＦＩＦＯ
中間メモリへの書込に必要な信号を生成し、このインタ
フェースアダプタ４０５の制御の下で、データがＦＩＦ
Ｏ中間メモリ４０９へ転送される。

【００９５】制御コンポーネント４１１で実行される論
理は、ＦＩＦＯ中間メモリ４０９に必要な信号を生成す
る。これに並行して、第２プロセッサ４１９は、第２イ
ンタフェースアダプタ４１４がダイレクトメモリアクセ
スモードを用いるために必要な信号を生成する。

【００９６】同様に、第２コンピュータシステムから第
１コンピュータシステムへ実行される転送にダイレクト
メモリアクセスモードが用いられ得るが、ＦＩＦＯ中間
メモリ４１０を用いる。

【００９７】ダイレクトメモリアクセスモードで読出を
実行するために、インタフェースアダプタは上述した機
能と同じ機能を用いるが、ＦＩＦＯ中間メモリ４１０を
用いる。

【００９８】「パススルー」とういう名で当業者に知ら
れる動作モードは、第１ＰＣＩバス４０４及び第１ロー
カルバス４２１上に位置する周辺装置間で、現状ではデ
ュアルポートメモリ４０８及び４１２間でのデータ転送
を可能にする。

【００９９】最後には、第１プロセッサ４０３は、アダ
プタ用のベースレジスタアドレスをインタフェースアダ
プタ４０５へ転送する。そして、制御コンポーネント４
１１は、デュアルポート中間メモリ４０８及び４１２を
選択し、読出あるいは書込を実行するために必要な制御
信号をそれらに適用するための固有信号を生成する。そ
して、アドレスが、ローカルバス４２１上に与えられ、
双安定回路４０７によって記憶される。次に、書込モー
ドで、データは、第１ＰＣＩバス４０４から第１ローカ
ルバス４２１へ転送され、デュアルポートメモリ４０８
及び４１２に記憶され、あるいは、読出モードで、デー
タは、第１ローカルバス４２１上のデュアルポートメモ
リ４０８及び４１２から読み出され、そして、第１ＰＣ
Ｉバス４０４へ転送される。

【０１００】同様に、第２インタフェースアダプタ４１
４は、「パススルー」モードでデータ転送を可能にす
る。

【０１０１】第１コンピュータシステムがダイレクトメ
モリアクセスモードで第２コンピュータシステムへ転送
するためのデータを有する場合、第１コンピュータシス
テムは、デュアルポートメモリ４０８及び４１２によっ
て、転送対象のデータブロックのサイズ及び規定された
プロトコルを表す情報を転送する。

【０１０２】そして、デュアルポートメモリ４０８及び
４１２は、制御コンポーネント４１１に直接接続される
ＰＣＩアダプタ４１４によって、制御コンポーネント４
１１と一緒に、第２ＰＣＩバス４１６上に割込を生成す
る。最後に、第１プロセッサ４０３は、所定の特定アド
レスでメモリ４０８及び４１２への書込を実行する。

【０１０３】変形例によれば、専用コンピュータシステ
ムのデュアルポートメモリにデータが与えられることを
専用コンピュータシステムに通知する割込の生成は、別
のルールに従って出力されても良い。

【０１０４】割込は、これらのメモリへの書込の数Ｎが
実行される毎に生成され、これらのメモリへの少なくと
も１つの書込が実行された場合、割込は、所定期間の終
了まで生成され、割込は、これらのメモリへの高優先度
順でデータの書込が実行される毎に生成され、各転送の
高優先度順は、反復されない周知の技術に従うソースシ
ステムによって定義される。

【０１０５】考慮された割込は、データブロックの転送
のために、「ＤＭＡ」という名で知られるダイレクトメ
モリアクセスモードで第２コンピュータシステムを初期
化する第２プロセッサ４１９へ送信され、デュアルポー
トメモリ４０８及び４１２に接続される第２バス４１６
へのＰＣＩアダプタ４１４によってアクノウレッジ信号
を第１プロセッサ４０３へ送信する。第２プロセッサ４
１９による新規の割込みの生成は、第１プロセッサ４０
３がデュアルポート中間メモリへアクノウレッジデータ
が与えられたことを知ることを可能にする。

【０１０６】そして、第１プロセッサ４０３は、ダイレ
クトメモリアクセス、つまり、ＤＭＡで第１コンピュー
タシステムを初期化し、ＤＭＡモードで動作し、これを
考慮したＦＩＦＯ中間メモリ、即ち、ここではＦＩＦＯ
メモリ４０９の入力及び出力バスが転送方向に配置され
るＰＣＩアダプタ４０５及び４１４によって、送信対象
のデータは第１コンピュータシステムのメモリ４０１か
ら第２コンピュータシステムのメモリ４１７へ転送され
る。

【０１０７】各デュアルポートメモリの動作が信号の使
用によって構成され、メモリの動的な共有を可能にする
ことに注意するべきである。

【０１０８】こうして、各バスに関するアドレッシン
グ、クロックあるいは初期化の問題を生じず、他のバス
に接続される通信装置及びコンピュータシステムは周知
のタイプの周辺装置として共通に振る舞う、つまり、プ
ロセッサを有さない周辺装置のＰＣＩアダプタによって
何が必要とされるかを用いるにすぎない。

【０１０９】事実、２つのバスがアシンクロナスであり
得り、アドレスが干渉なしに通信装置の一方のサイドの
異なるレジスタに対し共通であり得り、２つのバスの初
期化が全体に渡って独立かつ衝突しないことに注意する
べきである。

【０１１０】図５は、特に、図２及び４に示される第１
及び第３実施形態において用いられるデュアルポートメ
モリ中間メモリ２０４、４０８、４１２の有効な構成を
示している。

【０１１１】これらのメモリのそれぞれは、書込モード
で、読出対象の情報ブロックを受信するように設計され
たいわゆる「作業」領域５０１、読出対象及び将来書込
に利用される情報とは関係のない作業領域内のメモリブ
ロックの位置を検出することを可能にするいわゆる「位
置」データを含むいわゆる「空パケット管理」領域５０
２を有する。これらのデータ間は、２つのチェーンに従
って空パケットを示すリスト内の第１要素に通常位置
し、リストの第１チェーンは作業領域内の空パケットの
アドレスの増加に従って要素をスキャンすることを可能
にし、リストの第２チェーンは作業領域内の空パケット
のサイズの増加に従って要素をスキャンすることを可能
にする。

【０１１２】第１コンピュータシステムに対し、いわゆ
る「利用可能パケット管理」領域５０３は、第２ＰＣＩ
バスによって第１システム用の情報が書き込まれた作業
領域内の情報ブロックの位置を検出することを可能にす
るデータを含む。これらのデータ間は、チェーンリスト
内の第１要素に通常位置し、このリストの要素は第２シ
ステムによってデュアルポートメモリへの書込順に従っ
てチェーンされる。

【０１１３】第２コンピュータシステムに対し、いわゆ
る「利用可能パケット管理」領域５０４は、第１ＰＣＩ
バスによって第２システム用の情報が書込まれた作業領
域内の情報ブロックの位置を検出することを可能にする
データを含む。これらのデータ間は、チェーンリスト内
の第１要素に通常位置し、このリストの要素は第１シス
テムによってデュアルポートメモリへの書込順に従って
チェーンされる。

【０１１４】異なるチェーンリストはデータ書込用の空
作業領域内のメモリブロック、あるいは第１コンピュー
タシステム用の情報を含む作業領域内のメモリブロッ
ク、あるいは第２コンピュータシステム用の情報を含む
作業領域内のメモリブロックを示し、また、作業領域を
示す。

【０１１５】デュアルポート中間メモリ内への情報パケ
ットあるいはブロックの書込は、空メモリパケットの取
得、通常いわゆる「メモリ割当」によって実行される。
メモリ割当は、空パケットのリストから空メモリパケッ
トの抽出を含む。同様に、デュアルポート中間メモリの
の作業領域からの情報パケットの読出は、このメモリパ
ケットの解放、通常いわゆるメモリ解放によって実行さ
れる。メモリ解放は、空パケットリストへの空メモリパ
ケットの追加及び連続する空メモリパケットが存在しな
いかのチェックを含む。もし、連続する空メモリパケッ
トが存在する場合、これらのパケットは、１つのパケッ
トに形成されるように連結される。

【０１１６】空パケットのサイズの増加に従って、空パ
ケットのリストは、２回チェーンされ（かつ各チェーン
は、前のパケット及び後のパケットを示すポインタの２
つである）。

【０１１７】このチェーンは、リストをスキャンするこ
とによって、デュアルポート中間メモリの作業領域内に
記憶される情報パケットのサイズより大きいサイズの最
小パケットを検出することを可能にする。一度、空メモ
リパケットが検出されると、必要なサイズだけ割当てら
れ、情報が占めらてれないパケットの一部分にサイズが
存在しない場合、残っているメモリのサイズに対応する
新たな空メモリパケットを構築する。パケットリストの
更新は、サイズ及びアドレスに関するチェーニングに続
く。

【０１１８】空パケットのアドレスの増加に従って、こ
のチェーニングは、リストのスキャンによって、アドレ
スリストの前後に配置されるパケットが空メモリパケッ
トであるかを速やかに知ることができる。空メモリパケ
ットである場合、アドレスレベルで連続する空メモリパ
ケットは、１つ（かつより大きな）空メモリパケットを
形成するように連結される。空パケットリストの更新
は、サイズ及びアドレスに関するチェーニングに続く。

【０１１９】アドレス上のチェーニングがメモリ解放工
程で用いられる間に、メモリ割当工程でサイズ上のチェ
ーニングが用いられることが好ましい。

【０１２０】管理領域５０２、５０３及び５０４はそれ
ぞれ固定サイズ及びデュアルポートメモリ内でとりわけ
小さい固定メモリ空間を占め、空間は第１あるいは第２
システムによる初期化において定義される。チェーンリ
ストは、リスト内の第１要素へのポインタによってそれ
ぞれ示される。コンピュータシステム間で定義された初
期化ルールに従って、管理領域５０２、５０３及び５０
４の位置は、１回及びすべての初期化で固定され、かつ
コンピュータシステムの１つによってデュアルポート中
間メモリの所定アドレスに記憶され、他のコンピュータ
システムは、上記の所定アドレスの読出によってこれら
の領域５０２、５０３及び５０４の位置の情報を獲得す
る。

【０１２１】簡単な変形例に従うと、各管理領域は、上
述した各リスト内の第１要素のアドレスに対応する１つ
のポインタに限定されても良いことに注意されるべきで
ある。

【０１２２】各デュアルポート中間メモリのメモリ空間
の外側には、図４を参照して説明で共通して用いられる
８つの信号５０５が存在する。

【０１２３】これらの信号の使用によって、デュアルポ
ート中間メモリの各管理領域５０２、５０３あるいは５
０４は、１つのコンピュータシステムと排他的にアクセ
ス可能である。

【０１２４】図７Ａを参照した以下の説明として、各コ
ンピュータシステムは、他のコンピュータシステムに対
し、情報がデュアルポート中間メモリに書込まれる毎
に、位置データの要素が空パケット管理領域５０２から
抽出されるように設計された構成手段を有する。この情
報は、チェーンアドレスリストによって、位置データに
対応する作業領域に書込まれる。そして、位置データ
は、他のシステムの利用可能パケット管理領域に配置さ
れる。

【０１２５】同様にして、図７Ｂを参照すると、各コン
ピュータシステムは、他のコンピュータシステムから、
情報がデュアルポート中間メモリから読出される毎に、
第１のコンピュータシステムの利用可能パケット管理領
域から位置データの要素が抽出されるように設計された
構成手段を有する。この情報は、チェーンアドレスリス
トによって、位置データに対応する作業領域から読出さ
れる。そして、位置データは、他のシステムの空パケッ
ト管理領域５０２に配置される。

【０１２６】図６は第１コンピュータシステムを示して
いる。このコンピュータシステムは、第１プロセッサ−
ＰＣＩブリッジ６０３を有し、第１プロセッサ−ＰＣＩ
ブリッジ６０３は、ローカルバス６０８によって第１セ
ントラルユニット６０６と接続され、ローカルバス６０
７によってリードオンリメモリであるＲＯＭ６０５に接
続され、ローカルバス６０１によってランダムアクセス
メモリであるＲＡＭ６０４に接続され、ローカルバス６
１２によって、例えば、キーボードを管理するインタフ
ェースコンポーネント６１３に接続され、第１バス６０
２に接続される。

【０１２７】第１セントラルユニット６０６は、例え
ば、ＩＮＴＥＬ ＰＥＮＴＩＵＭプロセッサから構成さ
れる。リードオンリメモリ６０５は、特に、プロセッサ
−ＰＣＩブリッジ６０３あるいは第１ＰＣＩバス６０２
に接続されるコンポーネントを認識し初期化するＢＩＯ
Ｓ（「Ｂａｓｉｃ Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｓｙｓ
ｔｅｍ」）を有し、換言すれば、それらのコンポーネン
トを構成してメモリ割当を可能にし、かつ割込を行う一
方で、コンピュータシステムの動作を統括するプログラ
ムを有する。そして、第１プロセッサ−ＰＣＩブリッジ
６０３は、例えば、ＰＣＩコントローラ６１０及び６１
１に接続されるコンポーネントに対応するデータを転送
する。

【０１２８】ランダムアクセスメモリ６０４は、変数及
び中間データ値と、受信あるいは送信対象のデータを記
憶する。

【０１２９】このコンピュータシステムの構成は、ＰＣ
Ｉバスを有するＩＮＴＥＬ ＰＥＮＴＩＵＭベースのコ
ンピュータとして当業者には周知である。

【０１３０】図７Ａは、図４及び図６に示されるシステ
ムの書込モードでの動作のフローチャートを示してい
る。

【０１３１】スタート７００の後、テスト７０１は、第
１コンピュータシステムが第２システムへの転送対象の
データを有しているか否かを判定する。テスト７０１の
判定が否の場合、第１システムは動作を続行し、テスト
７０１が繰り返される。

【０１３２】テスト７０１の判定が正の場合、動作７０
２は転送対象のデータの転送に必要なパフォーマンスを
決定する。本実施形態では、用いられるパフォーマンス
基準は、転送対象のデータ量と単独にリンクされ、動作
７０２はそのデータ量を決定する。

【０１３３】しかしながら、第１の変形例に従えば、用
いられるパフォーマンス基準は必要なデータ転送速度を
含み、第２の変形例に従えば、用いられるパフォーマン
ス基準は考慮された転送の優先レベルを含む。事実、高
速だが少量のデータを含むＦＩＦＯタイプメモリと、Ｆ
ＩＦＯタイプメモリより低速だが必要に応じてより多く
のデータ量を含むデュアルポートメモリの２つのタイプ
の中間メモリによってデータは転送される。

【０１３４】それゆえ、ＦＩＦＯタイプメモリは、大メ
モリ容量を必要としない代わりに高速転送を必要とする
ＤＭＡモードで優先的に用いられ、これに対して、デュ
アルポートメモリは、その大メモリ容量より少ない情報
量に対し、遅延読出及び書込で用いられても良い。

【０１３５】次のテスト７０３は、パフォーマンス基準
に従って、データの転送に用いる中間メモリを決定す
る。

【０１３６】転送対象のデータ量が、例えば、デュアル
ポート中間メモリ４０８及び４１２の作業領域に含み得
るデータ量にリンクしても良い閾値より小さい場合、動
作７０４から動作７０６間で、それらの中間メモリが用
いられ、インタフェースアダプタは「パススルー」モー
ドで動作し、反対の場合は、ＦＩＦＯタイプ中間メモリ
４０９が用いられ、動作７０７から動作７１０間で、イ
ンタフェースアダプタ及びコンピュータシステムはダイ
レクトメモリアクセスモード、いわゆる当業者に周知の
ＤＭＡで同時に動作する。

【０１３７】第１の変形例に従えば、転送対象の情報の
転送に必要な速度が、例えば、デュアルポート中間メモ
リ４０８及び４１２への読出及び書込速度にリンクして
も良い閾値より小さい場合、動作７０４から動作７０６
間で、それらの中間メモリが用いられ、インタフェース
アダプタは「パススルー」モードで動作し、反対の場合
は、ＦＩＦＯタイプ中間メモリ４０９が用いられ、動作
７０７から動作７１０間で、インタフェースアダプタ及
びコンピュータシステムはダイレクトメモリアクセスモ
ード、いわゆる当業者に周知のＤＭＡで同時に動作す
る。

【０１３８】第２の変形例に従えば、転送の優先度レベ
ルが、閾値より大きい場合、動作７０４から動作７０６
間で、デュアルポート中間メモリが用いられ、インタフ
ェースアダプタは「パススルー」モードで動作し、反対
の場合は、ＦＩＦＯタイプ中間メモリ４０９が用いら
れ、動作７０７から動作７１０間で、インタフェースア
ダプタ及びコンピュータシステムはダイレクトメモリア
クセスモード、いわゆる当業者に周知のＤＭＡで同時に
動作する。

【０１３９】動作７０４では、ＰＣＩアダプタ４０５に
よって、第１プロセッサは空パケット管理領域５０２に
よる空パケット位置データの要素の読出を実行し、かつ
対応するチェーンリストを更新し、この動作は一般的に
「抽出」と称する。

【０１４０】書込動作７０５では、第１プロセッサ４０
３によって、作業領域５０１に転送対象のデータが、動
作７０４で読み出される位置データに対応する位置に記
憶される。

【０１４１】動作７０６では、第１プロセッサによっ
て、動作７０４で読出された位置データの要素が、第２
システム５０４の利用可能パケット管理領域による第２
システムに対する利用可能なパケットのリストに挿入さ
れる。以下の説明では、この動作７０６は、「追加」動
作と称し、この考慮された追加は、第２コンピュータシ
ステムに対する利用可能なパケットのリストへのアドレ
スの追加に関することであることが理解されるであろ
う。

【０１４２】用いられるデュアルポート中間メモリ４０
８及び４１２の特徴は、メモリ内の所定アドレスへの書
込がＰＣＩアダプタ４１４、そして、第２プロセッサ４
１９への割込の送信を発生することである。第２プロセ
ッサ４１９は、第２システム５０４に対する利用可能パ
ケット管理領域から、読出対象の情報が位置する作業領
域５０１の位置データの読出を実行する。次に、第２プ
ロセッサ４１９は、第２コンピュータシステム５０４に
対する利用可能パケット管理領域から読出される位置デ
ータに対応する作業領域５０１の位置から情報の読出を
実行する。

【０１４３】データ転送用にＦＩＦＯタイプ中間メモリ
４０９が用いられる場合、動作７０７は、以下の動作を
行う。

【０１４４】空パケット管理領域５０２からアドレスを
抽出し、第２システム５０４に対する利用可能パケット
管理領域内にアドレスを記憶し、作業領域５０１内のア
ドレスで、データ転送変数及び転送対象のデータ要素数
を記憶し、デュアルポート中間メモリの所定アドレスに
書込モードでアクセスすることによって第２コンピュー
タシステムに対する割込を生成する。

【０１４５】動作７０８では、第１プロセッサ４０３は
ダイレクトメモリアクセスモードで自身を初期化する第
２コンピュータシステムを示す第２プロセッサ４１９か
らのアクノウレッジ信号を待機する。

【０１４６】動作７０９では、第１コンピュータシステ
ムのプロセッサは、反対に、ダイレクトメモリアクセス
モードで自身を配置する。

【０１４７】そして、動作７１０では、転送対象のデー
タは、ＦＩＦＯ中間メモリ４０９への第１プロセッサ、
ＰＣＩアダプタ４０５によって連続的に書込まれ、ま
た、このメモリに、第２プロセッサ、ＰＣＩアダプタ４
１４によって連続的に読出される。

【０１４８】ＦＩＦＯタイプ中間メモリの書込及び読出
間の周波数が異なる問題を避けるために、これらのメモ
リによって出力される信号である「ＦＩＦＯエンプテ
ィ」、「ＦＩＦＯフル」及び「ＦＩＦＯハーフフル」
は、メモリが一杯である場合にメモリへの書込を中止
し、かつメモリが空である場合メモリからの読出を中止
する制御コンポーネント４１１によって用いられる。

【０１４９】動作７０６あるいは動作７１０のいずれか
１つの最後から、第１プロセッサはテスト７０１に戻
る。

【０１５０】図７Ｂは図４に示されるシステムの読出モ
ードでの動作のフローチャートを示している。

【０１５１】動作７２１で、第２コンピュータシステム
が割込信号を受信すると、第２プロセッサ４１９は、Ｐ
ＣＩアダプタ４１４によって、利用可能パケット管理領
域５０４による第２コンピュータシステムに対する利用
可能なパケット位置データの要素の読出、かつ対応する
チェーンリストの更新を実行し、番号７２２の動作を、
通常、「抽出」と称する。

【０１５２】読出動作７２３では、第２プロセッサ４１
９によって作業領域５０１から動作７２２で読み出され
る位置データに対応する位置で読出対象のデータが読み
出される。

【０１５３】追加動作７２４では、動作７２２で読出さ
れた位置データが、第２プロセッサ４１９によって、空
パケット管理領域５０１による空パケットリストへ挿入
される。この動作７２４は、以下の説明では、「追加」
動作と称し、この追加は、空パケットのリストへのアド
レスの追加に関することであることが理解されるであろ
う。

【０１５４】次に、テスト７２５は、動作７２３で作業
領域から読み出したデータに従って、ＦＩＦＯタイプ中
間メモリ４０９がデータ転送用に用いられることをリク
エストするメッセージである否かを判定する。

【０１５５】テスト７２５の判定が正である場合、動作
７２７は、ダイレクトメモリアクセスモード、ＤＭＡモ
ードで第２コンピュータシステム４３０の初期化が含ま
れる。

【０１５６】動作７２８では、第２プロセッサ４１９は
ダイレクトメモリアクセスモードで自身が初期化された
ことを示すアクノウレッジ信号を送信する。

【０１５７】動作７２９では、転送対象のデータは、Ｆ
ＩＦＯ中間メモリ４０９への第１プロセッサ、ＰＣＩア
ダプタ４０５によって連続的に書込まれ、また、このメ
モリから第２プロセッサ４１９、ＰＣＩアダプタ４１４
によって連続的に読出される。

【０１５８】動作７２９は、動作７１０（図７Ａ）と同
様にして実行される。

【０１５９】動作７２９の最後あるいはテスト７２５の
判定が否である場合、第２プロセッサ４１９は、第２シ
ステムに対する利用可能なパケットのアドレスのリスト
内に少なくとも１つのアドレスが残っているか否かを決
定することを含むテスト７２６を実行する。

【０１６０】動作７２９の実行に対するコンピュータバ
スの占有の段階で、例えば、ＦＩＦＯ中間メモリが空で
ある場合に、他のタスクあるいはプロセスが用いるコン
ピュータバスが挿入されていても良いことに注意すべき
である。

【０１６１】第２システムに対する利用可能なパケット
アドレスが少なくとも１つ残っている場合、動作７２２
は繰り返される。

【０１６２】図８は実施形態のいずれにも従う通信装置
に接続された２つのコンピュータシステムの動作を示す
タイミングチャートであり、下方へ向かう縦軸方向は時
間の経過を表しているが、スケールは線形でなく、２つ
のプロセッサによって実行される動作シーケンスは、図
８の上から下のシーケンスに対応する。

【０１６３】コンピュータシステムの起動時には、いわ
ゆるプロセッサが電源の供給を開始した場合に、動作８
０１で、スタートアッププログラムを用いて第１プロセ
ッサはその動作をスタートアップし、動作８０２で、ス
タートアッププログラムを用いて第２プロセッサは動作
をスタートアップする。

【０１６４】が第１プロセッサより第２プロセッサの方
がスタートアップが速く実行されると仮定すると、第２
バス上に存在するＰＣＩコントローラを初期化する動作
８０６が、初期化される第１バス上に存在するＰＣＩコ
ントローラを初期化する動作８０３の前に開始する。

【０１６５】同様に、第２コンピュータシステムの動作
プログラム８０７が、第１コンピュータシステムの動作
プログラム８０４より先に開始される。

【０１６６】動作プログラム８０７のスタートアップ
は、「ドライバ」という名で知られるサブプログラムが
開始される間に第１段階８０７Ａを有し、つまり、特
に、異なるコンピュータシステムで用いられる初期化プ
ロトコロルに従って、デュアルポート中間メモリが初期
化され、管理領域５０２、５０３及び５０４の位置が決
定され、各チェーンリストの第１要素が更新され、作業
領域５０１は１つのかつ第１空パケットとしてみなされ
る。

【０１６７】第１の例に従えば、１つのコンピュータシ
ステムによる信号の取得は、デュアルポート中間メモリ
初期化段階、他のコンピュータシステムが所定アドレス
でこのデュアルポート中間メモリのコンフィグレーショ
ンの読出を実行することを含む。

【０１６８】第２の例に従えば、デュアルポート中間メ
モリの初期化を実行する第１コンピュータシステムを常
に適用することである。

【０１６９】動作８０４Ａで、同様に第１コンピュータ
システムを適用することは、上述した所定アドレス、か
つデュアルポート中間メモリを初期化するあるいはデュ
アルポート中間メモリ初期化データを読み出すという初
期化ルールに従うという事実から離れることであり、後
者の場合は図８に示される例に対応する。

【０１７０】他のコンピュータシステムへ転送対象の第
１データを有する第１コンピュータシステムがあると仮
定すると、動作８０５は、データ転送の開始と、それに
従う第２コンピュータシステムの割込の付勢を含む。

【０１７１】動作８０８で、この割込はアカウントが取
られ、第２コンピュータシステムは通信装置からのデー
タ受信を実行する。

【０１７２】第２コンピュータシステムが、第１コンピ
ュータシステムへ次に転送するデータを有していると仮
定すると、動作８０９及び動作８１０はそれぞれ動作８
０５及び動作８０８と同じであり、動作８０９は、第２
コンピュータシステムに対し、データ転送の開始と、そ
れに従う第１コンピュータシステムの割込の付勢を含
み、動作８１０はアカウントが取られる割込と、第１コ
ンピュータシステムからのデータ受信を含んでいる。

【０１７３】２つのコンピュータシステムの初期化が２
つのプロセッサの１つによって実行されることを持つこ
となく、かつ２つのコンピュータシステムのクロックが
共通することなく、異なるアドレスを用いてデータの読
出及び書込が実行できることが容易に理解されるであろ
う。

【０１７４】本発明の範囲は上述した実施形態に限定さ
れることなく、当業者の可能な範囲での改良及び変形へ
拡張され、特に、上述した異なる変形例の組み合わせへ
拡張される。

【０１７５】

【図面の簡単な説明】

【図１】従来技術に従う２つのＰＣＩバスを有するコン
ピュータシステムの電気的な概要構成を示す図である。

【図２】実施形態１の内部バス通信装置の機能構成を示
す図である。

【図３】実施形態２の内部バス通信装置の機能構成を示
す図である。

【図４】実施形態３の内部バス通信装置を示す図であ
る。

【図５】実施形態１の図２及び実施形態３の図４で用い
られるメモリ構成を示す図である。

【図６】各実施形態で用いるために設計されるコンピュ
ータシステムを示す図である。

【図７Ａ】図４及び図６に示されるシステムの書込モー
ドでの動作を示すフローチャートである。

【図７Ｂ】図４に示されるシステムの読出モードでの動
作を示すフローチャートである。

【図８】内部バス通信装置によって接続される２つのコ
ンピュータシステムの動作を示すタイミングチャートで
ある。

Claims (44)

【特許請求の範囲】
1. 【請求項１】 少なくとも２つのアシンクロナスコンピ
   ュータバス（４０４、４１６）間の通信装置であって、 少なくとも２つの異なる周波数で読出かつ／あるいは書
   込モードでアクセスされるように設計された少なくとも
   １つの中間記憶手段（４０８、４０９、４１０、４１
   ２）と、 各コンピュータバスに対し、アダプタメモリ（４０６、
   ４１５）を有し、かつ２つの双方向ポート（４２２から
   ４２５）を有する前記コンピュータバスと記憶手段間を
   接続するアダプタ（４０５、４１４）と、前記双方向ポ
   ートの１つは前記コンピュータバスに接続され、もう一
   方の双方向ポートは前記記憶手段に接続され、 各中間記憶手段は、前記コンピュータバス及び該コンピ
   ュータバスに接続される各インタフェースアダプタによ
   って書込かつ／あるいは読出モードでアクセス可能であ
   ることを特徴とする通信装置。
2. 【請求項２】 前記インタフェースアダプタは、前記各
   コンピュータバス上で同じ通信プロトコロルとなるよう
   に設計されていることを特徴とする請求項１に記載の通
   信装置。
3. 【請求項３】 前記記憶手段の１つは、デュアルポート
   ランダムアクセスメモリ（４０８、４１２）を備え、前
   記ランダムアクセスメモリの各ポートは前記インタフェ
   ースアダプタの１つに接続されることを特徴とする請求
   項１あるいは請求項２に記載の通信装置。
4. 【請求項４】 前記記憶手段の少なくとも１つは、読出
   モードと同じ順番で書込モードのデータアクセスを行う
   ランダムアクセスメモリ（４０９、４１０）を備え、前
   記ランダムアクセスメモリの入力は前記インタフェース
   アダプタの１つに接続され、該ランダムアクセスメモリ
   の出力は他のインタフェースアダプタに接続されること
   を特徴とする請求項１乃至請求項３のいずれかに記載の
   通信装置。
5. 【請求項５】 前記記憶手段の少なくとも１つは、読出
   モードと同じ順番で書込モードのデータアクセスを行う
   ２つのランダムアクセスメモリ（４０９、４１０）を備
   え、前記第１のランダムアクセスメモリの入力及び前記
   第２のランダムアクセスメモリの出力は前記インタフェ
   ースアダプタの１つに接続され、一方、該第１のランダ
   ムアクセスメモリの出力及び該第２のランダムアクセス
   メモリの入力は他のインタフェースアダプタに接続され
   ることを特徴とする請求項４に記載の通信装置。
6. 【請求項６】 前記アダプタメモリの少なくとも１つ
   は、自身に接続されるコンピュータシステムに関連し
   て、当該メモリを有する前記アダプタの動作に対して割
   当てられる割込かつ／あるいはアドレスレジスタを有す
   ることを特徴とする請求項１乃至請求項５のいずれかに
   記載の通信装置。
7. 【請求項７】 前記アダプタの少なくとも２つは、ダイ
   レクトメモリアクセスモードで動作するように設計され
   ていることを特徴とする請求項１乃至請求項６のいずれ
   かに記載の通信装置。
8. 【請求項８】 前記少なくとも２つのコンピュータバス
   のクロックは、アシンクロナスであることを特徴とする
   請求項１乃至請求項７のいずれかに記載の通信装置。
9. 【請求項９】 前記少なくとも２つのコンピュータバス
   は、各プロセッサ（４０３、４１９）に接続されること
   を特徴とする請求項１乃至請求項８のいずれかに記載の
   通信装置。
10. 【請求項１０】 少なくとも２つの中間記憶手段（４０
    ８、４０９、４１０、４１２）を有し、前記中間記憶手
    段（４０８、４１２）の１つは、他の中間記憶手段（４
    ０９、４１０）を用いる転送に関する変数の転送に適合
    されることを特徴とする請求項１乃至請求項９のいずれ
    かに記載の通信装置。
11. 【請求項１１】 少なくとも２つの記憶手段（４０８、
    ４０９、４１０、４１２）を有する通信装置であって、 第１中間記憶手段（４０９、４１０）と、 第２中間記憶手段（４０８、４１２）と、それらの１つ
    の動作特徴は、書込あるいは読出モードの少なくとも１
    つのモードで前記第１中間記憶手段の動作特徴と異な
    り、 前記第１あるいは第２中間記憶手段の１つで書込かつ／
    あるいは読出を可能とするように設計された切替手段
    （４０５、４１４）と、 前記切替手段の動作及び情報セットの転送を制御するた
    めに前記情報セットに関する基準のアカウントをとるよ
    うに設計された記憶手段を選択する手段（４０３、４１
    ９）とを備えることを特徴とする通信装置。
12. 【請求項１２】 前記第１あるいは第２記憶手段の１つ
    によって情報セットの転送に必要なパフォーマンス基準
    （４０３、４１９）値を決定する手段を更に備え、前記
    パフォーマンス基準は、前記記憶手段選択手段によって
    アカウントが取られた基準であることを特徴とする請求
    項１１に記載の通信装置。
13. 【請求項１３】 前記２つの記憶手段の異なる動作特徴
    にはアクセス速度があり、前記パフォーマンス基準値を
    決定する手段はパフォーマンス基準として転送速度を決
    定するように設計されているを備えることを特徴とする
    請求項１２に記載の通信装置。
14. 【請求項１４】 前記パフォーマンス基準値を決定する
    手段は、前記パフォーマンス基準として、転送対象の情
    報のブロックの大きさを決定するように設計されている
    ことを特徴とする請求項１２に記載の通信装置。
15. 【請求項１５】 前記パフォーマンス基準値を決定する
    手段は、前記パフォーマンス基準として、情報の転送に
    影響を与える緊急度を前記パフォーマンス基準値に決定
    するように設計され、 前記選択手段は、前記転送が緊急である場合、緊急情報
    の存在を示す信号を送信するように設計され、転送対象
    の前記情報を受信することを特徴とする請求項１２に記
    載の通信装置。
16. 【請求項１６】 前記記憶手段の１つは、デュアルポー
    トメモリ（４０８、４１２）を有することを特徴とする
    請求項１１乃至請求項１５のいずれかに記載の通信装
    置。
17. 【請求項１７】 前記記憶手段の少なくとも１つは、読
    出モードと同じ順番で書込モードのデータアクセスを行
    うメモリ（４０９、４１０）を有することを特徴とする
    請求項１１乃至請求項１６のいずれかに記載の通信装
    置。
18. 【請求項１８】 少なくとも２つの中間記憶手段（４０
    ８、４０９、４１０、４１２）を有し、前記中間記憶手
    段（４０８、４１２）の１つは、他の中間記憶手段（４
    ０９、４１０）を用いる転送に関する変数の転送に適合
    されることを特徴とする請求項１１乃至請求項１７のい
    ずれかに記載の通信装置。
19. 【請求項１９】 前記切替手段（４０５、４１４）は、
    前記選択手段（４０３、４１９）の新たな選択が発生す
    るまで切り替えられた前記記憶手段を保持するように設
    計されていることを特徴とする請求項１１乃至請求項１
    ８のいずれかに記載の通信装置。
20. 【請求項２０】 記憶手段（４０８、４１２）を有し、
    少なくとも２つのメモリ読出／書込手段（４００、４０
    ５、４１４、４３０）間の通信装置であって、 前記記憶手段は、 書込モードで、読出対象の情報ブロックを受信するよう
    に設計された作業領域（５０１）と、 読出対象の情報と関係のない作業領域の少なくとも１つ
    のアドレスを獲得するための少なくとも１つの位置デー
    タ要素を含む空パケット管理領域（５０２）と結合さ
    れ、 各読出／書込手段に対し、少なくとも１つの情報パケッ
    トが前記読出／書込手段に対するものである場合、該読
    出／書込手段に対する情報が書込まれた作業領域の少な
    くとも１つのアドレスを獲得するための少なくとも１つ
    の位置データ要素を含む利用可能パケット管理領域（５
    ０３、５０４）とを有し、 各読出／書込手段に対し、読出／書込手段に対する前記
    記憶手段に毎回情報が書き込まれるように設計された構
    成手段（４０３、４１９）を有し、 前記空パケット管理領域の位置データ要素を獲得できる
    ようにするアドレスからアドレスが抽出され、 前記アドレスに対応する作業領域に前記情報が書込ま
    れ、 前記読出／書込手段に関係する利用可能パケット管理領
    域の位置データ要素を獲得できるようにするアドレスが
    前記アドレスに追加され、 読出／書込手段によって、前記記憶手段内で毎回情報が
    読み出され、 前記読出／書込手段に関係する利用可能パケット管理領
    域の位置データ要素を獲得できるようにするアドレスか
    らアドレスが抽出され、 前記アドレスに対応する作業領域内で前記情報が読み出
    され、 前記空パケット管理領域の位置データ要素を獲得できる
    ようにするアドレスが前記アドレスに追加されることを
    特徴とする通信装置。
21. 【請求項２１】 前記各位置データ要素は、前記作業領
    域のアドレスリスト内のポインタを含むことを特徴とす
    る請求項１９に記載の通信装置。
22. 【請求項２２】 前記読出／書込手段に対する利用可能
    パケット管理領域内に情報が存在することを示す信号で
    ある情報を該読出／書込手段に転送するように設計され
    た割込手段（４０８、４１２）を更に含むことを特徴と
    する請求項２０あるいは請求項２１に記載の通信装置。
23. 【請求項２３】 前記記憶手段（４０８、４１２）は、
    デュアルポートランダムアクセスメモリを有し、前記ラ
    ンダムアクセスメモリの各ポートは前記読出／書込手段
    に接続されることを特徴とする請求項２０乃至請求項２
    ２のいずれかに記載の通信装置。
24. 【請求項２４】 前記読出／書込手段の少なくとも１つ
    は、２つの双方向ポートを有するインタフェースアダプ
    タ（４０５、４１４）と、前記インタフェースアダプタ
    の動作に対して割り当てる割込かつ／あるいはアドレス
    レジスタを有するアダプタメモリ（４０６、４１５）を
    備えることを特徴とする請求項２０乃至請求項２３のい
    ずれかに記載の通信装置。
25. 【請求項２５】 前記少なくとも２つの読出／書込手段
    のクロックは、アシンクロナスであることを特徴とする
    請求項２０乃至請求項２４のいずれかに記載の通信装
    置。
26. 【請求項２６】 前記管理領域の位置は前記記憶手段内
    で固定であり、その大きさも固定であり、これらの管理
    領域の使用は同じアドレスを用いて実行されることを特
    徴とする請求項２０乃至請求項２５のいずれかに記載の
    通信装置。
27. 【請求項２７】 ２つの読出／書込手段によって前記作
    業領域の同一領域へ同時に読出あるいは書込モードでア
    クセスすることを抑制するように設計された前記記憶手
    段の前記管理領域へのアクセスを保護する手段（５０
    ５）を有することを特徴とする請求項２０乃至請求項２
    ６のいずれかに記載の通信装置。
28. 【請求項２８】 請求項１乃至請求項２７のいずれかに
    記載の通信装置を有することを特徴とするプロセッサを
    含むコンピュータシステム。
29. 【請求項２９】 請求項２０乃至請求項２２のいずれか
    に記載の通信装置を有することを特徴とするプロセッ
    サ、表示手段、キーボードを有するコンピュータシステ
    ム。
30. 【請求項３０】 少なくとも２つのアシンクロナスコン
    ピュータバス間の通信方法であって、 アダプタメモリ（４０６）及び２つの双方向ポート（４
    ２２、４２３）を有する第１インタフェースアダプタ
    （４０５）に接続された第１コンピュータバス（４０
    ４）によって、書込モードでアクセスするように設計さ
    れた中間記憶手段（４０８、４１２）への記憶を行う工
    程（７０６）と、前記双方向ポートの一方は前記第１コ
    ンピュータバスに接続され、もう一方は前記中間記憶手
    段に接続され、 アダプタメモリ（４１５）及び２つの双方向ポート（４
    ２４、４２５）を有する第２インタフェースアダプタ
    （４１４）に接続された第２コンピュータバス（４１
    ６）によって、読出モードでアクセスするように設計さ
    れた前記中間記憶手段から読出を行う工程と、前記双方
    向ポートの一方は前記第２コンピュータバスに接続さ
    れ、もう一方は前記中間記憶手段に接続されることを特
    徴とする通信方法。
31. 【請求項３１】 前記記憶工程（７０６）及び前記読出
    工程は、前記コンピュータバス上の同じデータ通信プロ
    トコロルに応じて実行されることを特徴とする請求項３
    ０に記載の通信方法。
32. 【請求項３２】 前記記憶工程（７０６）は、デュアル
    ポートランダムアクセスメモリ（４０８、４１２）を用
    い、前記ランダムアクセスメモリの各ポートは前記イン
    タフェースアダプタの１つに接続され、前記記憶工程及
    び前記読出工程は同時に実行され得ることを特徴とする
    請求項３０あるいは請求項３１に記載の通信方法。
33. 【請求項３３】 前記読出工程は、前記記憶工程で記憶
    された順番で、前記記憶工程で記憶されたデータの連続
    読出を備えることを特徴とする請求項３０乃至請求項３
    ２のいずれかに記載の通信装置。
34. 【請求項３４】 前記記憶工程及び前記読出工程は、ダ
    イレクトメモリアクセスモード（７１０）を用いて同時
    に実行されることを特徴とする請求項３０乃至請求項３
    ３のいずれかに記載の通信方法。
35. 【請求項３５】 通信方法であって、 第１中間記憶手段（４０９、４１０）と、書込あるいは
    読出モードの少なくとも１つのモードで前記第１中間記
    憶手段の動作特徴と少なくとも１つの動作特徴が異なる
    第２中間記憶手段間で選択するための情報セットに関係
    する基準のアカウントをとる間における記憶手段選択工
    程（７０３）と、 書込かつ／あるいは読出モードで、選択された前記中間
    記憶手段へのアクセスが増加する間における切替工程
    （７０８、７０９）と、 選択された前記中間記憶手段を用いて前記情報が転送さ
    れる間における情報転送工程（７０６、７１０）とを備
    えることを特徴とする通信方法。
36. 【請求項３６】 前記第１あるいは前記第２記憶手段の
    １つによる情報セットの転送に対して必要なパフォーマ
    ンス基準（７０２）の値を決定する工程を更に含み、前
    記パフォーマンス基準は前記選択工程（７０３）でアカ
    ウントがとられた基準であることを特徴とする請求項３
    ５に記載の通信方法。
37. 【請求項３７】 前記パフォーマンス基準の値を決定す
    る工程において、前記２つの記憶手段の異なる動作特徴
    はアクセス速度であり、転送速度はパフォーマンス基準
    として決定されることを特徴とする請求項３６に記載の
    通信方法。
38. 【請求項３８】 前記パフォーマンス基準の値を決定す
    る工程において、転送対象の情報ブロックの大きさはパ
    フォーマンス基準として決定されることを特徴とする請
    求項３６に記載の通信方法。
39. 【請求項３９】 前記パフォーマンス基準の値を決定す
    る工程において、転送対象の情報ブロックの緊急度はパ
    フォーマンス基準として決定されることを特徴とする請
    求項３６に記載の通信方法。
40. 【請求項４０】 前記転送工程は、ダイレクトアクセス
    モードで前記メモリ（７１０）への転送動作を含むこと
    を特徴とする請求項３５乃至請求項３９のいずれかに記
    載の通信方法。
41. 【請求項４１】 切替工程（７０８、７０９）の予備と
    して、前記転送工程で用いられる前記記憶手段とは異な
    る記憶手段を用いて該転送工程に関係する変数が転送さ
    れる間における変数決定工程を含むことを特徴とする請
    求項３５乃至請求項４０のいずれかに記載の通信方法。
42. 【請求項４２】 少なくとも２つの読出／書込手段（４
    ００、４３０）間の通信方法であって、用いる記憶手段
    （４０８、４１２）は、 書込モードで、読出対象の情報ブロックを受信するよう
    に設計された作業領域（５０１）と、 読出対象の情報と関係のない作業領域の少なくとも１つ
    のアドレスを獲得するための少なくとも１つの位置デー
    タ要素を含む空パケット管理領域（５０２）と、 各読出／書込手段に対し、少なくとも１つの情報パケッ
    トが前記読出／書込手段に対するものである場合、該読
    出／書込手段に対する情報が書込まれた作業領域の少な
    くとも１つのアドレスを獲得するために少なくとも１つ
    の位置データ要素を含む利用可能パケット管理領域（５
    ０３、５０４）とを有し、 読出／書込手段に対し前記記憶手段に毎回書き込まれる
    情報と、 前記空パケット管理領域の位置データ要素を獲得できる
    ようにするアドレスからアドレスが抽出される間におけ
    る抽出動作（７０４）と、 前記アドレスに対応する作業領域に前記情報が書込まれ
    る間における書込動作（７０５）と、 前記読出／書込手段に関係する利用可能パケット管理領
    域の位置データ要素を獲得できるようにするアドレスが
    前記アドレスに追加される間における追加動作（７０
    ６）と、 読出／書込手段によって、前記記憶手段内で毎回読み出
    される情報と、 前記読出／書込手段に関係する利用可能パケット管理領
    域の位置データ要素を獲得できるようにするアドレスか
    らアドレスが抽出される間における抽出動作と、 前記アドレスに対応する作業領域内で前記情報が読み出
    される間における読出動作と、 前記空パケット管理領域の位置データ要素を獲得できる
    ようにするアドレスが前記アドレスに追加される間にお
    ける解放動作とを備えることを特徴とする通信方法。
43. 【請求項４３】 読出／書込手段に対し、前記記憶手段
    に情報が書込まれるべきである場合、前記読出／書込手
    段に対し利用可能な前記パケット管理領域内の情報の存
    在を示す信号である前記読出／書込手段へ転送される情
    報が存在する間において、更に割込動作を有することを
    特徴とする請求項４２に記載の通信方法。
44. 【請求項４４】 プロセッサによって実行される場合
    に、請求項３０乃至請求項４３のいずれかに記載の通信
    方法を実行するためのプロセッサが発行する命令を記憶
    することを特徴とする記憶媒体。