JPH11135748A

JPH11135748A - 半導体集積回路装置

Info

Publication number: JPH11135748A
Application number: JP9298161A
Authority: JP
Inventors: Goro Kitsukawa; 五郎橘川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-10-30
Filing date: 1997-10-30
Publication date: 1999-05-21

Abstract

(57)【要約】【課題】局所的な金属配線の集中を防止し、チップ面
積を低減する。【解決手段】ワード線Ｗ、列選択信号線ＹＳに加えて
メモリセルアレー領域１５、１６、１７、１８上に垂直
方向配線ＶＬ（通り抜け配線）および水平方向配線ＨＬ
（通り抜け配線）を追加する。垂直方向配線ＶＬおよび
水平方向配線ＨＬの接続は、メモリセルアレー上に形成
されたスルーホールを介して行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、半導体メモリのメモリセルアレイ上に
配置される配線に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】半導体技術の発展に伴って、単一の半導
体基板上に形成される回路数は益々増大し、そのためデ
ザインルールの値（設計最小寸法）は益々小さくなって
いる。このデザインルールの微細化は、金属配線の寸法
（幅と厚さ）を小さくし、その抵抗を増大させる。ま
た、回路数の増大は、その多数の回路のパルス動作に起
因する電源ノイズを発生し、動作余裕や動作速度に与え
る影響が深刻になっている。これらの問題すべてはチッ
プの動作を遅らせ、チップに格納されているデータを破
損させることさえあり得る。金属配線の抵抗の増大を抑
制することは、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）の設計も含めて、ほとんどの半導体設計の
分野で重要な課題となっている。

【０００３】この問題に対する１つの解決策として、Ya
mada, A 64-Mb DRAM with Meshed Power Line, 26 IEEE
Journal of Solid-State Circuits 11 (1991)に説明さ
れているように、チップに対するメッシュ状の電源バス
システムが開発されている。このメッシュ状電源バスシ
ステムは、ＤＲＡＭのメモリセルアレー内に分散された
センスアンプドライバ（ＣＭＯＳスイッチ）に内部抵抗
の低い電源線を介して電源電圧を供給し、センスアンプ
を高速化するものである。ＤＲＡＭのような半導体集積
回路装置ではセンスアンプドライバが分散して存在して
いるため、多数の電源バスがメモリセルアレー上に設け
られ、このメッシュ状電源バスシステムによりセンスア
ンプドライバに十分な電力を供給することができる。

【０００４】一方、たとえば、K. Noda et Al., a Boos
ted Dual Word-line Decoding Scheme for 256 Mbit DR
AM's, 1992 Symp. on VLSI Circuit Dig. of Tech. Pap
ers,pp. 112-113 (1992) に記載されているように、階
層的なワード線構造が提案されている。この提案は、第
２の金属配線層に形成されたメインワード線と、多結晶
シリコンで形成されたサブワード線とでワード線選択を
行うものであり、８本のサブワード線毎に２本のメイン
ワード線（Ｔｒｕｅ，Ｂａｒ）を設けるものである。こ
れにより、メインワード線のピッチをサブワード線のピ
ッチの４倍に緩和し、配線加工を容易にすることができ
る。

【０００５】

【発明が解決しようとする課題】しかし、前記のメッシ
ュ状電源バスシステムには、以下のような問題がある。
すなわち、このメッシュ状電源バスシステムは、電源線
を列選択線の間にそれと並行に配置し、その電源線をセ
ンスアンプ上のスルーホールを介して他層の配線（列選
択線と垂直方向の配線）に接続して方向を９０度変換
し、その配線をセンスアンプ領域とワード線ドライバ領
域との交差部（交差領域）に延伸させるものである。そ
して、交差領域に配置されたセンスアンプドライバに、
列選択線と平行な電源線、センスアンプ上のスルーホー
ル、およびこのスルーホールからセンスアンプ上の配線
により交差領域のセンスアンプドライバまで電力を供給
するものである。

【０００６】ところが、この方式ではスルーホールの位
置がセンスアンプ上に限られ、スルーホールから交差領
域のセンスアンプドライバまでを接続する配線はセンス
アンプ領域に形成されることとなる。センスアンプ上
は、元来多数の制御信号配線が集中する領域であり、セ
ンスアンプドライバに十分な電力を供給するために必要
な配線幅を確保しようとすれば、この配線の存在により
センスアンプ領域の寸法が大きくならざるを得ず、その
ためチップ寸法が大きくなる問題がある。一方、センス
アンプ領域を小さく保とうとすればセンスアンプドライ
バに電力を供給する配線の幅を小さくせざるを得ず、配
線抵抗が問題となって、このシステムを採用した本来の
目的が達成できなくなる。

【０００７】また、センスアンプ領域に形成されたスル
ーホールの存在は、そのスルーホールを覆うために配線
領域の幅を配線の最小幅よりも一般的に大きくするた
め、この点からも配線の密度が過密状態となり、センス
アンプ領域の寸法を大きくすることとなる。

【０００８】さらに、前記メッシュ状電源バスシステム
を用いるか否かにかかわらず、チップ内の回路数の増大
により、チップ内の配線数の増大をも引き起こし、信号
配線の引き回しに起因するチップ内の特定領域での局所
的な信号配線領域の不足が生じ、この不足領域のためチ
ップ寸法が増大する問題がある。特に、行方向の間接周
辺回路領域と列方向の間接周辺回路領域とが交差するチ
ップ中央領域での配線領域の確保が困難となっている。

【０００９】一方、従来の階層ワード線方式では金属配
線によるメインワード線のサブワード線に対するピッチ
緩和はせいぜい４倍であり、メインワード線の間に金属
配線を設けてメッシュ状電源バスシステムに適用するす
るには困難がある。すなわち、メモリセルアレーの上部
に形成するメインワード線の加工では、ＤＲＡＭの集積
度の向上に伴う情報蓄積用容量素子の立体化に起因して
下地形状が凹凸となり、フォトリソグラフィのフォーカ
スマージンがとり難くなっている。このため、メモリセ
ル容量形成前にゲート電極の一部として多結晶シリコン
膜等を用いて形成するサブワード線とは異なり、十分大
きな配線幅とスペースを必要とする。また、メインワー
ド線で選択される一群のサブワード線を選択するサブワ
ードドライバ用のプリデコーダ線を配置する必要もあ
る。したがって、前記程度のピッチ緩和ではさらに別の
配線をメインワード線の間に形成することは困難であ
る。

【００１０】本発明の目的は、メモリセルアレー上に配
置されるメインワード線または列選択線のピッチを緩和
して、その間に別の信号線または電源線を埋め込むこと
によりチップ内の局所的な金属配線の集中を防止し、チ
ップ面積を低減することにある。特に、本発明では、行
方向の間接周辺回路領域と列方向の間接周辺回路領域と
が交差するチップ中央領域での配線領域の確保を目的と
する。

【００１１】また、本発明の目的は、メモリセルアレー
上の配線の接続信頼性を向上することにある。

【００１２】また、本発明の目的は、半導体集積回路装
置の動作速度を向上することにある。

【００１３】また、本発明の目的は、半導体集積回路装
置の耐ノイズ性を向上し、その信頼性を向上することに
ある。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１６】（１）本発明の半導体集積回路装置は、第
１方向に延伸されたサブワード線と、第１方向に直交す
る第２方向に延伸されたビット線と、サブワード線の一
部をゲート電極とし、ソース・ドレイン領域の一方が情
報蓄積用容量素子に接続され、他方がビット線に接続さ
れた選択ＭＩＳＦＥＴとを有する半導体集積回路装置で
あって、選択ＭＩＳＦＥＴおよび情報蓄積用容量素子か
らなるメモリセルの上部に層間絶縁膜を介して形成され
た配線を有し、配線には、第１方向に延伸して形成され
サブワード線の一群を選択するメインワード線、または
第２方向に延伸して形成されビット線が接続されるセン
スアンプの一群を選択する列選択線、以外の通り抜け配
線が含まれるものである。

【００１７】このような半導体集積回路装置によれば、
メモリセルの上部すなわちメモリセルアレー上に形成さ
れた配線にメインワード線または列選択線以外の通り抜
け配線が含まれるため、この通り抜け配線をたとえば信
号線あるいは電源線に活用することができ、信号線ある
いは電源線の込み合う領域の配線を前記通り抜け配線に
代えて結線することができる。その結果、信号線あるい
は電源線の込み合う領域の配線数を少なくして、そのよ
うな配線の込み合う領域の配線による面積の増大を低減
することができる。

【００１８】このようにメモリセルアレー上にメインワ
ード線または列選択線以外の配線を形成できるのは、後
に説明するように階層ワード線方式を採用してメインワ
ード線の本数を低減できる技術、あるいは１本の列選択
線により選択されるセンスアンプの数を複数にすること
により配線ピッチを緩和することができるためである。
この緩和された配線領域を活用し、配線の込み合う周辺
回路領域の配線を通り抜け配線に置き換えてチップ全体
としての配線形成を最適化し、チップ面積を低減しよう
とする技術が本発明の主要な内容である。

【００１９】上記半導体集積回路装置の場合、配線は、
メモリセルの上部に、第１層間絶縁膜を介して形成され
た第１配線と、第１配線を覆う第２層間絶縁膜を介して
形成された第２配線との２層の配線とすることができ、
第１配線または第２配線の何れか一方の配線にメインワ
ード線および通り抜け配線を適用し、他方の配線に列選
択線および通り抜け配線を適用することができる。

【００２０】また、通り抜け配線は、間接周辺回路の間
を接続する信号線とすることもできる。この場合、行方
向間接周辺回路と列方向間接周辺回路との交差領域の配
線数を低減できる。行方向間接周辺回路と列方向間接周
辺回路との交差領域では、特に配線が込み合うため、本
発明を適用して配線数を低減する効果が大きい。

【００２１】また、通り抜け配線は、その伝達する信号
のクリティカルパスとすることができる。通り抜け配線
は周辺回路領域に形成する配線よりも配線幅を大きくと
ることができるため配線抵抗を低減することができ、ク
リティカルパスとなっている場合であっても比較的安定
に信号を伝送することができる。すなわち、周辺回路領
域にクリティカルパスを配置した場合には周辺回路領域
の配線幅は細く配線抵抗が問題となる場合があるが、本
発明では配線抵抗の問題を低減することが可能である。
また、周辺回路領域にクリティカルパスを配置する場合
には配線を迂回して長く配置することが避けられない場
合があるが、メモリセルアレー上に配置する配線では、
最短距離を選択することが可能ともなる。

【００２２】（２）本発明の半導体集積回路装置は、前
記した半導体集積回路装置であって、第１配線の通り抜
け配線と第２配線の通り抜け配線とは、メモリセルの上
部に形成された接続孔を介して互いに接続されるもので
ある。これによりメモリセルアレー上の配線の方向を任
意の場所で変換することが可能となり、配線設計の自由
度を向上することができる。

【００２３】なお、メモリセルアレーの上部では周辺回
路領域とは相違して、立体的な情報蓄積用容量素子の高
さに起因して凹凸が激しく、一般にフォトリソグラフィ
が容易でない。そのため、本発明では、メモリセルアレ
ー上の接続孔を、周辺回路領域に形成された接続孔より
も大きな開口径とすることも可能である。また、第１配
線の通り抜け配線と第２配線の通り抜け配線との接続
を、同一の信号線について複数の接続孔を介して接続さ
れるものとすることができる。このように、大きな口径
の接続孔により、または、複数の接続孔により第１配線
の通り抜け配線と第２配線の通り抜け配線と接続するこ
とにより、フォトリソグラフィの困難性に起因するパタ
ーニング不良の発生を抑制し、また、パターニング不良
が発生しても複数接続孔のうち何れかの接続孔が期待通
りの機能を発揮することにより、結果的に半導体集積回
路装置の動作を保証して、その歩留まりおよび信頼性を
向上できる。

【００２４】（３）本発明の半導体集積回路装置は、メ
モリセルが行列状に配置されたメモリセルサブアレー、
メモリセルサブアレーの周辺に配置された直接周辺回路
（センスアンプ、サブワードドライバ）、およびメモリ
セルサブアレーおよび直接周辺回路が規則的に配置され
たメモリセルアレーを有し、メモリセルアレー内外に信
号または電源電位を伝送するために、メモリセルサブア
レーを通り抜ける配線がメモリセルを覆う層間絶縁膜上
に形成された半導体集積回路装置であって、複数のメモ
リセルサブアレーのうち任意のメモリセルサブアレーの
その領域における配線のパターンが、その他のメモリセ
ルサブアレーのその領域における配線のパターンと相違
し、または、複数のメモリセルサブアレーのうち任意の
メモリセルサブアレーのその領域における配線が伝送す
る信号もしくは電源電位の種類が、その他のメモリセル
サブアレーのその領域における配線が伝送する信号もし
くは電源電位の種類と相違するものである。

【００２５】このような半導体集積回路装置は、メモリ
セルサブアレー毎の配線パターンあるいは配線の機能が
相違するものある。これは、従来の技術においてはメモ
リセルサブアレー毎の配線パターンあるいは配線の機能
を同一として設計を簡略化していたものと相違し、積極
的に配線パターンおよび機能を相違させるものである。
この結果、配線の設計パターンの自由度を向上して、そ
の半導体集積回路装置に最適な配線設計を可能とする。

【００２６】たとえば、メモリセルアレーの周辺に配置
される間接周辺回路の遠方に位置するメモリセルサブア
レーには、同一のワード線選択信号が伝送される複数の
配線を配置し、間接周辺回路の近傍に位置するメモリセ
ルサブアレーには、間接周辺回路間の信号およびワード
線選択信号が伝送される配線を配置することが可能であ
る。このように、遠方のワード線選択信号線を複数と
し、これを並列に接続することによって配線抵抗に起因
する信号遅延を防止することが可能となる。一方、近傍
のワード線選択信号線については相対的に信号遅延の問
題が大きくないため、配線は１本で十分であり、余った
配線形成領域を周辺回路間の信号伝送配線に割り当て
て、間接周辺回路の交差領域の信号線の込み合いを緩和
することが可能である。これにより、半導体集積回路装
置のチップ面積を低減しつつ、同時に半導体集積回路装
置の性能を向上することが可能となる。

【００２７】なお、前記した（１）〜（３）の半導体集
積回路装置においては、メモリセルは、配線とメモリセ
ルを構成する情報蓄積用容量素子の蓄積電極との間にプ
レート電極を有するもの、つまりいわゆるＣＯＢ（Ｃａ
ｐａｃｉｔｏｒｏｎＢｉｔ−ｌｉｎｅ）構造とする
ことができる。このようにＣＯＢ構造とすることによ
り、ビット線を覆うプレート電極のシールド効果により
配線からビット線へ誘起するノイズを小さくして半導体
集積回路装置のメモリ情報の信頼性を向上できる。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２９】図１は、本発明の一実施の形態である６４
ＭビットＤＲＡＭの一例を全体チップについて示した平
面図である。

【００３０】本実施の形態のＤＲＡＭは、メモリチップ
１０に形成され、図１において、その長辺方向の中央部
分にメインローデコーダとアレーコントロール領域１
１、その左右両側にメインワードドライバ領域１２を有
し、短辺方向の中央部分に間接周辺回路領域１４、その
上下両側に列（カラム）デコーダ領域１３を有する。ま
た、メモリチップ１０の上下左右の四つのメモリセルア
レー領域には多数のメモリセルサブアレー１５が形成さ
れている。

【００３１】メインローデコーダ領域１１およびメイン
ワードドライバ領域１２からはサブワードドライバを制
御するためのメインワード線ＭＷＢおよびプリデコーダ
線ＦＸＢが左方向あるいは右方向に形成される。周辺回
路領域１４はボンディングパッドを含み、列デコーダ領
域１３からはセンスアンプを制御する列選択信号線ＹＳ
が上方向あるは下方向に形成される。メモリチップ１０
の中央部分のメインローデコーダ領域１１およびメイン
ワードドライバ領域１２と列デコーダ領域１３とが交差
する領域、あるいはメインローデコーダ領域１１および
メインワードドライバ領域１２と周辺回路領域１４とが
交差する領域では、必要信号本数が多くなりこの部分で
チップ面積が決まる可能性がある。

【００３２】図２は、図１のＡ部を拡大した平面図であ
る。メモリセルサブアレー１５の上下両側にはセンスア
ンプ領域１６が形成され、メモリセルサブアレー１５の
左右両側にはサブワードドライバ領域１７が形成されて
いる。センスアンプ領域１６およびサブワードドライバ
領域１７が交差する領域には交差領域１８が形成されて
いる。センスアンプ領域１６、サブワードドライバ領域
１７および交差領域１８は、一般に直接周辺回路領域と
いわれる周辺回路領域である。

【００３３】メモリセルサブアレー１５には選択ＭＩＳ
ＦＥＴＱｔおよび情報蓄積用容量素子Ｃからなるメモリ
セルが形成され、センスアンプ領域１６には主にセンス
アンプＳＡが形成される。サブワードドライバ領域１７
にはサブワードドライバＳＷＤが形成される。交差領域
１８にはセンスアンプドライバＳＡＤ、ＩＯスイッチＩ
ＯＳＷ等が形成される。

【００３４】図３は、本実施の形態のＤＲＡＭのメモリ
セルアレーまわりの回路図である。

【００３５】メモリセルサブアレー１５に形成された選
択ＭＩＳＦＥＴＱｔおよび情報蓄積用容量素子Ｃによっ
て１ｂｉｔの情報が記憶される。

【００３６】本実施の形態では、階層ワード線方式を用
いる。すなわち、メインワード線ＭＷＢにより選択され
た一群のサブワードドライバＳＷＤはプリデコーダ線Ｆ
Ｘによりさらに選択され、１つのサブワード線ＳＷが選
択される。このサブワード線ＳＷの選択により行（Ｒｏ
ｗ）方向のメモリセルが特定される。プリデコーダ回路
５２の出力はメインワードドライバ領域１２でワード線
昇圧電圧ＶＰＰに昇圧され、メインワード線ＭＷＢおよ
びプリデコーダ線ＦＸに供給される。ワード線昇圧電圧
Ｖｐｐはたとえば3.８Ｖを例示できる。

【００３７】また、本実施の形態では、周辺回路動作電
圧ＶＰＥＲＩとメモリセル蓄積電圧ＶＤＬとを電源電圧
より降下させる内部降圧方式を用いる。周辺回路動作電
圧ＶＰＥＲＩおよびメモリセル蓄積電圧ＶＤＬとしては
たとえば2.５Ｖおよび2.０Ｖを例示できる。電源電圧は
たとえば3.３Ｖを例示できる。

【００３８】また、本実施の形態では、センスアンプＳ
Ａを上下のメモリセルサブアレー１５で共用するシェア
ドセンスアンプとしている。交差領域１８にセンスアン
プドライバＳＡＤを配置してセンスアンプＳＡをオーバ
ードライブ駆動している。シェアドセンスアンプは、シ
ェアドセンスアンプ分離信号線ＳＨ１，ＳＨ２により制
御される。オーバードライブ駆動は、第１センスアンプ
充電信号線ＳＡＰ１によりＶＤＤに充電することにより
行う。その後、センスアンプＳＡをＶＤＬに充電する場
合には第２センスアンプ充電信号線ＳＡＰ２により行
う。センスアンプＳＡを放電するにはセンスアンプ放電
信号線ＳＡＮにより行う。

【００３９】また、本実施の形態では、ローカルＩＯ線
ＬＩＯとメインＩＯ線ＭＩＯを交差領域１８でＩＯスイ
ッチＩＯＳＷ（ＭＯＳスイッチ）に接続する階層ＩＯ線
構造を用いる。図３において、書込み回路は省略してい
るがメインアンプ６１と並列に配置することができる。

【００４０】本実施の形態のＤＲＡＭの記憶情報である
蓄積電荷は情報蓄積用容量素子Ｃに蓄積された電荷であ
り、ビット線ＢＬ、ＢＬＢを介してセンスアンプＳＡに
より検出される。センスアンプＳＡの選択は、列デコー
ダ領域１３に形成された列デコーダにより駆動される列
選択信号線ＹＳにより特定される。前記したサブワード
線ＳＷの選択と列選択信号線ＹＳの選択により特定され
たメモリセルの情報がローカルＩＯ線ＬＩＯ、メインＩ
Ｏ線ＭＩＯを介してメインアンプ６１に読み出され、デ
ータ出力回路６２により出力される。データの書き込み
は、データ入力回路６３を介して行われる。

【００４１】なお、ビット線ＢＬ、ＢＬＢをプリチャー
ジする場合はビット線プリチャージ信号線ＰＣＢを用い
て、ビット線プリチャージ電圧ＶＢＬＲに充電する。Ｖ
ＢＬＲはたとえば1.０Ｖを例示できる。また、プレート
電圧ＶＰＬＴおよび基板電圧ＶＢＢは、たとえば1.０Ｖ
および−1.０Ｖを例示できる。

【００４２】図４は、本実施の形態の特徴的な部分をチ
ップ全体について表した平面図である。図面をわかりや
すくするため、メモリセルアレーおよび間接周辺回路領
域上に配置される金属配線の一部のみを示している。図
５は、比較検討のために示した、本発明を用いない場合
についての図４に対比される平面図である。なお、以下
の説明ではアレー上の水平方向のワード線Ｗ、ＨＬは第
２層金属（アルミなどの低抵抗材料）とし、垂直方向の
列選択信号線ＹＳ、ＶＬは第３層金属（アルミなどの低
抵抗材料）とすることができる。しかしこれに限られ
ず、その逆でもよい。また３層金属を使わない場合は水
平方向の配線は第１層金属とし、垂直方向は第２層金属
とすることができる。

【００４３】図５において、本実施の形態と比較される
ＤＲＡＭにおいては、メモリセルアレー領域１５、１
６、１７、１８上には金属配線としてワード線Ｗ、列選
択信号線ＹＳが配置される。ワード線Ｗはワードシャン
ト方式を用いる場合、メモリセルと同一ピッチで並んだ
金属ワード線であるが、階層ワード線方式を用いる場合
では、複数のメモリセルピッチで共用されるメインワー
ド線ＭＷＢである。ワードシャント方式は、その一部が
ゲート電極となるワード線（たとえば多結晶シリコン膜
からなる）に低抵抗の金属配線を第２金属配線Ｍ２とし
て形成し、これをゲート電極となるワード線上にのせ、
ところどころに設けたシャント部で短絡してワード線の
抵抗を等価的に減少させるものである。６４ｋｂｉｔＤ
ＲＡＭの時代から用いられてきた技術である。ワードシ
ャント方式では金属配線からなるワード線とゲート電極
となるワード線とはメモリセルと等しい細かいピッチで
並ぶので金属配線からなるワード線以外の金属配線をワ
ード線と平行に同一層で配置する余地はない。しかし階
層ワード線方式ではメインワード線ＭＷＢの繰り返しピ
ッチを工夫することによりその余地がある。

【００４４】一方、図５で示されるメモリセルアレー領
域１５、１６、１７、１８以外の領域の問題は、チップ
中央部においては長辺方向の周辺回路１３、１４と短辺
方向の周辺回路１１、１２とが交錯し、多数の電源配線
や信号配線を配置する必要から、このような配線領域確
保のためチップ寸法が大きくなってしまうという点があ
る。

【００４５】そこで、図４に示す本実施の形態のＤＲＡ
Ｍでは、図５に示すＤＲＡＭとは異なり、ワード線Ｗ、
列選択信号線ＹＳに加えてメモリセルアレー領域１５、
１６、１７、１８上に垂直方向配線ＶＬ（通り抜け配
線）および水平方向配線ＨＬ（通り抜け配線）を追加し
ている。図４では垂直方向配線ＶＬおよび水平方向配線
ＨＬを各々１本だけを示したが、配線ピッチのプロセス
許容値から配線本数を追加することが可能である。

【００４６】この垂直方向配線ＶＬおよび水平方向配線
ＨＬとしては、各種の電源配線（ＶＤＤ，ＶＳＳ、ＶＤ
Ｌ，ＶＰＰ，ＶＢＢ，ＶＢＬＲ，ＶＰＬＴなど）、プリ
デコーダ配線（Ｒｏｗ系、Ｃｏｌｕｍｎ系）、各種の制
御信号線などで長辺方向の周辺回路１３、１４と短辺方
向の周辺回路１１、１２とをつなぐ必要があるすべての
配線に適用できる。また、欠陥救済のためのアドレス設
定ヒューズとその信号を用いたアドレス比較回路間との
多数の信号のつなぎ、プリデコーダとデコーダとの多数
の信号つなぎあるいはＩＯ線など、さまざまな用途が可
能である。

【００４７】このように、垂直方向配線ＶＬおよび水平
方向配線ＨＬを用いてチップ中央部の配線が過密する領
域の配線のあふれを解決することができる。すなわち、
従来チップ中央部に配置せざるを得なかった配線を垂直
方向配線ＶＬおよび水平方向配線ＨＬを用いてメモリセ
ルアレー領域１５、１６、１７、１８上に配置すること
ができ、チップ中央の十文字部分の信号線を減らすこと
ができる。つまり、本実施の形態では、階層ワード線構
造によるメインワード線ＭＷＢの緩和された配線ピッチ
を使って、アレー上にワード線Ｗや列選択信号線ＹＳ以
外の信号線や電源線の配線を配置し、チップ面積を減少
させることができる。

【００４８】次に、上記に示したメモリセルアレー領域
１５、１６、１７、１８上でワード線Ｗ、列選択信号線
ＹＳに加え、このような垂直方向配線ＶＬおよび水平方
向配線ＨＬの配置が可能となる理由を階層ワード線のサ
ブワードドライバとセンスアンプの簡略なレイアウト図
を用いて説明する。

【００４９】図６（ａ）は、階層ワード線方式でのサブ
ワードドライバの説明のための回路図であり、図６
（ｂ）は、そのタイミングチャートである。また、図７
は、サブワードドライバ領域のレイアウトの一例を示し
た平面図である。

【００５０】図６（ａ）は、代表的なサブワードドライ
バの回路構成である。ＭＰ１，ＭＮ１，ＭＮ２の３つの
トランジスタからなる。ここでＶＰＰはワード線の選択
電位となるチップ内昇圧電圧である。ＦＸＢとＦＸは相
補的なレベル関係をとるプリデコーダ線である。メイン
ワード線ＭＷＢがＬｏｗ，ＦＸＢがＬｏｗ，ＦＸがＨｉ
ｇｈの時、サブワード線ＳＷはＨｉｇｈレベル（ＶＰ
Ｐ）の選択状態となる。ＭＮ２はメインワード線ＭＷＢ
が選択、プリデコーダ線ＦＸＢ、ＦＸが非選択（ＭＷＢ
がＬｏｗ，ＦＸＢがＨｉｇｈ，ＦＸがＬｏｗ）の時にサ
ブワード線ＳＷをＶＳＳレベル（０Ｖ）に固定するため
に必要である。

【００５１】メモリセルサブアレー１５が例えば２５６
本のサブワード線ＳＷから成るとき、ＭＷＢ線が３２
本、ＦＸＢ線が８本、ＦＸ線が８本のサブワードドライ
バで論理動作を行い、２５６本のサブワード線ＳＷから
１本を選択する。メインワード線ＭＷＢとプリデコーダ
線ＦＸＢは金属配線層（例えばアルミ層）、サブワード
線ＳＷは多結晶シリコン膜またはポリサイドで構成する
ことができる。サブワード線ＳＷがメモリセルの選択Ｍ
ＩＳＦＥＴＱｔを駆動するので、サブワード線ＳＷの繰
り返しピッチはメモリセルの繰り返しピッチと等しく微
細である。サブワード線ＳＷをつくる工程は情報蓄積用
容量素子Ｃを形成する工程の前なので微細なパタンの加
工も可能である。

【００５２】一方、金属配線は情報蓄積用容量素子Ｃの
形成後に加工するのでピッチ緩和が望ましい。

【００５３】特に限定されないが８本のＦＸＢは、３２
本のＭＷＢと平行にメモリセルサブアレー１５上に第２
金属配線Ｍ２（第２層アルミ）として配置することがで
きる。８本のうち４本が１つのサブワードドライバ領域
１７上で第３金属配線Ｍ３（第３層アルミ）に変換さ
れ、その領域のサブワードドライバのＮ形ＭＯＳＦＥＴ
のゲートに印加されるとともに交差領域１８まで延伸さ
れ、プリデコーダドライバに入力される。その出力であ
るＦＸが第３金属配線Ｍ３の配線を介してサブワードド
ライバのＰ形ＭＯＳＦＥＴのソースを駆動する。このよ
うな駆動方式を採用すれば、メモリセルサブアレー１５
上の金属配線層は、ＭＷＢ線が３２本、ＦＸＢ線が８本
で済むので、その繰り返しピッチはメモリセル繰り返し
ピッチに比べ２５６／（３２＋８）＝6.４倍に緩和され
ることとなる。もしＦＸＢ線をアレー上に置かず３２本
のＭＷＢ線だけのときは８倍のピッチ緩和が実現できる
が、８本のＦＸＢ線をセンスアンプ上に置くとセンスア
ンプ上の配線が過密となる。

【００５４】図７に示す平面図では、８個のサブワード
ドライバを単位とするレイアウト配置を示す。２本のＭ
ＷＢ線がそれぞれ４個ずつのサブワードドライバを制御
する。１つのサブワードドライバ領域にはＦＸＢ，ＦＸ
線が４組存在する。メモリセルサブアレー１５を鋏んだ
隣のサブワードドライバ領域１７では残りの４組のＦＸ
Ｂ，ＦＸ線が同様に当該メモリセルサブアレー１５のサ
ブワードドライバに供給される。偶数番号ＳＷ０，ＳＷ
２〜ＳＷ１４の８本のＳＷが出力である。奇数番号ＳＷ
１，ＳＷ３〜ＳＷ１５の８本は隣のサブワードドライバ
領域１７から交互に配置される。

【００５５】このレイアウト例では１６本のサブワード
線の幅のなかに２本のＭＷＢ線と、それと同時に形成さ
れる同一層の金属配線（通り抜け配線）を追加すること
は充分可能である。金属配線の用途としては、前記の８
本のＦＸＢ線に使用できるが、さらに残りの８本は別の
任意の目的に使用できる。こうしても第２金属配線Ｍ２
は、サブワード線ＳＷに対して5.３倍（２５６／（３２
＋８＋８）＝5.３３）に緩和できる。

【００５６】なお、レイアウトの工夫によってはさらに
多数の第２金属配線Ｍ２を使用することができる。ただ
し階層ワード線方式の利点を生かす範囲で第２金属配線
Ｍ２の幅とスペースを選択するべきである。

【００５７】このように階層ワード線方式を用いて、ワ
ード線シャント方式に比べメタル線ピッチの緩和による
製造歩留りの向上が得られるうえに、メモリセルサブア
レー１５上にはＭＷＢ線およびＦＸＢ線とは別の目的用
途に使用できる配線（水平方向配線ＨＬ）を配置するこ
とができる。

【００５８】図８は、センスアンプＳＡの一例を示した
回路図であり、図９は、そのセンスアンプ領域のレイア
ウトの一例を示した平面図である。

【００５９】センスアンプＳＡは、交互に配置され、２
ビット線対（ＢＬ、ＢＬＢ）の幅に１個のセンスアンプ
ＳＡが配置される。１本のＹＳ線は隣接する２個のセン
スアンプを制御し、２対のローカルＩＯ線ＬＩＯとの間
で読み出し、書き込み情報の授受を行なう。

【００６０】図９に示すレイアウトでは、図８に対応す
る４個のセンスアンプをレイアウトの基本繰り返し単位
とする。４個のセンスアンプの幅に２本のＹＳ線が必要
であるが、さらに１本追加してＹＳ線の他に３本目の第
３金属配線Ｍ３（垂直方向配線ＶＬ）を配置することは
十分可能である。追加したＶＬ線はセンスアンプ上のス
ルーホールで水平方向の第２金属配線Ｍ２に変換しても
よいし、センスアンプを通り過ぎてもよい。

【００６１】図１０は、メモリセルサブアレー１５上の
第２金属配線Ｍ２および第３金属配線Ｍ３の関係を示し
たものである。３本のＭ２と３本のＭ３の１つの交点に
スルーホールＴＨを置いたところを示している。メモリ
セルサブアレー１５上の水平方向のＭ２、垂直方向のＭ
３の切り換えはメモリセルアレー上に配置されたスルー
ホールＴＨによってなされる。Ｍ２とＭ３との交点のス
ルーホールは必要によって置けばよく、すべての交点に
置く必要はない。

【００６２】また、スルーホールＴＨの位置はメモリセ
ルサブアレー１５上であって、特にその位置はメモリセ
ルの構成部品との関連はない。またスルーホールは平坦
な領域上の周辺回路よりむしろレイアウトルールを緩和
するか、後述の複数のスルーホールを設けることにより
確実に接続ができるようにすることが望ましい。これに
よりＤＲＡＭの歩留まりおよび信頼性を向上できる。

【００６３】またＭ２やＭ３の幅やスペースは均等に配
置してもよいし、目的によって互いに異なる値としても
よい。

【００６４】図１０に示した配線の具体的な数値の一例
を説明する。１つのメモリセルの寸法が0.６μｍ（ＳＷ
ピッチ）×1.２μｍ（２ＢＬピッチ）と仮定し、メモリ
セルサブアレー１５が２５６本のＳＷ線×２５６本のＢ
Ｌ対である場合には、１つのメモリセルサブアレー１５
につき６４ｋｂｉｔの情報量となる。このとき、Ｍ２と
してＭＷＢ線を３２本とＦＸＢ線８本をサブワード線Ｓ
Ｗの選択のために確保し、それ以外に水平方向の配線を
８本確保したとき、Ｍ２の繰り返しピッチは0.６×２５
６／（３２＋８＋８）＝3.２μｍピッチとなる。Ｍ３と
してＹＳ線以外に垂直方向に３２本確保したとき、繰り
返しピッチは1.２×２５６／（６４＋３２）＝3.２μｍ
ピッチとなる。これらＭ２とＭ３のピッチは、フォトリ
ソグラフィの困難性を考慮しても充分に製造可能な値で
ある。メモリセルサブアレー１５が５１２本のＳＷを有
する場合には、情報量は１つのメモリセルサブアレー１
５につき５１２×２５６ＢＬ対＝１２８ｋｂｉｔとな
る。このとき、Ｍ２としてＭＷＢ線を６４本とＦＸＢ線
を８本確保し、それ以外に水平方向に２４本の配線を確
保したとしても、Ｍ２の繰り返しピッチは0.６×５１２
／（６４＋８＋２４）＝3.２μｍピッチとなり、６４ｋ
ｂｉｔの場合よりもより多くの水平配線（２４本←８
本）を確保できる。

【００６５】図１１はメモリセルとその上部に形成され
るスルーホールの一部を示した断面図である。

【００６６】ＳＮは蓄積ノード、ＰＬはプレート、ＢＬ
ＣＴとＳＮＣＴは接続孔を示す。メモリセルの構造は、
情報蓄積用容量素子Ｃ（蓄積ノードＳＮ）がビット線Ｂ
Ｌ上に形成されたＣＯＢ（Ｃａｐａｃｉｔｏｒｏｎ
Ｂｉｔ−ｌｉｎｅ）構造が好適である。ＣＯＢ構成はメ
モリセルの蓄積ノードＳＮやビット線ＢＬの上にプレー
ト層ＰＬが配置され、その上にＭ２とＭ３が配置される
のでプレート層ＰＬのシールド効果によりＭ２，Ｍ３の
パルス信号からのカップリングによるメモリセル情報破
壊のおそれがない。本実施の形態のようにメモリセルサ
ブアレー１５上の配線にパルス信号が伝送される時には
特に好適である。

【００６７】図１２はメモリセルサブアレー１５上のさ
まざまな配線を利用した例を示した平面図である。

【００６８】メモリセルサブアレー１５上でメインワー
ド線ＭＷＢｉ，プリデコーダ線ＦＸＢｊ，列選択信号線
ＹＳｋを配置しつつ、その空隙部分（スペース）にＶ
Ｌ，ＨＬを配置する。スルーホールＴＨ（■印）により
ＶＬとＨＬは電気的に接続される。

【００６９】メモリセルサブアレー１５の大きさは、例
えば２５６本のサブワード線×２５６本のビット線対の
６４ｋビットメモリセルアレーであり、メインワード線
ＭＷＢｉは３２本、プリデコーダ線ＦＸＢｊは８本，列
選択信号線ＹＳｋは６４本存在する。

【００７０】ＶＬ１およびＨＬ１はメモリセルサブアレ
ー１５上の通り抜け配線であり、この図に記載されてい
ない回路間を接続する。これにより、たとえば周辺回路
間の交差する領域を避けて結線することができ、交差す
る領域の配線数を低減してチップ面積を低減できる。

【００７１】ＶＬ２およびＨＬ２は交差領域１８に給電
するための電源線であり、メモリセルサブアレー１５上
の配線を用いて給電する。ボンディングパッドからＹＳ
線と平行な垂直配線ＶＬ２、メモリセルサブアレー１５
上のスルーホールＴＨ、水平配線ＨＬ２、サブワードド
ライバ領域１７のスルーホールＴＨおよびサブワードド
ライバ上のＰＳ線を介して交差領域１８にあるセンスア
ンプドライバに供給される。ＰＳ線はサブワードドライ
バ領域１７上に配置されるがその領域には他の多数の信
号や電源のために充分な幅をとれず、メモリセルサブア
レー１５上の配線ＶＬ２を使わないとパッドから遠方の
交差領域１８への抵抗が高くなりセンスアンプ動作が遅
くなる。しかし、メモリセルサブアレー１５上の配線は
個々は細くても多数とれるので総合的な抵抗を大幅に下
げることができる。

【００７２】ＶＬ３およびＨＬ３はセンスアンプ上で電
源あるいは信号を方向変換するものである。このケース
は前述の公知例：Yamada et al,"A 64-Mb DRAM with Me
shedPower Line",IEEE Journal of Solid-State Circui
ts,1991.11 月で述べられている。しかしこの論文の方
式ではセンスアンプ内の水平方向の配線が用いられるだ
けでセンスアンプの面積制約から充分な幅を確保できな
いので電源抵抗を下げる効果は充分ではない。

【００７３】図１３はＭ２とＭ３の接続が３個のスルー
ホールＴＨで結線された例を示したものである。

【００７４】メモリセルサブアレー１５上のスルーホー
ルＴＨを形成するための下地は周辺回路と比べ段差が大
きく１個のスルーホールでは導通の歩留まりが悪いおそ
れがある。しかし、本実施の形態ではこのように複数の
スルーホールＴＨを配置し、そのうち１個でも導通すれ
ば目的が達成されるようにすることができるため、その
ようなおそれは生じない。同時に、前述のようにスルー
ホールの口径を大きくする方策を講じてもよいことは言
うまでもない。

【００７５】図１４は本発明をさらに応用した他のＤＲ
ＡＭの例を示した平面図である。

【００７６】このＤＲＡＭの例では、図４のＷ線、ＹＳ
線、電源線（図示せず）に追加してメモリセルサブアレ
ー１５の位置に応じて配線の様子を変えている。すなわ
ち、メモリセルサブアレー１５の位置によっては、配線
の形状、機能が相違するものである。

【００７７】中央部のメモリセルサブアレー１５（領域
Ｂ）ではＦＸＢ線を８本（各ＦＸＢｉで１本）のみとし
メモリセルサブアレー１５上の配線ＨＬをその他の目的
に利用する。中央部から遠いメモリセルサブアレー１５
（領域Ａ）ではメモリセルサブアレー１５の速度が遅く
なる可能性があるのでＦＸＢ線に２本の配線を割り当
て、ワード線の選択動作を少しでもはやくするよう対処
している。すなわち、図中Ａ部では２本のＦＸＢ線によ
り信号が伝送され、図中Ｂ部では１本のＦＸＢ線により
信号が伝送される。ここで図示するように、ＦＸＢの途
中で１本から２本に増えるようにしてもよい。

【００７８】一方、中央部分の間接周辺回路領域が交差
する領域では信号線の必要本数が多くなりこの部分でチ
ップ面積が決まる可能性がある。しかしこの例のＤＲＡ
Ｍでは２本のＦＸＢ線を配置しない（したがって、ＦＸ
Ｂ線が一本のみの領域）の配線を間接周辺回路間の接続
に用いて、充分な配線領域を確保できる。

【００７９】なお、図には示されていないが垂直方向の
メモリセルサブアレー１５上の配線も多数とれるので、
電源線に使用する場合にはチップ外周部まで延ばしたう
え、チップ外周部でリング状に結線することも可能であ
る。

【００８０】本実施の形態により、チップ面積がどの程
度低減できたかを具体的に数値を用いて説明する。図１
に示す６４ＭｂｉｔＤＲＡＭの場合、２５６本のサブ
ワードＳＷで構成される１つのメモリセルサブアレー１
５では８本の水平方向の通り抜け信号線を配置可能であ
るが、短辺方向の１６個のメモリセルサブアレー１５の
うち遠方の８個では８本ともＦＸＢ線の補強に使うと仮
定する。近方の８メモリセルサブアレー１５では８本す
べてを通り抜け信号に使うとすると６４本の配線が使え
る。

【００８１】一方、垂直方向では各メモリセルサブアレ
ー１５あたりで３２本の配線が使えるのでチップ全体で
は１０２４本可能となるが、一部は電源強化用に使って
も、実質的な信号線数は水平方向の６４本で律則され
る。チップ上下で各々６４本なので１２８本の新たな信
号線の配置可能領域が生じる。周辺回路ではＭ２，Ｍ３
の配線ピッチを1.６μｍとるとすると１２８×1.６＝２
０４μｍの幅をかせいだことになる。

【００８２】チップ面積が中央十文字部の配線が混み合
う領域で決まるとし、チップ寸法が１１ｍｍ×６ｍｍ＝
６６ｍｍ²のものの場合、（１１−0.２）×（6.５−0.
２）＝６3.５ｍｍ²と約４％の面積縮小を実現できるこ
とになる。さらに信号線をこのように使うことと伴に、
サブワードドライバに沿った垂直方向の電源強化にも余
分の配線を使うことができ、アクセス時間の高速化やメ
モリの安定動作にも寄与することができる。

【００８３】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００８４】たとえば、上記実施の形態のなかで述べた
メモリセルの集積度やメモリセルサブアレー１５の単位
の大きさ、ワード線、ビット線の方向、金属配線の層数
などは変更しても本発明を適用できることはいうまでも
ない。

【００８５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８６】（１）メモリセルアレー上に水平および垂
直方向に通り抜け配線を設置することにより、局所的な
金属配線の集中を防止し、チップ面積を低減することが
できる。

【００８７】（２）周辺回路の交差領域への金属配線の
集中を緩和することができる。

【００８８】（３）配線の接続信頼性を向上することが
できる。

【００８９】（４）半導体集積回路装置の動作速度を向
上し、安定な動作が実現できる。

【００９０】（５）半導体集積回路装置の耐ノイズ性を
向上し、その信頼性を向上できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態であるＤＲＡＭの一例を
全体チップについて示した平面図である。

【図２】図１のＡ部を拡大した平面図である。

【図３】本実施の形態のＤＲＡＭのメモリセルアレーま
わりの回路図である。

【図４】本実施の形態のＤＲＡＭの特徴的な部分をチッ
プ全体について表した平面図である。

【図５】本発明者の検討した本発明を用いない場合につ
いてのＤＲＡＭを示す平面図である。

【図６】（ａ）は、階層ワード線方式でのサブワードド
ライバの説明のための回路図であり、（ｂ）は、そのタ
イミングチャートである。

【図７】サブワードドライバ領域のレイアウトの一例を
示した平面図である。

【図８】センスアンプの一例を示した回路図である。

【図９】センスアンプ領域のレイアウトの一例を示した
平面図である。

【図１０】メモリセルアレー上の第２層配線および第３
層配線の関係を示した平面図である。

【図１１】メモリセルとその上部に形成されるスルーホ
ールの一部を示した断面図である。

【図１２】メモリセルアレー上のさまざまな配線を利用
した例を示した平面図である。

【図１３】Ｍ２とＭ３の接続が３個のスルーホールＴＨ
で結線された例を示したものである。

【図１４】本発明をさらに応用した他のＤＲＡＭの例を
示した平面図である。

【符号の説明】

１０メモリチップ１１メインローデコーダとアレーコントロール領域１２メインワードドライバ領域１３列デコーダ領域１４周辺回路領域（間接周辺回路）１５メモリセルサブアレー（メモリセルアレー領域）１６センスアンプ領域（メモリセルアレー領域）１７サブワードドライバ領域（メモリセルアレー領
域）１８交差領域（メモリセルアレー領域）５１入力回路（入力バッファ回路）５２プリデコーダ回路６１メインアンプ６２データ出力回路６３データ入力回路ＢＬビット線Ｃ情報蓄積用容量素子ＦＸプリデコーダ線ＦＸＢプリデコーダ線ＦＸＢｊプリデコーダ線ＨＬ水平方向配線ＶＬ垂直方向配線Ｍ２第２金属配線Ｍ３第３金属配線ＩＯＳＷＩＯスイッチＬＩＯローカルＩＯ線ＭＩＯメインＩＯ線ＭＷＢメインワード線ＭＷＢｉメインワード線ＰＣＢビット線プリチャージ信号線ＰＬプレート層Ｑｔ選択ＭＩＳＦＥＴＳＡセンスアンプＳＡＤセンスアンプドライバＳＡＮセンスアンプ放電信号線ＳＡＰ１第１センスアンプ充電信号線ＳＡＰ２第２センスアンプ充電信号線ＳＨ１，ＳＨ２シェアドセンスアンプ分離信号線ＳＮ蓄積ノードＳＷサブワード線ＳＷ０〜ＳＷ１４サブワード線（偶数番目）ＳＷ１〜ＳＷ１５サブワード線（奇数番目）ＳＷＤサブワードドライバＴＨスルーホールＶＢＢ基板電圧ＶＢＬＲビット線プリチャージ電圧ＶＤＬメモリセル蓄積電圧ＶＰＥＲＩ周辺回路動作電圧ＶＰＬＴプレート電圧ＶＰＰチップ内昇圧電圧（ワード線昇圧電圧）Ｗワード線ＹＳ列選択信号線

Claims

【特許請求の範囲】

【請求項１】第１方向に延伸されたサブワード線と、
前記第１方向に直交する第２方向に延伸されたビット線
と、前記サブワード線の一部をゲート電極とし、ソース
・ドレイン領域の一方が情報蓄積用容量素子に接続さ
れ、他方が前記ビット線に接続された選択ＭＩＳＦＥＴ
とを有する半導体集積回路装置であって、前記選択ＭＩＳＦＥＴおよび情報蓄積用容量素子からな
るメモリセルの上部に層間絶縁膜を介して形成された配
線を有し、前記配線には、前記第１方向に延伸して形成され前記サ
ブワード線の一群を選択するメインワード線、または前
記第２方向に延伸して形成され前記ビット線が接続され
るセンスアンプの一群を選択する列選択線、以外の通り
抜け配線が含まれることを特徴とする半導体集積回路装
置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記メモリセルの上部に、第１層間絶縁膜を介して形成
された第１配線と、前記第１配線を覆う第２層間絶縁膜
を介して形成された第２配線とを有し、前記第１配線または第２配線の何れか一方の配線が前記
メインワード線および通り抜け配線からなり、他方の配
線が前記列選択線および通り抜け配線からなることを特
徴とする半導体集積回路装置。
【請求項３】請求項１または２記載の半導体集積回路
装置であって、前記通り抜け配線は、前記メモリセルが行列状に配置さ
れたメモリセルアレー領域の外側の周辺回路の間を接続
する信号線であることを特徴とする半導体集積回路装
置。
【請求項４】請求項３記載の半導体集積回路装置であ
って、前記通り抜け配線は、間接周辺回路の間を接続する信号
線であることを特徴とする半導体集積回路装置。
【請求項５】請求項２、３または４記載の半導体集積
回路装置であって、前記第１配線の通り抜け配線と前記第２配線の通り抜け
配線とは、前記メモリセルアレーの上部に形成された接
続孔を介して互いに接続されることを特徴とする半導体
集積回路装置。
【請求項６】請求項５記載の半導体集積回路装置であ
って、前記接続孔は、周辺回路領域に形成された接続孔よりも
大きな開口径を有することを特徴とする半導体集積回路
装置。
【請求項７】請求項５記載の半導体集積回路装置であ
って、前記第１配線の通り抜け配線と前記第２配線の通り抜け
配線との接続は、同一の信号線について複数の接続孔を
介して接続されることを特徴とする半導体集積回路装
置。
【請求項８】メモリセルが行列状に配置されたメモリ
セルサブアレー、前記メモリセルサブアレーの周辺に配
置された直接周辺回路（センスアンプ、サブワードドラ
イバ）、および前記メモリセルサブアレーおよび直接周
辺回路が規則的に配置されたメモリセルアレーを有し、
前記メモリセルアレー内外に信号または電源電位を伝送
するために、前記メモリセルサブアレーを通り抜ける配
線が前記メモリセルを覆う層間絶縁膜上に形成された半
導体集積回路装置であって、複数の前記メモリセルサブアレーのうち任意のメモリセ
ルサブアレーのその領域における前記配線のパターン
が、その他のメモリセルサブアレーのその領域における
前記配線のパターンと相違し、または、複数の前記メモリセルサブアレーのうち任意の
メモリセルサブアレーのその領域における前記配線が伝
送する信号もしくは電源電位の種類が、その他のメモリ
セルサブアレーのその領域における前記配線が伝送する
信号もしくは電源電位の種類と相違することを特徴とす
る半導体集積回路装置。
【請求項９】請求項８記載の半導体集積回路装置であ
って、前記メモリセルアレーの周辺に配置される間接周辺回路
の遠方に位置する前記メモリセルサブアレーには、同一
のワード線選択信号が伝送される複数の前記配線が配置
され、前記間接周辺回路の近傍に位置する前記メモリセ
ルサブアレーには、前記間接周辺回路間に信号または電
源電位を伝送する前記配線、および前記ワード線選択信
号が伝送される前記配線が配置されていることを特徴と
する半導体集積回路装置。
【請求項１０】請求項１〜９の何れか一項に記載の半
導体集積回路装置であって、前記メモリセルは、前記配線と前記メモリセルを構成す
る情報蓄積用容量素子の蓄積電極との間にプレート電極
を有することを特徴とする半導体集積回路装置。