JPH11135772A - 固体撮像装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Abstract
(57)【要約】
【課題】検出感度、Ｓ／Ｎの向上のため、電荷転送装置
の浮遊拡散容量を低減することができる電荷転送装置の
提供。 【解決手段】素子分離領域のＰ+型半導体領域２と接す
ることなく電荷転送装置の出力端のゲート電極１０から
リセット用ＭＯＳＦＥＴのゲート電極９まで延在して形
成されている第１のＮ型半導体領域３ａと、第１のＮ型
半導体領域３ａに少なくとも一部の領域が重なるよう
に、浮遊拡散層３の中央付近に独立して形成され、検出
回路を構成する検出用ＭＯＳＦＥＴと接続するための第
２の第２導電型半導体領域と、第１、第２の第２導電型
半導体領域３ａ、３ｂの両側に素子分離領域のＰ+型半
導体領域２と接して形成された第３の第２導電型半導体
領域３ｃと、から構成される浮遊拡散層３を有する。
の浮遊拡散容量を低減することができる電荷転送装置の
提供。 【解決手段】素子分離領域のＰ+型半導体領域２と接す
ることなく電荷転送装置の出力端のゲート電極１０から
リセット用ＭＯＳＦＥＴのゲート電極９まで延在して形
成されている第１のＮ型半導体領域３ａと、第１のＮ型
半導体領域３ａに少なくとも一部の領域が重なるよう
に、浮遊拡散層３の中央付近に独立して形成され、検出
回路を構成する検出用ＭＯＳＦＥＴと接続するための第
２の第２導電型半導体領域と、第１、第２の第２導電型
半導体領域３ａ、３ｂの両側に素子分離領域のＰ+型半
導体領域２と接して形成された第３の第２導電型半導体
領域３ｃと、から構成される浮遊拡散層３を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、電荷転送装置に関
し、特に信号電荷を浮遊拡散増幅器で検出する電荷転送
装置に関する。
し、特に信号電荷を浮遊拡散増幅器で検出する電荷転送
装置に関する。
【０００２】
【従来の技術】信号電荷検出に浮遊拡散層（フローティ
ングディフュージョン層）を有するリセット用ＭＯＳＦ
ＥＴと、この浮遊拡散層に接続されたゲート電極を有
し、検出回路を構成する検出用ＭＯＳＦＥＴで構成され
た浮遊拡散増幅器を有する電荷転送装置が従来よりよく
知られている。例えば文献（“Two Phase Charge Co
upled Devieces with Overlapping Polysillicon
and Aluminum Gates”，Kosonocky,W.F. and Carne
s,J.E., RCA Review Vol.34, pp.164-202，1973年）
等が参照される。
ングディフュージョン層）を有するリセット用ＭＯＳＦ
ＥＴと、この浮遊拡散層に接続されたゲート電極を有
し、検出回路を構成する検出用ＭＯＳＦＥＴで構成され
た浮遊拡散増幅器を有する電荷転送装置が従来よりよく
知られている。例えば文献（“Two Phase Charge Co
upled Devieces with Overlapping Polysillicon
and Aluminum Gates”，Kosonocky,W.F. and Carne
s,J.E., RCA Review Vol.34, pp.164-202，1973年）
等が参照される。
【０００３】この浮遊拡散増幅器を有する電荷転送装置
に図５及び図６を参照して説明する。図５（Ａ）は、電
荷転送装置の転送部とリセット用ＭＯＳＦＥＴを含む浮
遊拡散層の平面図であり、図５（Ｂ）は、図５（Ａ）の
Ｉ−Ｉ′線に沿った断面を模式的に示す図であり、図６
は、図５（Ａ）のII−II′線に沿った断面を模式的に示
す図である。
に図５及び図６を参照して説明する。図５（Ａ）は、電
荷転送装置の転送部とリセット用ＭＯＳＦＥＴを含む浮
遊拡散層の平面図であり、図５（Ｂ）は、図５（Ａ）の
Ｉ−Ｉ′線に沿った断面を模式的に示す図であり、図６
は、図５（Ａ）のII−II′線に沿った断面を模式的に示
す図である。
【０００４】図５及び図６において、１はＰ型半導体基
板、２はＰ型半導体基板と同一導電型の素子分離のため
の高濃度のＰ+型半導体領域、３は浮遊拡散層、４はリ
セット電源Ｖrdに接続されるＮ+型半導体領域、５は浮
遊拡散層に接続された検出回路の検出用ＭＯＳＦＥＴの
ゲート電極、５は検出回路のデプレッション型負荷用Ｍ
ＯＳＦＥＴのゲート電極、７、８は公知の２相駆動電荷
転送装置のＮ型半導体領域と、同一導電型で信号電荷の
逆戻り防止用のＮ-型半導体領域、９はリセットパルス
電圧φＲが印加されるリセットゲート電極、１０は電荷
転送装置の出力端の低電圧が印加されたゲート電極、１
１、１２はそれぞれ電荷転送パルス電圧φ１及びφ２が
印加される２層の多結晶シリコンで形成された電荷転送
電極、１３は検出回路のドレイン電源Ｖd、１４は信号
出力端子Ｖoutを示している。
板、２はＰ型半導体基板と同一導電型の素子分離のため
の高濃度のＰ+型半導体領域、３は浮遊拡散層、４はリ
セット電源Ｖrdに接続されるＮ+型半導体領域、５は浮
遊拡散層に接続された検出回路の検出用ＭＯＳＦＥＴの
ゲート電極、５は検出回路のデプレッション型負荷用Ｍ
ＯＳＦＥＴのゲート電極、７、８は公知の２相駆動電荷
転送装置のＮ型半導体領域と、同一導電型で信号電荷の
逆戻り防止用のＮ-型半導体領域、９はリセットパルス
電圧φＲが印加されるリセットゲート電極、１０は電荷
転送装置の出力端の低電圧が印加されたゲート電極、１
１、１２はそれぞれ電荷転送パルス電圧φ１及びφ２が
印加される２層の多結晶シリコンで形成された電荷転送
電極、１３は検出回路のドレイン電源Ｖd、１４は信号
出力端子Ｖoutを示している。
【０００５】この検出回路は、周知の如く、電荷転送装
置から浮遊拡散層に信号電荷が転送される直前毎にリセ
ットゲート電極９にリセットパルス電圧φＲのハイレベ
ルが印加され、浮遊拡散層３がリセットドレイン電圧Ｖ
rdにリセットされ、リセットパルス電圧φＲをローレベ
ルに戻した後、電荷転送電極１２がローレベルになり浮
遊拡散層に信号電荷が転送される。
置から浮遊拡散層に信号電荷が転送される直前毎にリセ
ットゲート電極９にリセットパルス電圧φＲのハイレベ
ルが印加され、浮遊拡散層３がリセットドレイン電圧Ｖ
rdにリセットされ、リセットパルス電圧φＲをローレベ
ルに戻した後、電荷転送電極１２がローレベルになり浮
遊拡散層に信号電荷が転送される。
【０００６】ここで、浮遊拡散層に接続された検出用Ｍ
ＯＳＦＥＴのゲート電極等を含む全体の容量がＣfd、転
送されてきた信号電荷量がＱsigである場合、浮遊拡散
層３に電位変動ΔＶfd＝Ｑsig／Ｃfdが生じ、この電位
変動が、検出回路の検出用ＭＯＳＦＥＴのゲート電圧を
変化させ、信号電荷Ｑsigに比例した電圧変化を、検出
回路のＶout端子で検出する。
ＯＳＦＥＴのゲート電極等を含む全体の容量がＣfd、転
送されてきた信号電荷量がＱsigである場合、浮遊拡散
層３に電位変動ΔＶfd＝Ｑsig／Ｃfdが生じ、この電位
変動が、検出回路の検出用ＭＯＳＦＥＴのゲート電圧を
変化させ、信号電荷Ｑsigに比例した電圧変化を、検出
回路のＶout端子で検出する。
【０００７】検出感度を増大させるためには浮遊拡散容
量を小さくする必要があり、浮遊拡散層３の濃度は低け
れば低い程、Ｐ型半導体基板１、浮遊拡散層３を取り囲
む素子分離領域２、リセットゲート電極９および出力ゲ
ート電極１０との接合容量は小さくなるが、浮遊拡散層
３の濃度が低すぎると、リセット電源Ｖrdにリセットさ
れる以前の電圧で空乏化されてしまいリセット不良が発
生してしまうことから、浮遊拡散層３は適当な濃度に設
定する必要がある。
量を小さくする必要があり、浮遊拡散層３の濃度は低け
れば低い程、Ｐ型半導体基板１、浮遊拡散層３を取り囲
む素子分離領域２、リセットゲート電極９および出力ゲ
ート電極１０との接合容量は小さくなるが、浮遊拡散層
３の濃度が低すぎると、リセット電源Ｖrdにリセットさ
れる以前の電圧で空乏化されてしまいリセット不良が発
生してしまうことから、浮遊拡散層３は適当な濃度に設
定する必要がある。
【０００８】このため、従来の浮遊拡散層は、リセット
ゲート電極に電圧が供給されたときの空乏化しない程度
の不純物濃度の第１のＮ型半導体領域（例えば不純物濃
度１×１０17atoms／cm3程度）３ａ、検出回路のゲート
電極に金属配線を用いて接続するための第１のＮ型半導
体領域３ａよりも高濃度の第２のＮ型半導体領域（例え
ば不純物濃度１×１０19atoms／cm3程度）３ｂから構成
されていた（例えば特公平８−２１７０９号公報、ある
いは特開平４−２３３３４号公報等参照）。
ゲート電極に電圧が供給されたときの空乏化しない程度
の不純物濃度の第１のＮ型半導体領域（例えば不純物濃
度１×１０17atoms／cm3程度）３ａ、検出回路のゲート
電極に金属配線を用いて接続するための第１のＮ型半導
体領域３ａよりも高濃度の第２のＮ型半導体領域（例え
ば不純物濃度１×１０19atoms／cm3程度）３ｂから構成
されていた（例えば特公平８−２１７０９号公報、ある
いは特開平４−２３３３４号公報等参照）。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の浮遊拡散増幅器を有する電荷転送装置は下記記載の
問題点を有している。
来の浮遊拡散増幅器を有する電荷転送装置は下記記載の
問題点を有している。
【００１０】上記したように、従来の浮遊拡散増幅器を
有する電荷転送装置においては、浮遊拡散層３の濃度、
特に、浮遊拡散層３を構成する第１のＮ型半導体領域３
ａの不純物濃度が低すぎると、リセット電源Ｖrdにリセ
ットされる以前の電圧で空乏化されてしまいリセット不
良が発生してしまうことから、適当な濃度設定をする必
要がある。
有する電荷転送装置においては、浮遊拡散層３の濃度、
特に、浮遊拡散層３を構成する第１のＮ型半導体領域３
ａの不純物濃度が低すぎると、リセット電源Ｖrdにリセ
ットされる以前の電圧で空乏化されてしまいリセット不
良が発生してしまうことから、適当な濃度設定をする必
要がある。
【００１１】例えば、Ｐ型半導体基板１の不純物濃度を
１×１０16atoms／cm3程度、リセット電源Ｖrdを１５Ｖ
とした場合、浮遊拡散層３を構成する第１のＮ型半導体
領域３ａの不純物濃度を１×１０16atoms／cm3程度以上
にする必要があった。
１×１０16atoms／cm3程度、リセット電源Ｖrdを１５Ｖ
とした場合、浮遊拡散層３を構成する第１のＮ型半導体
領域３ａの不純物濃度を１×１０16atoms／cm3程度以上
にする必要があった。
【００１２】このため、検出感度を増大させるための浮
遊拡散層の低濃度化には限界があった。
遊拡散層の低濃度化には限界があった。
【００１３】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、浮遊拡散容量を低
減することができる電荷転送装置を提供することにあ
る。
なされたものであって、その目的は、浮遊拡散容量を低
減することができる電荷転送装置を提供することにあ
る。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明の電荷転送装置は、第１導電型の半導体基板
上に形成された電荷転送装置から信号電荷を受ける第２
導電型の浮遊拡散層と、電荷検出後に前記信号電荷を除
去するためのリセットドレイン電源に接続された第２導
電型拡散層と、リセットパルス信号が供給されるリセッ
トゲート電極から構成されるリセット用ＭＯＳＦＥＴ
と、前記浮遊拡散層に接続された浮遊拡散層の電位変動
を検出する検出回路の検出用ＭＯＳＦＥＴを有する電荷
転送装置において、前記浮遊拡散層は、素子分離領域と
接することなく前記電荷転送装置の最終電極からリセッ
ト用ＭＯＳＦＥＴのゲート電極まで延在して形成されて
いる第１の第２導電型半導体領域と、前記第１の第２導
電型半導体領域に少なくとも一部の領域が重なるよう
に、前記浮遊拡散層の中央付近に独立して形成され、検
出回路を構成する検出用ＭＯＳＦＥＴと接続するための
前記第１の第２導電型半導体領域より高濃度の第２の第
２導電型半導体領域と、前記第１、第２の第２導電型半
導体領域の両側に、素子分離領域と接して形成された前
記第１の第２導電型半導体領域より低濃度の第３の第２
導電型半導体領域から構成されていることを特徴として
いる。
め、本発明の電荷転送装置は、第１導電型の半導体基板
上に形成された電荷転送装置から信号電荷を受ける第２
導電型の浮遊拡散層と、電荷検出後に前記信号電荷を除
去するためのリセットドレイン電源に接続された第２導
電型拡散層と、リセットパルス信号が供給されるリセッ
トゲート電極から構成されるリセット用ＭＯＳＦＥＴ
と、前記浮遊拡散層に接続された浮遊拡散層の電位変動
を検出する検出回路の検出用ＭＯＳＦＥＴを有する電荷
転送装置において、前記浮遊拡散層は、素子分離領域と
接することなく前記電荷転送装置の最終電極からリセッ
ト用ＭＯＳＦＥＴのゲート電極まで延在して形成されて
いる第１の第２導電型半導体領域と、前記第１の第２導
電型半導体領域に少なくとも一部の領域が重なるよう
に、前記浮遊拡散層の中央付近に独立して形成され、検
出回路を構成する検出用ＭＯＳＦＥＴと接続するための
前記第１の第２導電型半導体領域より高濃度の第２の第
２導電型半導体領域と、前記第１、第２の第２導電型半
導体領域の両側に、素子分離領域と接して形成された前
記第１の第２導電型半導体領域より低濃度の第３の第２
導電型半導体領域から構成されていることを特徴として
いる。
【００１５】本発明においては、前記リセットゲート電
極に電圧が印加されたときに前記第３の第２導電型半導
体領域が空乏化していてもよい。
極に電圧が印加されたときに前記第３の第２導電型半導
体領域が空乏化していてもよい。
【００１６】また本発明の電荷転送装置は、第１導電型
の半導体基板上に形成された電荷転送装置から信号電荷
を受ける第２導電型の浮遊拡散層と、電荷検出後に前記
信号電荷を除去するためのリセットドレイン電源に接続
された第２導電型拡散層と、リセットパルス信号が供給
されるリセットゲート電極から構成されるリセット用Ｍ
ＯＳＦＥＴと、前記浮遊拡散層に接続された浮遊拡散層
の電位変動を検出する検出回路を構成する検出用ＭＯＳ
ＦＥＴを有する電荷転送装置において、前記浮遊拡散層
は、素子分離領域と接することなく前記電荷転送装置の
最終電極からリセット用ＭＯＳＦＥＴのゲート電極まで
延在して形成されている第１の第２導電型半導体領域
と、前記第１の第２導電型半導体領域に少なくとも一部
の領域が重なるように、前記浮遊拡散層の中央付近に独
立して形成され、検出回路を構成する検出用ＭＯＳＦＥ
Ｔと接続するための前記第１の第２導電型半導体領域よ
り高濃度の第２の第２導電型半導体領域と、前記第１、
第２の第２導電型半導体領域の両側に、素子分離領域と
接して形成された第１導電型半導体領域から構成されて
いることを特徴としている。
の半導体基板上に形成された電荷転送装置から信号電荷
を受ける第２導電型の浮遊拡散層と、電荷検出後に前記
信号電荷を除去するためのリセットドレイン電源に接続
された第２導電型拡散層と、リセットパルス信号が供給
されるリセットゲート電極から構成されるリセット用Ｍ
ＯＳＦＥＴと、前記浮遊拡散層に接続された浮遊拡散層
の電位変動を検出する検出回路を構成する検出用ＭＯＳ
ＦＥＴを有する電荷転送装置において、前記浮遊拡散層
は、素子分離領域と接することなく前記電荷転送装置の
最終電極からリセット用ＭＯＳＦＥＴのゲート電極まで
延在して形成されている第１の第２導電型半導体領域
と、前記第１の第２導電型半導体領域に少なくとも一部
の領域が重なるように、前記浮遊拡散層の中央付近に独
立して形成され、検出回路を構成する検出用ＭＯＳＦＥ
Ｔと接続するための前記第１の第２導電型半導体領域よ
り高濃度の第２の第２導電型半導体領域と、前記第１、
第２の第２導電型半導体領域の両側に、素子分離領域と
接して形成された第１導電型半導体領域から構成されて
いることを特徴としている。
【００１７】本発明において、前記リセットゲート電極
に電圧が印加されたときに前記第１導電型半導体領域が
空乏化していてもよい。
に電圧が印加されたときに前記第１導電型半導体領域が
空乏化していてもよい。
【００１８】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の電荷転送装置は、その好ましい実
施の形態において、浮遊拡散層が、素子分離領域Ｐ+型
半導体領域（図１の２２）と接することなく電荷転送装
置の出力端のゲート電極（図１の１０）からリセット用
ＭＯＳＦＥＴのゲート電極（図１の９）まで延在して形
成されている第１のＮ型半導体領域（図１の３ａ）と、
第１のＮ型半導体領域に少なくとも一部の領域が重なる
ように、浮遊拡散層の中央付近に独立して形成され、検
出回路を構成する検出用ＭＯＳＦＥＴと接続するための
第２のＮ型半導体領域（図１の３ｂ）と、第１のＮ型半
導体領域（図１の３ａ）の両側に配され素子分離領域の
Ｐ+型半導体領域（図１の２）と接して形成された第３
のＮ型半導体領域（図１の３ｃ）から構成されている。
なお、第２のＮ型半導体領域（図１の３ｂ）が、素子分
離領域のＰ+型半導体領域（図１の２）と接して形成さ
れた第３のＮ型半導体領域（図１の３ｃ）と接するよう
な構成としてもよい。
に説明する。本発明の電荷転送装置は、その好ましい実
施の形態において、浮遊拡散層が、素子分離領域Ｐ+型
半導体領域（図１の２２）と接することなく電荷転送装
置の出力端のゲート電極（図１の１０）からリセット用
ＭＯＳＦＥＴのゲート電極（図１の９）まで延在して形
成されている第１のＮ型半導体領域（図１の３ａ）と、
第１のＮ型半導体領域に少なくとも一部の領域が重なる
ように、浮遊拡散層の中央付近に独立して形成され、検
出回路を構成する検出用ＭＯＳＦＥＴと接続するための
第２のＮ型半導体領域（図１の３ｂ）と、第１のＮ型半
導体領域（図１の３ａ）の両側に配され素子分離領域の
Ｐ+型半導体領域（図１の２）と接して形成された第３
のＮ型半導体領域（図１の３ｃ）から構成されている。
なお、第２のＮ型半導体領域（図１の３ｂ）が、素子分
離領域のＰ+型半導体領域（図１の２）と接して形成さ
れた第３のＮ型半導体領域（図１の３ｃ）と接するよう
な構成としてもよい。
【００１９】また、本発明の電荷転送装置は、その好ま
しい第２の実施の形態において、浮遊拡散層（図３の
３）が、素子分離領域Ｐ+型半導体領域（図３の２）と
接することなく電荷転送装置の出力端のゲート電極（図
３の１０）からリセット用ＭＯＳＦＥＴのゲート電極
（図３の９）まで延在して形成されている第１のＮ型半
導体領域（図３の３ａ）と、第１のＮ型半導体領域（図
３の３ａ）に少なくとも一部の領域が重なるように、浮
遊拡散層の中央付近に独立して形成され、検出回路を構
成する検出用ＭＯＳＦＥＴと接続するための第２のＮ型
半導体領域（図３の３ｂ）と、第１のＮ型半導体領域の
両側に配され素子分離領域のＰ+型半導体領域（図３の
２）と接して形成されたＰ型半導体領域（図３の３ｄ）
から構成されている。なお、第２のＮ型半導体領域（図
３の３ｂ）が、素子分離領域のＰ+型半導体領域（図３
の２）と接して形成されたＰ型半導体領域（図３の３
ｄ）と接するような構成としてもよい
しい第２の実施の形態において、浮遊拡散層（図３の
３）が、素子分離領域Ｐ+型半導体領域（図３の２）と
接することなく電荷転送装置の出力端のゲート電極（図
３の１０）からリセット用ＭＯＳＦＥＴのゲート電極
（図３の９）まで延在して形成されている第１のＮ型半
導体領域（図３の３ａ）と、第１のＮ型半導体領域（図
３の３ａ）に少なくとも一部の領域が重なるように、浮
遊拡散層の中央付近に独立して形成され、検出回路を構
成する検出用ＭＯＳＦＥＴと接続するための第２のＮ型
半導体領域（図３の３ｂ）と、第１のＮ型半導体領域の
両側に配され素子分離領域のＰ+型半導体領域（図３の
２）と接して形成されたＰ型半導体領域（図３の３ｄ）
から構成されている。なお、第２のＮ型半導体領域（図
３の３ｂ）が、素子分離領域のＰ+型半導体領域（図３
の２）と接して形成されたＰ型半導体領域（図３の３
ｄ）と接するような構成としてもよい
【００２０】本発明の実施の形態においては、空乏層を
浮遊拡散層側に延ばすことができるため、Ｐ型半導体基
板（図１及び図２の１）及び浮遊拡散層（図１及び図２
の３）を取り囲む素子分離領域のＰ+型半導体領域（図
１及び図２の２）、リセットゲート電極（図１及び図２
の９）、出力ゲート電極（図１及び図２の１０）との容
量をさらに小さくすることができ、これに伴い浮遊拡散
容量Ｃfdを更に小さくすることにより検出感度を増大さ
せる。
浮遊拡散層側に延ばすことができるため、Ｐ型半導体基
板（図１及び図２の１）及び浮遊拡散層（図１及び図２
の３）を取り囲む素子分離領域のＰ+型半導体領域（図
１及び図２の２）、リセットゲート電極（図１及び図２
の９）、出力ゲート電極（図１及び図２の１０）との容
量をさらに小さくすることができ、これに伴い浮遊拡散
容量Ｃfdを更に小さくすることにより検出感度を増大さ
せる。
【００２１】
【実施例】次に、上記した本発明の実施の形態について
更に詳細に説明すべく、本発明の実施例について図面を
参照して説明する。
更に詳細に説明すべく、本発明の実施例について図面を
参照して説明する。
【００２２】図１及び図２は、本発明の第１の実施例の
構成を示す図であり、図１（Ａ）は、電荷転送装置の転
送部とリセット用ＭＯＳＦＥＴを含む浮遊拡散層の平面
図であり、図１（Ｂ）は、図１（Ａ）のＩ−Ｉ′線に沿
った断面を模式的に示す図であり、図２は、図１（Ａ）
のII−II′線に沿った断面を模式的に示す図である。な
お、図１及び図２は、従来の電荷転送装置の説明で参照
した図５及び図６に対応し、図１及び図２で用いる各参
照符号は、図５及び図６のものと対応している。すなわ
ち、図１及び図２において、１はＰ型半導体基板、２は
Ｐ型半導体基板と同一導電型の素子分離のための高濃度
のＰ+型半導体領域、３は浮遊拡散層、４はリセット電
源Ｖrdに接続されるＮ+型半導体領域、５は浮遊拡散層
に接続された検出回路の検出用ＭＯＳＦＥＴのゲート電
極、５は検出回路のデプレッション型負荷用ＭＯＳＦＥ
Ｔのゲート電極、７、８は２相駆動電荷転送装置のＮ型
半導体領域と、同一導電型で信号電荷の逆戻り防止用の
Ｎ-型半導体領域、９はリセットパルス電圧φＲが印加
されるリセットゲート電極、１０は電荷転送装置の出力
端の低電圧が印加されたゲート電極、１１、１２はそれ
ぞれ電荷転送パルス電圧φ１及びφ２が印加される２層
の多結晶シリコンで形成された電荷転送電極、１３は検
出回路のドレイン電源Ｖd、１４は信号出力端子Ｖoutを
示している。
構成を示す図であり、図１（Ａ）は、電荷転送装置の転
送部とリセット用ＭＯＳＦＥＴを含む浮遊拡散層の平面
図であり、図１（Ｂ）は、図１（Ａ）のＩ−Ｉ′線に沿
った断面を模式的に示す図であり、図２は、図１（Ａ）
のII−II′線に沿った断面を模式的に示す図である。な
お、図１及び図２は、従来の電荷転送装置の説明で参照
した図５及び図６に対応し、図１及び図２で用いる各参
照符号は、図５及び図６のものと対応している。すなわ
ち、図１及び図２において、１はＰ型半導体基板、２は
Ｐ型半導体基板と同一導電型の素子分離のための高濃度
のＰ+型半導体領域、３は浮遊拡散層、４はリセット電
源Ｖrdに接続されるＮ+型半導体領域、５は浮遊拡散層
に接続された検出回路の検出用ＭＯＳＦＥＴのゲート電
極、５は検出回路のデプレッション型負荷用ＭＯＳＦＥ
Ｔのゲート電極、７、８は２相駆動電荷転送装置のＮ型
半導体領域と、同一導電型で信号電荷の逆戻り防止用の
Ｎ-型半導体領域、９はリセットパルス電圧φＲが印加
されるリセットゲート電極、１０は電荷転送装置の出力
端の低電圧が印加されたゲート電極、１１、１２はそれ
ぞれ電荷転送パルス電圧φ１及びφ２が印加される２層
の多結晶シリコンで形成された電荷転送電極、１３は検
出回路のドレイン電源Ｖd、１４は信号出力端子Ｖoutを
示している。
【００２３】図１及び図２を参照すると、本発明の第１
の実施例において、浮遊拡散層３は、素子分離領域のＰ
+型半導体領域２と接することなく、電荷転送装置の出
力端のゲート電極１０からリセット用ＭＯＳＦＥＴのゲ
ート電極（リセットゲート電極）９まで延在して形成さ
れている、不純物濃度が１×１０17atoms／cm3程度の第
１のＮ型半導体領域３ａと、第１のＮ型半導体領域３ａ
に少なくとも一部の領域が重なるように、浮遊拡散層３
の中央付近に独立して形成され、検出回路を構成する検
出用ＭＯＳＦＥＴと接続するための不純物濃度が１×１
０19atoms／cm3程度の第２のＮ型の半導体領域３ｂと、
第１、第２のＮ型半導体領域３ａ、３ｂの両側に素子分
離領域のＰ+型半導体領域２と接して形成された不純物
濃度が５×１０15atoms／cm3程度の第３のＮ型半導体領
域３ｃから構成されている。
の実施例において、浮遊拡散層３は、素子分離領域のＰ
+型半導体領域２と接することなく、電荷転送装置の出
力端のゲート電極１０からリセット用ＭＯＳＦＥＴのゲ
ート電極（リセットゲート電極）９まで延在して形成さ
れている、不純物濃度が１×１０17atoms／cm3程度の第
１のＮ型半導体領域３ａと、第１のＮ型半導体領域３ａ
に少なくとも一部の領域が重なるように、浮遊拡散層３
の中央付近に独立して形成され、検出回路を構成する検
出用ＭＯＳＦＥＴと接続するための不純物濃度が１×１
０19atoms／cm3程度の第２のＮ型の半導体領域３ｂと、
第１、第２のＮ型半導体領域３ａ、３ｂの両側に素子分
離領域のＰ+型半導体領域２と接して形成された不純物
濃度が５×１０15atoms／cm3程度の第３のＮ型半導体領
域３ｃから構成されている。
【００２４】このような構成とされた浮遊拡散容量３
は、リセット電源Ｖrdにて空乏化されない第１のＮ型半
導体領域３ａが、素子分離領域のＰ+型半導体領域２と
接することなく、電荷転送装置の出力端のゲート電極１
０からリセット用ＭＯＳＦＥＴのゲート電極９まで延在
して形成されているため、リセット電源Ｖrdにリセット
される以前の電圧で、空乏化されてしまうということは
なく、また、第１、第２の第２導電型半導体領域３ａ、
３ｂの両側に、素子分離領域のＰ+型半導体領域２と接
して形成され、リセット電源Ｖrdにリセットされる以前
の電圧で空乏化される第３の第２導電型半導体領域３ｃ
が形成されているため、空乏層を浮遊拡散層３側に延ば
すことができるため、Ｐ型半導体基板１及び浮遊拡散層
３を取り囲む素子分離領域のＰ+型半導体領域２、リセ
ットゲート電極９、出力ゲート電極１０との容量をさら
に小さくすることができる。これに伴い、浮遊拡散容量
Ｃfdを更に小さくすることにより、検出感度を増大させ
ることができる。
は、リセット電源Ｖrdにて空乏化されない第１のＮ型半
導体領域３ａが、素子分離領域のＰ+型半導体領域２と
接することなく、電荷転送装置の出力端のゲート電極１
０からリセット用ＭＯＳＦＥＴのゲート電極９まで延在
して形成されているため、リセット電源Ｖrdにリセット
される以前の電圧で、空乏化されてしまうということは
なく、また、第１、第２の第２導電型半導体領域３ａ、
３ｂの両側に、素子分離領域のＰ+型半導体領域２と接
して形成され、リセット電源Ｖrdにリセットされる以前
の電圧で空乏化される第３の第２導電型半導体領域３ｃ
が形成されているため、空乏層を浮遊拡散層３側に延ば
すことができるため、Ｐ型半導体基板１及び浮遊拡散層
３を取り囲む素子分離領域のＰ+型半導体領域２、リセ
ットゲート電極９、出力ゲート電極１０との容量をさら
に小さくすることができる。これに伴い、浮遊拡散容量
Ｃfdを更に小さくすることにより、検出感度を増大させ
ることができる。
【００２５】本発明の第１の実施例の浮遊拡散層３の製
造方法について説明する。写真食刻法により、素子分離
領域のＰ+型半導体領域２、リセットゲート電極９、出
力ゲート電極１０にオーバーラップした開口を有するフ
ォトレジスト材と、素子分離領域のＰ+型半導体領域
２、リセットゲート電極９、出力ゲート電極１０のゲー
ト電極をマスク材として、リンのイオン注入法を用い
て、第３のＮ型半導体領域３ｃを形成し、写真食刻法に
より、素子分離領域のＰ+型半導体領域２と任意の距離
離間し、且つリセットゲート電極９、出力ゲート電極１
０にオーバーラップした開口を有するフォトレジスト材
と、リセットゲート電源９、出力ゲート電極１０のゲー
ト電極をマスク材として、リンのイオン注入法を用いて
第１のＮ型半導体領域３ａを形成し、写真食刻法によ
り、浮遊拡散層３の中央付近に独立して微小開口を有す
るフォトレジスト材を形成しこれをマスク材として、リ
ンのイオン注入法を用いて第２のＮ型半導体領域３ｂを
形成する、ことによって図１及び図２に示した構成の浮
遊拡散層３が得られる。
造方法について説明する。写真食刻法により、素子分離
領域のＰ+型半導体領域２、リセットゲート電極９、出
力ゲート電極１０にオーバーラップした開口を有するフ
ォトレジスト材と、素子分離領域のＰ+型半導体領域
２、リセットゲート電極９、出力ゲート電極１０のゲー
ト電極をマスク材として、リンのイオン注入法を用い
て、第３のＮ型半導体領域３ｃを形成し、写真食刻法に
より、素子分離領域のＰ+型半導体領域２と任意の距離
離間し、且つリセットゲート電極９、出力ゲート電極１
０にオーバーラップした開口を有するフォトレジスト材
と、リセットゲート電源９、出力ゲート電極１０のゲー
ト電極をマスク材として、リンのイオン注入法を用いて
第１のＮ型半導体領域３ａを形成し、写真食刻法によ
り、浮遊拡散層３の中央付近に独立して微小開口を有す
るフォトレジスト材を形成しこれをマスク材として、リ
ンのイオン注入法を用いて第２のＮ型半導体領域３ｂを
形成する、ことによって図１及び図２に示した構成の浮
遊拡散層３が得られる。
【００２６】また、第２のＮ型半導体領域３ｂは、２相
駆動電荷転送装置のＮ型半導体領域７を、あるいは２相
駆動電荷転送装置のＮ-型半導体領域８に、写真食刻法
により素子分離領域のＰ+型半導体領域２と、リセット
ゲート電極９、出力ゲート電極１０のゲート電極をマス
ク材として、ボロンのイオン注入法を用いて形成し、残
った領域をそのまま第１のＮ型半導体領域３ａとして用
いても良い。
駆動電荷転送装置のＮ型半導体領域７を、あるいは２相
駆動電荷転送装置のＮ-型半導体領域８に、写真食刻法
により素子分離領域のＰ+型半導体領域２と、リセット
ゲート電極９、出力ゲート電極１０のゲート電極をマス
ク材として、ボロンのイオン注入法を用いて形成し、残
った領域をそのまま第１のＮ型半導体領域３ａとして用
いても良い。
【００２７】さらに、第２のＮ型半導体領域３ｂはＭＯ
ＳＦＥＴのソース、ドレイン領域となるＮ+型半導体領
域４を形成する工程で同時に形成しても良い。
ＳＦＥＴのソース、ドレイン領域となるＮ+型半導体領
域４を形成する工程で同時に形成しても良い。
【００２８】図３及び図４は、本発明の第２の実施例の
構成を示す図であり、図３（Ａ）は、電荷転送装置の転
送部とリセット用ＭＯＳＦＥＴを含む浮遊拡散層の平面
図であり、図３（Ｂ）は、図３（Ａ）のＩ−Ｉ′線に沿
った断面を模式的に示す図であり、図４は、図３（Ａ）
のII−II′線に沿った断面を模式的に示す図である。図
３及び図４において、図１及び図２の要素と同一又は同
等の要素には同一の参照符号が付されている。
構成を示す図であり、図３（Ａ）は、電荷転送装置の転
送部とリセット用ＭＯＳＦＥＴを含む浮遊拡散層の平面
図であり、図３（Ｂ）は、図３（Ａ）のＩ−Ｉ′線に沿
った断面を模式的に示す図であり、図４は、図３（Ａ）
のII−II′線に沿った断面を模式的に示す図である。図
３及び図４において、図１及び図２の要素と同一又は同
等の要素には同一の参照符号が付されている。
【００２９】図３及び図４を参照すると、本発明の第２
の実施例において、浮遊拡散層３は、素子分離領域のＰ
+型半導体領域２と接することなく、電荷転送装置の出
力端のゲート電極１０からリセット用ＭＯＳＦＥＴのゲ
ート電極９まで延在して形成されている、不純物濃度が
１×１０17atoms／cm3程度の第１のＮ型半導体領域３ａ
と、前記第１のＮ型半導体領域３ａに少なくとも一部の
領域が重なるように、浮遊拡散層３の中央付近に独立し
て形成され、検出回路を構成する検出用ＭＯＳＦＥＴと
接続するための不純物濃度が１×１０19atoms／cm3程度
の第２のＮ型半導体領域３ｂと、第１、第２のＮ型半導
体領域３ａ、３ｂの両側に素子分離領域のＰ+型半導体
領域２と接して形成された不純物濃度が５×１０15atom
s／cm3程度のＰ型半導体領域３ｄから構成されている。
の実施例において、浮遊拡散層３は、素子分離領域のＰ
+型半導体領域２と接することなく、電荷転送装置の出
力端のゲート電極１０からリセット用ＭＯＳＦＥＴのゲ
ート電極９まで延在して形成されている、不純物濃度が
１×１０17atoms／cm3程度の第１のＮ型半導体領域３ａ
と、前記第１のＮ型半導体領域３ａに少なくとも一部の
領域が重なるように、浮遊拡散層３の中央付近に独立し
て形成され、検出回路を構成する検出用ＭＯＳＦＥＴと
接続するための不純物濃度が１×１０19atoms／cm3程度
の第２のＮ型半導体領域３ｂと、第１、第２のＮ型半導
体領域３ａ、３ｂの両側に素子分離領域のＰ+型半導体
領域２と接して形成された不純物濃度が５×１０15atom
s／cm3程度のＰ型半導体領域３ｄから構成されている。
【００３０】このような構成を有する浮遊拡散容量３
も、リセット電源Ｖrdにて空乏化されない第１のＮ型半
導体領域３ａが、素子分離領域のＰ+型半導体領域２と
接することなく電荷転送装置の出力端のゲート電極１０
からリセット用ＭＯＳＦＥＴのゲート電極９まで延在し
て形成されているため、リセット電源Ｖrdにリセットさ
れる以前の電圧で空乏化されてしまうことなく、また、
第１、第２のＮ型半導体領域３ａ、３ｂの両側に素子分
離領域のＰ+型半導体領域２と接して形成され、リセッ
ト電源Ｖrdにリセットされる以前の電圧で空乏化されて
いるＰ型半導体領域３ｄが形成されているため、空乏層
を、浮遊拡散層３側に延ばすことができるため、Ｐ型半
導体基板１、及び浮遊拡散層３を取り囲む素子分離領域
のＰ+型半導体領域２、リセットゲート電極９、出力ゲ
ート電極１０との容量をさらに小さくすることができ、
これに伴い、浮遊拡散容量Ｃfdを更に小さして、検出感
度を増大させることができる。
も、リセット電源Ｖrdにて空乏化されない第１のＮ型半
導体領域３ａが、素子分離領域のＰ+型半導体領域２と
接することなく電荷転送装置の出力端のゲート電極１０
からリセット用ＭＯＳＦＥＴのゲート電極９まで延在し
て形成されているため、リセット電源Ｖrdにリセットさ
れる以前の電圧で空乏化されてしまうことなく、また、
第１、第２のＮ型半導体領域３ａ、３ｂの両側に素子分
離領域のＰ+型半導体領域２と接して形成され、リセッ
ト電源Ｖrdにリセットされる以前の電圧で空乏化されて
いるＰ型半導体領域３ｄが形成されているため、空乏層
を、浮遊拡散層３側に延ばすことができるため、Ｐ型半
導体基板１、及び浮遊拡散層３を取り囲む素子分離領域
のＰ+型半導体領域２、リセットゲート電極９、出力ゲ
ート電極１０との容量をさらに小さくすることができ、
これに伴い、浮遊拡散容量Ｃfdを更に小さして、検出感
度を増大させることができる。
【００３１】本発明の第２の実施例の浮遊拡散層３の製
造方法について説明すると、出力ゲート電極１０にオー
バーラップした開口を持つフォトレジスト材と、素子分
離領域のＰ+型半導体領域２、リセットゲート電極９、
出力ゲート電極１０のゲート電極をマスク材として、ボ
ロンのイオン注入法を用いてＰ型半導体領域３ｄを形成
し、写真食刻法により、素子分離領域のＰ+型半導体領
域２と任意の距離離間して、リセットゲート電極９、出
力ゲート電極１０にオーバーラップした開口を有するフ
ォトレジスト材と、リセットゲート電極９、出力ゲート
電極１０のゲート電極をマスク材として、リンのイオン
注入法を用いて第１のＮ型半導体領域３ａを形成し、写
真食刻法により、浮遊拡散層３の中央付近に独立して微
小開口を有するフォトレジスト材をマスク材として、リ
ンのイオン注入法を用いて第２のＮ型半導体領域３ｂを
形成することにより、図３及び図４に示した構成の浮遊
拡散層３が得られる。
造方法について説明すると、出力ゲート電極１０にオー
バーラップした開口を持つフォトレジスト材と、素子分
離領域のＰ+型半導体領域２、リセットゲート電極９、
出力ゲート電極１０のゲート電極をマスク材として、ボ
ロンのイオン注入法を用いてＰ型半導体領域３ｄを形成
し、写真食刻法により、素子分離領域のＰ+型半導体領
域２と任意の距離離間して、リセットゲート電極９、出
力ゲート電極１０にオーバーラップした開口を有するフ
ォトレジスト材と、リセットゲート電極９、出力ゲート
電極１０のゲート電極をマスク材として、リンのイオン
注入法を用いて第１のＮ型半導体領域３ａを形成し、写
真食刻法により、浮遊拡散層３の中央付近に独立して微
小開口を有するフォトレジスト材をマスク材として、リ
ンのイオン注入法を用いて第２のＮ型半導体領域３ｂを
形成することにより、図３及び図４に示した構成の浮遊
拡散層３が得られる。
【００３２】また、Ｐ型半導体領域３ｄは、２相駆動電
荷転送装置のＮ型半導体領域７を、あるいは２相駆動電
荷転送装置のＮ-型半導体領域８に写真食刻法により素
子分離領域のＰ+型半導体領域２と、リセットゲート電
極９、出力ゲート電極１０のゲート電極をマスク材とし
て、ボロンのイオン注入法を用いて形成し、残った領域
をそのまま第１のＮ型半導体領域３ａとして用いても良
い。
荷転送装置のＮ型半導体領域７を、あるいは２相駆動電
荷転送装置のＮ-型半導体領域８に写真食刻法により素
子分離領域のＰ+型半導体領域２と、リセットゲート電
極９、出力ゲート電極１０のゲート電極をマスク材とし
て、ボロンのイオン注入法を用いて形成し、残った領域
をそのまま第１のＮ型半導体領域３ａとして用いても良
い。
【００３３】さらに、第２のＮ型半導体領域３ｂはＭＯ
ＳＦＥＴのソース、ドレイン領域となるＮ+型半導体領
域４を形成する工程で同時に形成しても良い。
ＳＦＥＴのソース、ドレイン領域となるＮ+型半導体領
域４を形成する工程で同時に形成しても良い。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
空乏層を浮遊拡散層側に延ばすことができるため、Ｐ型
半導体基板及び浮遊拡散層を取り囲む素子分離領域のＰ
+型半導体領域、リセットゲート電極、出力ゲート電極
との容量をさらに小さくすることができ、このため、浮
遊拡散容量Ｃfdを更に小さくすることにより、検出感度
を増大させることができるという効果を奏する。
空乏層を浮遊拡散層側に延ばすことができるため、Ｐ型
半導体基板及び浮遊拡散層を取り囲む素子分離領域のＰ
+型半導体領域、リセットゲート電極、出力ゲート電極
との容量をさらに小さくすることができ、このため、浮
遊拡散容量Ｃfdを更に小さくすることにより、検出感度
を増大させることができるという効果を奏する。
【図１】本発明の第１の実施例の構成を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）のＩ−Ｉ′線の断面図
である。
（Ａ）は平面図、（Ｂ）は（Ａ）のＩ−Ｉ′線の断面図
である。
【図２】図１（Ａ）のII−II′線の断面図である。
【図３】本発明の第２の実施例の構成を示す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）のＩ−Ｉ′線の断面図
である。
（Ａ）は平面図、（Ｂ）は（Ａ）のＩ−Ｉ′線の断面図
である。
【図４】図３（Ａ）のII−II′線の断面図である。
【図５】浮遊拡散増幅器を検出部に用いた従来の電荷転
送装置の構成を示す図であり、（Ａ）は平面図、（Ｂ）
は（Ａ）のＩ−Ｉ′線の断面図である。
送装置の構成を示す図であり、（Ａ）は平面図、（Ｂ）
は（Ａ）のＩ−Ｉ′線の断面図である。
【図６】図５（Ａ）のII−II′線の断面図である。
１ Ｐ型半導体基板 ２ Ｐ+型半導体領域 ３ 浮遊拡散層 ３ａ 浮遊拡散層の第１のＮ型半導体領域 ３ｂ 浮遊拡散層の第２のＮ型半導体領域 ３ｃ 浮遊拡散層の第３のＮ型半導体領域 ３ｄ 浮遊拡散層のＰ型半導体領域 ４ Ｎ+型半導体領域 ５ 検出用ＭＯＳＦＥＴのゲート電極 ６ 負荷用ＭＯＳＦＥＴのゲート電極 ７ ２相駆動電荷転送装置のＮ型半導体領域 ８ ２相駆動電荷転送装置のＮ-型半導体領域 ９ リセットゲート電極 １０ 電荷転送装置の出力端のゲート電極 １１ 電荷転送パルス電圧φ１が印加される電荷転送電
極 １２ 電荷転送パルス電圧φ２が印加される電荷転送電
極 １３ 検出回路のドレイン電源 １４ 信号出力端子
極 １２ 電荷転送パルス電圧φ２が印加される電荷転送電
極 １３ 検出回路のドレイン電源 １４ 信号出力端子
Claims (8)
- 【請求項１】第１導電型半導体基板上に形成された電荷
転送装置から信号電荷を受ける第２導電型浮遊拡散層
と、 電荷検出後に前記信号電荷を除去するためのリセットド
レイン電源に接続された第２導電型拡散層と、 リセットパルス信号が供給されるリセットゲート電極か
ら構成されるリセット用ＭＯＳＦＥＴと、 前記浮遊拡散層に接続された浮遊拡散層の電位変動を検
出する検出回路を構成する検出用ＭＯＳＦＥＴと、 を有する電荷転送装置において、 前記浮遊拡散層が、素子分離領域と接することなく前記
電荷転送装置の最終電極からリセット用ＭＯＳＦＥＴの
ゲート電極まで延在して形成されている第１の第２導電
型半導体領域と、 前記第１の第２導電型半導体領域に少なくとも一部の領
域が重なるように、前記浮遊拡散層の中央付近に独立し
て形成され、前記検出回路を構成する検出用ＭＯＳＦＥ
Ｔと接続するための、前記第１の第２導電型半導体領域
より高濃度の第２の第２導電型半導体領域と、 前記第１、第２の第２導電型半導体領域の両側に、前記
素子分離領域と接して形成された、前記第１の第２導電
型半導体領域よりも低濃度の第３の第２導電型半導体領
域と、から構成されている、ことを特徴とする電荷転送
装置。 - 【請求項２】前記浮遊拡散層が、素子分離領域と接する
ことなく前記電荷転送装置の最終電極からリセット用Ｍ
ＯＳＦＥＴのゲート電極まで延在して形成されている第
１の第２導電型半導体領域と、 前記第１の第２導電型半導体領域に少なくとも一部の領
域が重なるように、前記浮遊拡散層の平面からみて中央
付近に独立して形成され、前記検出回路を構成する検出
用ＭＯＳＦＥＴと接続するための、前記第１の第２導電
型半導体領域より高濃度の第２の第２導電型半導体領域
と、 平面からみて、前記第１の第２導電型半導体領域の両側
にそれぞれ一側で接し、前記素子分離領域の各々と他側
で接して形成され、前記第１の第２導電型半導体領域よ
りも低濃度の第３の第２導電型半導体領域と、から構成
されている、ことを特徴とする請求項１記載の電荷転送
装置。 - 【請求項３】前記浮遊拡散層が、素子分離領域と接する
ことなく前記電荷転送装置の最終電極からリセット用Ｍ
ＯＳＦＥＴのゲート電極まで延在して形成されている第
１の第２導電型半導体領域と、 前記第１の第２導電型半導体領域に少なくとも一部の領
域が重なるように、前記浮遊拡散層の平面からみて中央
付近に独立して形成され、前記検出回路を構成する検出
用ＭＯＳＦＥＴと接続するための、前記第１の第２導電
型半導体領域より高濃度の第２の第２導電型半導体領域
と、 平面からみて、前記第１又は第２の第２導電型半導体領
域の一側にそれぞれ一側で接し、前記素子分離領域の各
々と他側でそれぞれ接して形成され、前記第１の第２導
電型半導体領域よりも低濃度の第３の第２導電型半導体
領域と、から構成されている、ことを特徴とする請求項
１記載の電荷転送装置。 - 【請求項４】前記リセットゲート電極に電圧が印加され
たときに、前記第３の第２導電型半導体領域が空乏化し
ている、ことを特徴とする請求項１乃至３のいずれか一
に記載の電荷転送装置。 - 【請求項５】第１導電型半導体基板上に形成された電荷
転送装置から信号電荷を受ける第２導電型の浮遊拡散層
と、 電荷検出後に前記信号電荷を除去するためのリセットド
レイン電源に接続された第２導電型拡散層と、 リセットパルス信号が供給されるリセットゲート電極か
ら構成されるリセット用ＭＯＳＦＥＴと、 前記浮遊拡散層に接続された浮遊拡散層の電位変動を検
出する検出回路を構成する検出用ＭＯＳＦＥＴと、 を有する電荷転送装置において、 前記浮遊拡散層が、素子分離領域と接することなく前記
電荷転送装置の最終電極からリセット用ＭＯＳＦＥＴの
ゲート電極まで延在して形成されている第１の第２導電
型半導体領域と、 前記第１の第２導電型半導体領域に少なくとも一部の領
域が重なるように、前記浮遊拡散層の中央付近に独立し
て形成され、検出回路を構成する前記検出用ＭＯＳＦＥ
Ｔと接続するための、前記第１の第２導電型半導体領域
よりも高濃度の第２の第２導電型半導体領域と、 前記第１、第２の第２導電型半導体領域の両側に、前記
素子分離領域と接して形成された第１導電型半導体領域
と、から構成されている、ことを特徴とする電荷転送装
置。 - 【請求項６】前記浮遊拡散層が、素子分離領域と接する
ことなく前記電荷転送装置の最終電極からリセット用Ｍ
ＯＳＦＥＴのゲート電極まで延在して形成されている第
１の第２導電型半導体領域と、 前記第１の第２導電型半導体領域に少なくとも一部の領
域が重なるように、前記浮遊拡散層の平面からみて中央
付近に独立して形成され、検出回路を構成する前記検出
用ＭＯＳＦＥＴと接続するための、前記第１の第２導電
型半導体領域よりも高濃度の第２の第２導電型半導体領
域と、 平面からみて、前記第１の第２導電型半導体領域の両側
にそれぞれ一側で接し、前記素子分離領域の各々と他側
で接して形成された第１導電型半導体領域と、から構成
されている、ことを特徴とする電荷転送装置。 - 【請求項７】前記浮遊拡散層が、素子分離領域と接する
ことなく前記電荷転送装置の最終電極からリセット用Ｍ
ＯＳＦＥＴのゲート電極まで延在して形成されている第
１の第２導電型半導体領域と、 前記第１の第２導電型半導体領域に少なくとも一部の領
域が重なるように、前記浮遊拡散層の平面からみて中央
付近に独立して形成され、検出回路を構成する前記検出
用ＭＯＳＦＥＴと接続するための、前記第１の第２導電
型半導体領域よりも高濃度の第２の第２導電型半導体領
域と、 前記第１又は第２の第２導電型半導体領域の一側にそれ
ぞれ一側で接し、前記素子分離領域の各々と他側でそれ
ぞれ接して形成された第１導電型半導体領域と、から構
成されている、ことを特徴とする電荷転送装置。 - 【請求項８】前記リセットゲート電極に電圧が印加され
たときに、前記第１導電型半導体領域が空乏化してい
る、ことを特徴とする請求項５記載の電荷転送装置。
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