JPH11135802A - 寄生容量とフィードスルー電圧を低減した薄膜トランジスタ - Google Patents

寄生容量とフィードスルー電圧を低減した薄膜トランジスタ

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JPH11135802A JP10249510A JP24951098A JPH11135802A JP H11135802 A JPH11135802 A JP H11135802A JP 10249510 A JP10249510 A JP 10249510A JP 24951098 A JP24951098 A JP 24951098A JP H11135802 A JPH11135802 A JP H11135802A
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Abstract

(57)【要約】 【課題】 薄膜トランジスタでは、ソースまたはドレイ
ン電極とゲート電極間のオーバラップのために、ソース
電極とゲート電極間の寄生容量と、フィードスルー電圧
が増加する。 【解決手段】 半導体基板上に光学フィルタアイランド
２２２を形成する。この光学フィルタアイランド２２２
を利用して、レーザドーピング法を用いて、半導体構造
２００にソース領域２１４とドレイン領域２１８を自己
整合的に形成する。そして、ソース領域２１４上とドレ
イン領域２１８上にソース電極２２４とドレイン電極２
３０を形成する。ソース電極２２４及びドレイン電極２
３０とゲート領域２０２とのオーバラップがなくなり、
寄生容量とフィードスルー電圧を低減することができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、薄膜構造とその
製作方法に関する。特に本発明は薄膜トランジスタに関
し、該薄膜トランジスタはソースおよびドレイン電極の
各々をいかなる部分もトランジスタのチャネルにオーバ
ラップしないように形成して、寄生容量およびフィード
スルー電圧を低減もしくは解消したものである。
【０００２】
【従来の技術】一般にボトムゲート形トランジスタ構造
においては、金属のゲート材が基板上に形成される。基
板は紫外（ＵＶ）光を透過させ、ゲート金属は透過させ
ない。絶縁層がゲート金属上に形成され、チャネル形成
用の活性材料層がこの絶縁層上に成膜される。活性材料
層の例として、真性水素化アモルファスシリコン（ａ−
Ｓｉ：Ｈ）あるいは他の類似の材料がある。窒化物保護
層が前記活性材料層上に成膜され、次工程でこの保護層
からアイランドが形成される。これらの各付加層も一般
にＵＶ光を透過させる。次にフォトレジスト層が前記保
護層上に成膜される。この後ＵＶ光が基板、絶縁層、活
性材料層、および保護層を通して照射される。このＵＶ
光はゲート金属で遮蔽された領域以外のフォトレジスト
に達して、該フォトレジストを露光する。次いでこのＵ
Ｖ光で露光された領域のフォトレジストの現像が行われ
る。このパターン形成されたフォトレジストをマスクに
用いて窒化物保護層がエッチングされる。このエッチン
グは、前記フォトレジストの露光がゲート金属で遮蔽さ
れた部分以外（若干の側面エッチングを除いて）の全て
の領域について行われる。これによって窒化物保護アイ
ランドが形成され、このアイランドはゲート電極で範囲
を規定されている。以後、この部分の構造を「自己整合
的」とする。
【０００３】次に、接点層（例えばｎ＋になるようにド
ーピングされたａ−Ｓｉ：Ｈなど）が前記各層上に成膜
される。続いてリソグラフィ（または他の類似の工法）
を用いて、ゲート金属上に位置した部分の接点層が大ま
かに除去される。ドーピングされたａ−Ｓｉ：Ｈを真性
ａ−Ｓｉ：Ｈ上で選択的にエッチングする（すなわち前
者を除去して後者を除去しない）ことは困難であるた
め、表層の保護用アイランドをエッチング防止材に用い
てソースおよびドレイン電極を形成する。完成した構造
を図１（ａ）および図１（ｂ）に示す。図において、薄
膜トランジスタ（ＴＦＴ）１０は、基板１２、基板１２
上に形成されたゲート金属１４、ゲート絶縁層１６、活
性層１８、表面保護用アイランド２０、ドレイン電極２
２、およびソース電極２４からなる。しかしながら、前
述したようにドーピングされたａ−Ｓｉ：Ｈと真性ａ−
Ｓｉ：Ｈとの選択的なエッチングの制御は困難であるた
め、オーバラップ２８および３０に示すように、これま
ではドーピングされたａ−Ｓｉ：Ｈだけをエッチングし
て、一定量のドーピングされたａ−Ｓｉ：Ｈが保護用ア
イランド２０にオーバラップして残るようにされてい
た。したがって、この部分の構造は自己整合的ではな
い。
【０００４】オーバラップ２８および３０を残すことに
よってドーピングされたａ−Ｓｉ：Ｈを通した真性ａ−
Ｓｉ：Ｈ内のエッチングの問題は軽減されるが、いくつ
かの理由によりゲート金属上を覆う接点層はできるだけ
多く除去されるべきである。第一の理由は、ソースおよ
びドレイン電極間の隙間２６が大きくなると、両電極間
の電気的絶縁性が向上することである。第二の理由は、
トランジスタのチャネル長はトランジスタの動作特性、
材料およびその他のパラメータによって事前設定される
ことである。オーバラップ２８および３０によってチャ
ネルは本来必要な長さより長くなり、さらにこれによっ
て構造全体の小寸法化が制限される。例えば、チャネル
２６、ソース側オーバラップ２８、およびドレイン側オ
ーバラップ３０の各長さが５マイクロメータ（μｍ）以
上で、全体で１５μｍ以上になることがある。今日の競
合の激しいアクティブマトリクス薄膜センサセルでは、
光センサや電気接続端子を含んだ両端の長さが約５０μ
ｍ以下になるようにされる。したがって、オーバラップ
を少なくすることによりトランジスタ長が縮小し、その
結果セル内の検出器用材料の領域および（あるいは）所
定寸法のアレー中のセル数を増加させることができる。
【０００５】最後にもっとも重要な問題として、寄生容
量の形成の問題がある。この寄生容量は、ソースまたは
ドレイン電極材料とゲート材料間のオーバラップした箇
所に形成される。寄生容量を図２の、表示装置あるいは
感知装置用のセル５０についての概略回路図に示す。セ
ル５０はＴＦＴ５２を備え、ＴＦＴ５２はセルアドレス
用のスイッチとして機能する。ＴＦＴ５２のゲート５４
はゲートライン６０に接続され、ＴＦＴ５２のドレイン
５６はデータライン６２に接続される。ＴＦＴ５２のソ
ース５８はセンサ素子（ｐ−ｉ−ｎ光検出器など、図示
せず）あるいは表示素子（液晶層構造など、図示せず）
のいずれかに接続される。図２ではこれらの素子をまと
めて画素６６とする。
【０００６】図１（ａ）に示したオーバラップ２８およ
び３０の影響によってソースおよびゲート間に寄生容量
（キャパシタ６４）が発生する。この寄生容量は画素電
極上のフィードスルー電圧の発生原因となり、表示素子
の場合は画像のちらつき（オフ状態からオン状態への遷
移異常）と焼き付き（オン状態からオフ状態への遷移異
常）が発生する。センサ素子の場合は、寄生容量は読み
出しノイズの原因になる。また、前記オーバラップは
（例えば基板やリソグラフィの解像度等の変動によっ
て）アレー間のセル毎に変化するため、フィードスルー
電圧もこれに応じてセル毎に変化する。
【０００７】図３に寄生容量とフィードスルー電圧によ
るいくつかの悪影響を示す。図３には、時刻ｔ1からｔ5
にかけてのＴＦＴ５２のゲート５４電圧Ｖgとドレイン
５６の電圧Ｖdが示されている。また図３には、実線で
表した画素６６における実電圧Ｖpixと破線で表した画
素６６における理想電圧Ｖidealも示されている。時刻
ｔ1で、データライン６２の電圧レベルはハイ（通常５
〜１０Ｖ）である。一方、ゲートライン６０の電圧レベ
ルはロー（通常０Ｖ）である。したがって、ＴＦＴ５２
のチャネルは閉じており、電圧がデータライン６２と画
素６６間にかかることはなく、例えば典型的なバックラ
イト付き液晶表示素子の場合は、前記画素は不透明すな
わちオフ状態である。
【０００８】時刻ｔ2では、データライン６２の電圧レ
ベルはハイのままであるが、ゲートライン６０の電圧レ
ベルはローからハイ（通常１０〜１５Ｖ）に移行する。
この結果ＴＦＴ５２のチャネルが開く。この結果データ
ライン６２から画素６６にかけて電圧が印加され、バッ
クライト付き液晶の場合は画素６６が透明すなわちオン
状態になる。画素６６は、通常Ｃpixで示した一定の固
有容量をもつ。また、ＴＦＴと画素とが集積された構造
構成であるため、ＴＦＴ５２のソース電極と画素電極間
には通常オーバラップが存在する。このため、ソースと
画素の間にＣpi xと並列な容量Ｃsが生じる。しかしなが
ら先に述べたように、ソース５８とゲート５４間にはオ
ーバラップ３０（図１（ａ））に起因する容量も存在す
る。ゲート５４はゲートライン６０に接続され、ソース
５８は画素６６の電極に接続されている。前記容量は、
ゲートライン６０と画素６６間の容量Ｃgsで表される
（図２）。したがって、時刻ｔ2と時刻ｔ3の間では想定
通りの電圧が画素６６にかかる。
【０００９】時刻ｔ3で、ゲートライン６０の電圧レベ
ルはローにスイッチされる。これによりＴＦＴ５２のチ
ャネル中の電荷は消失する。しかしながら、この時刻で
Ｃgsの両端に電位差があり、この電位差によってＣpix
に蓄えられた電荷の一部がＣg sに再分布し、電圧降下Δ
Ｖpが発生する。この電圧降下をフィードスルー電圧と
する。時刻ｔ4で、データライン６２の電圧レベルはロ
ーであり、ゲートライン６０の電圧レベルはローからハ
イにスイッチされる。この結果ＴＦＴ５２のチャネルは
再び開く。しかしながら、データライン６２の電圧レベ
ルはローであるため、容量Ｃpix、ＣsおよびＣgsはデー
タライン６２のライン電圧レベルまで放電され、これに
より画素６６はオフにスイッチされる。時刻ｔ5で、ゲ
ートライン６０とデータライン６２の電圧は共にローで
ある。しかしながら、この場合もＣgsの両端に電位差が
あり、この電位差によってＣgsから画素６６に電荷が再
分布して、別のフィードスルー電圧降下ΔＶpが発生す
る。
【００１０】理想的には、点線Ｖidealで示すようにオ
フ状態の電圧とオン状態の電圧は一定である。しかしな
がら、ゲート電極にオーバラップしたソース電極の影響
で生じる寄生容量がこの理想的な応答を得ることを妨げ
る。実際には、時刻ｔ3でゲート電圧レベルがハイから
ローに変化する時は、データライン６２で設定された値
からの電圧降下が生じる。表示装置の場合は、このフィ
ードスルー電圧によって前述の画像「ちらつき」（オフ
状態からオン状態に移る時の明るさの変動）が発生す
る。同様に、時刻ｔ5では、フィードスルー電圧はＣpix
およびＣsの完全な放電を妨げ、前述の画像の「焼き付
き」（残留電圧、この場合はオン状態からオフ状態に移
る時の表示画素中の光透過）が発生する。
【００１１】同様に、セル５０をセンサ装置に適用した
場合は、前述の容量とフィードスルー電圧による諸現象
がセンサノイズの原因になる。すなわち、Ｃgsを通した
ゲートライン６０からのフィードスルー電圧が画素６６
からの読み出し電圧に加わり、信号エラーを招く。
【００１２】フィードスルー電圧の大きさはデータライ
ンでの電圧レベルの関数であり、次式で表される。
【００１３】すなわち、 ΔＶp∝ｆ（Ｃpix，Ｃgs）・Ｖd したがって、例えば階調表示の用途では、Ｖdの変化に
したがってフィードスルー電圧が変動し、さらにこの変
動がＶdで想定された値からの画素応答の変動を招く。
このことは、表示装置と感知装置の両方の用途において
階調レベルの制御が一様でないことを意味する。
【００１４】これまでいくつかの手法の検討により、寄
生容量とフィードスルー電圧の問題の解決が図られてき
た。ある手法においては、イオン注入を用いてソースお
よびドレイン電極がチャネル層と同じ層内に形成されて
いる。イオンは、保護用アイランドをマスクに用いて上
側の面から導入される。しかしながら、イオン注入は注
入位置での素子構造の損傷を招く。アニールを用いてこ
の損傷を解消することがおこなわれている。熱アニール
ではなくレーザアニールを用いて水素の外部拡散を減ら
すようにされている。水素の外部拡散はチャネルの導電
性を失わせるものである。レーザビームは基板側面から
構造中に導入され、ゲート電極をマスクに用いてソース
およびドレイン電極が形成される。しかしながら、構造
の基板側面から導入されたレーザビームではチャネルの
最近傍の材料をアニールすることはできない。この理由
は、該領域はゲート電極端部の陰となるためである。こ
のため損傷を受けた材料が、ソースとチャネル間および
ゲートとチャネル間に残る。
【００１５】別の手法では、構造の形成は前述の通りに
行われる。その後クロムの層がａ−Ｓｉ：Ｈのソースお
よびドレイン電極層上に成膜される。これによりクロム
シリサイドが形成されるものとする。この材料は、下部
の真性ａ−Ｓｉ：Ｈチャネル層に損傷を与えることなく
選択的にエッチングすることができる。エッチングは、
保護用アイランドの最表面の下方に達するまで継続され
る。しかしながら、この手法には二つの問題がある。一
つは、前述と同様にゲート電極と保護用アイランドの幅
の違いによって、ソースまたはドレインとゲートとの間
にオーバラップが発生することである。このオーバラッ
プは寄生容量の問題を完全に解消する上での妨げとな
る。二つ目は、クロムシリサイドの接触抵抗がきわめて
高いことである。このことは、導電性を高めるために行
われる層へのドーピングと本質的に相容れない。
【００１６】また別の手法では、ネガ型のフォトレジス
トを用いた選択的エッチングが提案されている（ネガ型
フォトレジストでは露光部の材料がエッチングに対する
耐性をもつ）。構造の製作は前述の通りに行われる。活
性なフォトレジストがａ−Ｓｉ：Ｈのソースおよびドレ
イン電極層上に成膜される。この構造物はゲート電極を
マスクに用いて下方から露光される。この構造物がエッ
チングされることにより、ゲート電極上に重なった未露
光部分が除去される。この構造物のエッチングは（ソー
スおよびドレイン電極層の厚みを消失させる上で）十分
長い時間行われるものとして、側面エッチングを用いて
ゲート電極とオーバラップする部分の材料が除去され
る。しかしながら、この手法では明らかに、チャネル厚
さをＴＦＴの適正厚さ以上にしてチャネル層中のオーバ
エッチングを避ける必要がある。
【００１７】
【発明が解決しようとする課題】したがって、新規改良
された薄膜トランジスタ構造およびその製作方法が必要
とされる。前記構造は、ソースおよびドレインとゲート
電極との双方の間におけるオーバラップを解消したもの
である。この構造物の配列の、ＴＦＴスイッチ画素にお
いては、該構造により素子性能の著しい向上が得られ
る。この素子性能の向上はソース電極と画素間の寄生容
量とフィードスルー電圧が解消されることによる。また
セル間での素子寸法や性能の変動が著しく低減されると
共に、素子の外形寸法を小さくすることができる。
【００１８】
【課題を解決するための手段】本発明により、電極間の
オーバラップのない改良された薄膜トランジスタが提供
される。ソース電極とゲート電極間の寄生容量とフィー
ドスルー電圧は、本構造において著しく低減もしくは解
消される。
【００１９】本発明によって得られる特長として、表示
装置における画像のちらつきと焼き付きの減少、画像形
成装置における読み出しノイズの低減、および表示装置
と画像形成装置の両方における階調レベル特性の向上が
ある。また本発明によりＴＦＴ画素スイッチの寸法を小
さくすることができる。
【００２０】本発明はレーザドーピング法を用いて自己
整合的なＴＦＴのソースおよびドレイン領域を形成する
ものである。ドーピング用マスクは光学フィルタによっ
て形成され、この光学フィルタは、レーザドーピングで
の波長（例えば約３０８ｎｍ）を反射し、リソグラフィ
の波長（例えば約４００ｎｍ）を透過させるものであ
る。自己整合的なドーピングマスクはチャネルの保護用
アイランドとしても機能する。製造工程全体は現在の大
面積素子の製造工程と同様のものである。
【００２１】一実施形態においては、ゲート電極をマス
クに用いて裏面リソグラフィにより保護用アイランドが
形成される。次いで前面レーザドーピングを用いてＴＦ
Ｔ内のチャネルにきわめて近接した領域にドーピングが
行われ、これによりゲート電極をマスクに用いてソース
およびドレイン領域を形成する時の端部の陰影効果とい
う問題は解決される。
【００２２】また残留不純物による側壁の漏洩電流も減
少する。前記漏洩電流の減少は、最表面の保護層をパタ
ーン形成してエッチングマスクとして使用し、次いで活
性層の側壁をエッチングして不純物を除去することによ
り得られる。前記最表面の保護層は適当な寸法、すなわ
ち現在のマスク位置合わせ技術の許容範囲内での位置合
わせが可能な寸法を有している。
【００２３】
【発明の実施の形態】図４（ａ）および図４（ｂ）に、
本発明の一実施形態による製造工程の各ステップを、製
作したＴＦＴ構造１００の構造と併せて示す。本発明に
よるＴＦＴの製造初期の各ステップは従来工程によるも
のと同じである。具体的には、チャネル長が３〜１５μ
ｍの金属ゲート層（例えばＣｒ、ＴｉＷ、ＭｏＣｒ他）
がガラス（例えばＣｏｒｎｉｎｇ Ｇｌａｓｓ社（日
本）製Ｃｏｒｎｉｎｇ １７３７）または石英などの透
明基板１０４上に４００μｍ〜１０００μｍ程度の厚さ
に形成される。この層形成は、スパッタ成膜および標準
的なリソグラフィ手法および湿式エッチングによって行
われる。金属ゲート層は公知の処理によってパターン化
され、金属ゲート電極１０２が形成される。
【００２４】金属ゲート電極１０２上に、窒化シリコン
のゲート絶縁層１０６がプラズマ強化（ｐｌａｓｍａ
ｅｎｈａｎｃｅｄ）化学的気相成長法によって約３５０
℃で約３０００Å厚さに形成される。ゲート絶縁層１０
６上に、約５００Åの真性ａ−Ｓｉ：Ｈ層１０８が約２
７５℃で成膜され、ＴＦＴのチャネルが形成される。次
に光学フィルタ層１１０が真性ａ−Ｓｉ：Ｈ層１０８上
に成膜される。光学フィルタ層１１０は、厚さと組成が
精密に制御された二次層の積層からなる。光学フィルタ
層１１０の機能と特徴については後に詳細に述べる。プ
ラズマ強化化学的気相成長法（ＰＥＣＶＤ）を用いて上
記各層の成膜が行われる。この工程段階での、該製作さ
れた構造を図４(a)の断面図および図４（ｂ）の平面図
に示す（層１０６、１０８および１１０は透明）。
【００２５】次いで図５（ａ）および図５（ｂ）に示す
ように、自己整合的光学フィルタアイランド１１２が光
学フィルタ層１１０から形成される。フォトレジスト層
（図示せず）が光学フィルタ層１１０上に成膜される。
このフォトレジスト層は裏面露光により（すなわち透明
基板１０４を通して）パターン形成される。金属ゲート
電極１０２はフォトレジスト露光用の光を透過させない
ため、露光マスクとしての機能を果たす。後述するよう
に、光学フィルタ層１１０はフォトレジスト露光用の光
を相当程度透過させるため、フォトレジストは、金属ゲ
ート電極１０２上に重なった部分以外は露光される。現
像液を用いてフォトレジストが表面から現像され、緩衝
剤処理されたＨＦエッチング液を用いて光学フィルタ１
１０のエッチングが行われ、アイランド１１２が形成さ
れる。
【００２６】レーザドーピングは半導体材料へのドーピ
ング方法の一種であり、レーザアブレーションを用いて
比較的高エネルギーのドーパント原子を生成させるもの
である。レーザパルスが、ドーピングされる元素を含ん
だ半透明のソース層上に照射される（このソース層はパ
ターン形成されていてもよく、またＰＳｉなどのｎ形ま
たはＢＳｉなどのｐ形のいずれでもよい）。前記ソース
層は基板のごく近傍に設けられる。レーザビーム印加の
間に、ソース層内のドーパント原子が高エネルギー化す
る。また、このレーザビームはドーピングされる領域の
基板の表面層を短時間局部溶融させる。この短時間の溶
融の間に、高エネルギー化したドーパント原子が溶融し
た基板表面層内に入り込む。この溶融した層が固化する
時に、ドーパント原子が層内に分布して電気的に活性化
する。前記ドーピング処理の間の高温サイクルは数十ナ
ノ秒と短いため、この工法は実質的に低温製造と変わら
ない。このことはａ−Ｓｉ：Ｈ ＴＦＴの製造において
特に重要な意味をもつ。
【００２７】図６に示すように、レーザドーピングの開
始時に先ずａ−Ｓｉ：Ｈ層１０８の上側表面１１６の近
傍にソース薄膜１１４が設置される。ソース薄膜１１４
は一般にリンとシリコンの合金からなり、この合金を用
いてａ−Ｓｉ：Ｈ層１０８中の選択された領域にドーピ
ングが行われ、該領域がｎ形にされる。ソース薄膜１１
４は担持体１１８の一方の表面上に均一に分布してお
り、前記担持体１１８はガラスまたは石英などのレーザ
ビームを透過させる性質のものである。ソース薄膜１１
４を担持した担持体１１８が上側表面１１６にごく近接
して設置され、ソース薄膜１１４が上側表面１１６に向
き合うようにされる。ソース薄膜１１４と上側表面１１
６間の隙間１２０は、最小でアイランド１１２の厚さ１
２２に等しく（例えば約０．５ｍｍ）、最大で数ｍｍで
ある。スペーサ１２４および（あるいは）アイランド１
１２が、隙間１２０の大きさを決定する。一般に、ソー
ス薄膜１１４と上側表面１１６間の隙間が小さくなる
程、ａ−Ｓｉ：Ｈ層１０８中に含まれるドーパント原子
の数が増える。
【００２８】ソース薄膜１１４が適切に設置されると、
レーザビームＢが担持体１１８の上方からソース薄膜１
１４中の領域１２６上に照射される。あるいは、該レー
ザで層１１４全体の両端を走査してもよい。この処理の
間に、レーザがソース薄膜１１４をアブレーションし、
高エネルギー化したドーパント原子を隙間１２０内に放
つ。このドーパント原子は１００ｅＶ以上の運動エネル
ギーを有している。この処理に適したレーザとして約３
０８ｎｍの波長のＸｅＣｌエキシマレーザがある。ソー
ス薄膜１１４の例としてＰＳｉがあり、このＰＳｉはプ
ラズマ強化化学的気相成長法によって担持体１１８上に
約２５０℃で約１００Åの厚さに成膜される。
【００２９】ソース薄膜１１４のアブレーションに加え
て、前記レーザのエネルギーは上側表面１１６中のレー
ザ入射部分をも溶かす。重要なことは、アイランド１１
２が（例えば干渉を経た反射の作用により）レーザビー
ムＢを透過させないことである。このために、アイラン
ド１１２下の領域すなわちチャネル１３０はレーザビー
ムによる損傷を受けない。一方、領域１２６の下方では
ドーパント原子が層１０８内に入り、それによって例え
ばｎ＋にドーピングされたソース領域１３２とｎ＋にド
ーピングされたドレイン領域１３４を形成する。これに
より、従来技術で解決不能であった、ゲート電極端部の
陰に隠されることによってチャネル最近傍の材料にレー
ザが届かないという問題が解決される。
【００３０】またこのことは本発明の重要な特徴の一つ
を明確に表している。つまり、光学フィルタ層１１０を
形成する材料は層１１０上に成膜されたフォトレジスト
露光用の輻射光（例えば波長約４００ｎｍの光）を相当
程度透過させ、これによってアイランド１１２が形成さ
れるようにする必要があるが、同時にソース薄膜１１４
および局部溶融される上側表面１１６のアブレーション
に使用されるレーザ光（例えば波長約３０８ｎｍのレー
ザ光）を相当程度透過させないことが必要なことであ
る。
【００３１】図７に、アイランド１１２中の一部１３５
の断面を示す。アイランド１１２（つまり光学フィルタ
層１１０）は二次層が数層積層された構造からなる。こ
の積層物の一例として二酸化シリコン１３６と窒化シリ
コン１３８を交互に積層したものがある。図に示すよう
に、窒化シリコンが最上層として選択される。この理由
は、窒化シリコンがレーザドーピング処理の間のドーパ
ントの侵入を阻止することで、下層材料に対する高い保
護機能が得られるためである。最下層１４０にも窒化シ
リコンが選択され、ａ−Ｓｉ：Ｈチャネル上でのドーピ
ング耐性の向上と適正な保護とが得られるようにされ
る。本用途に適したその他の材料系としてＳｉ／ＳｉＯ
2、Ｓｉ／Ａｌ2Ｏ3、ＳｉＯ2／ＴｉＯ2他があり、基本
的特徴として、各材料対中の二つの層の各々は異なる屈
折率をもつ。得られた構造の一例としていわゆる分布反
射器（ＤＢＲ）がある。別の例としていわゆるグレーデ
ッド形ＤＢＲがあり、このＤＢＲにおいて材料の屈折率
は材料の厚さ方向の位置の関数として変化する。
【００３２】各二次層の材料の種類と厚さの両方が、光
学フィルタ層１１０に必要な選択的な透過と反射を得る
上で重要な役割を果たす。理想的には、各酸化物および
窒化物層の光学厚さＴをレーザビームＢの１／４波長の
ほぼ倍数になるようにして、Ｔ＝（１／４）・（λ／
η）＋（ｍ／２）・（λ／η）の関係を成立させ、該ビ
ームとの位相を整合させることにより最適な反射率が得
られるようにする（前記式中、ηは材料の屈折率で、ｍ
は正の整数１，２…）。例えば、酸化物層１３６の厚さ
を、（１／４）×（３０８ｎｍ）×（１／１．４８）＝
５２ｎｍとし、窒化物層１３８の厚さを、（１／４）×
（３０８ｎｍ）×（１／２．１）＝３６．７ｎｍとする
（１．４８と２．１はそれぞれ二酸化シリコンと窒化シ
リコンの屈折率）。最下層の窒化物層１４０の厚さは他
の各窒化物層の厚さと異なり、例えば６０〜６５ｎｍ程
度にして、上方の層対と位相が整合するようにされる。
すなわち、最下層１４０の下部の材料はＳｉＯ2または
ＳｉＮではなく、ａ−Ｓｉ：Ｈであるため、層１４０の
厚さを上方の窒化物層と変えることで位相が整合するよ
うにされる。
【００３３】光学フィルタ層１１０の選択的な反射率と
透過率を得るためのもう一つの重要な因子として二次層
の層数がある。反射レベルを適正化することによりアイ
ランド１１２の下部のａ−Ｓｉ：Ｈチャネルが保護され
る。図８に３０８ｎｍのレーザビームの反射率のシミュ
レーションを、光学フィルタアイランド１１２を構成す
る酸化物と窒化物の層対の数の関数で表す。本実施形態
では、必要な反射率を８０％以上とした。図８に示すよ
うに、この要求仕様は二つの層対からなる光学フィルタ
層によって満たされる。また、単一の層対でも反射率は
レーザ出力その他に依存した関数として変化する。
【００３４】図９（ａ）および図９（ｂ）に、二つの層
対からなる光学フィルタ層１１０の光反射スペクトルの
シミュレーションと実測値を示す。明らかに、シミュレ
ーションは実データによく一致している。光反射率にお
けるシミュレーションと実測値の相違は、主に（１）シ
ミュレーションでは散乱が無視される（λの変化に対し
て屈折率は変化しない）と仮定し、（２）シミュレーシ
ョンでは各層における光学厚さを均一と仮定しているこ
とによる。二つの層対をもつ光学フィルタ層１１０は３
０８ｎｍで８０％の反射率を示しており、この反射率で
ａ−Ｓｉ：Ｈチャネルを十分に保護し得る。波長４００
ｎｍのＵＶ光の透過率は約８０％であり、この透過率で
自己整合的裏面リソグラフィ処理が実施可能である。二
つの層対をもつ光学フィルタ層の全厚は約２４１ｎｍで
ある。この厚さは標準的な緩衝剤処理されたＨＦ湿式エ
ッチングでの処理に適した厚さである。
【００３５】最後の特徴として、本提案のアイランド１
１２は標準的な絶縁材料で形成することができるため、
アイランド１１２をゲート絶縁層として使用することも
可能である。したがって、アイランド１１２はボトムゲ
ート形ＴＦＴ構造だけでなくトップゲート形ＴＦＴ構造
にも使用することができる。
【００３６】ＴＦＴ構造１００の製造工程に戻る。約２
５０℃で５〜１０分程度のプラズマ水素化処理が行わ
れ、レーザドーピングによって誘起されるソース領域１
３２とドレイン領域１３４中の欠陥が防止される。
【００３７】次に図１０（ａ）および図１０（ｂ）に示
すように、金属ゲート電極１０２に接触したビア１４２
（図１０（ｂ））がパターン形成並びにエッチングされ
る。次いでＴｉＷ／Ａｌなどの金属接点層（図示せず）
が構造上に成膜される。この後、この金属層が標準的な
リソグラフィおよび湿式エッチング、あるいは従来公知
の他の工法によってパターン形成ならびにエッチングさ
れて、ソース電極１４４とドレイン電極１４６が形成さ
れる。金属電極１４４，１４６の端部とアイランド１１
２の端部との間隔（Δｘで示す）は５μｍ以上の長さに
される。
【００３８】図１１(a)および図１１（ｂ）に示すよう
に、窒化シリコンまたは二酸化シリコン１４８からなる
保護層がＰＥＣＶＤによって成膜され、さらにパターン
形成されてＴＦＴ構造１００の幅が規定される。最後
に、シリコンエッチングによりＴＦＴ構造１００が完成
する。前記シリコンエッチングは、ソース電極１４４、
ドレイン電極１４６、ゲートビア１４２、およびパター
ン形成された保護層１４８によって覆われた領域以外の
全ａ−Ｓｉ：Ｈを除去するものである。
【００３９】薄膜トランジスタに共通の問題として、ソ
ースおよびドレイン間の側壁の漏洩電流がある。この漏
洩電流は層１８の側壁に残留した不純物によって生じる
ものである。従来のＴＦＴ構造（図１（ａ）、図１
（ｂ）および図１（ｃ））では、チャネル幅Ｗはドレイ
ン電極２２およびソース電極２４の幅で規定される。上
記各電極はチャネルにオーバラップしているため、活性
層の側壁は１５０の部分（図１（ｂ））でオーバエッチ
ングされて、漏洩電流を減少させる。ソース領域とチャ
ネル間およびドレイン領域とチャネル間の電気的接触へ
の影響はない。この理由は、ａ−Ｓｉ：Ｈ層のソースお
よびドレイン電極によってオーバラップされた部分で保
護されるためである。
【００４０】しかしながら本発明によるＴＦＴの場合
は、前記オーバエッチングはソース領域とチャネル間お
よびドレイン領域とチャネル間に電気的接触を起こさせ
る。この理由は、接点端部が保護されていない（すなわ
ち電極がオーバラップしていない）ためである。図１１
（ｂ）に示すように、保護層１４８をソース電極１４４
とドレイン電極１４６の両方を覆うように形成して前記
電極と光学フィルタ層１１２間の隙間が覆われるように
する。この後、オーバエッチングが進行しても、ソース
領域１３２とチャネル１３０間およびドレイン領域１３
４とチャネル１３０間では電気的接触が起こらない。さ
らに、保護層１４８は、幅Ｗ方向では光学フィルタアイ
ランド１１２よりも若干狭く（例えば２〜５μｍ程度狭
く）形成されており、リソグラフィ時のマスク不整合を
避けるようにされている。リソグラフィのマスクが光学
フィルタアイランド１１２と整合しない場合は、層１０
８は領域１５２でオーバエッチング（図１１（ｃ））さ
れない。この理由は、保護層１４８によって前記領域が
覆われるためである。つまり、オーバエッチングされる
領域１５２を層１０８中に設けることで、側壁漏洩電流
の発生原因である不純物が除去される。
【００４１】図１１（ａ）に明示したように、本構造中
のＴＦＴ構造１００のソース電極１４４またはドレイン
電極１４６のいずれも金属ゲート電極１０２とはオーバ
ラップしていない。ソースおよびドレイン領域の端部は
チャネル端部に一致しており、すなわちチャネルとの
「自己整合」が行われている。ソース（およびドレイ
ン）接点のゲート接点上でのオーバラップに起因する寄
生容量Ｃｇｓが解消され、フィードスルー電圧の問題は
完全に解決される。したがって（図２の構成の画素６６
などの）画素における電圧特性は、図３の破線Ｖideal
で示した理想特性に緊密に近似する。前述の工法により
製作した構造素子についての解析結果は上記理論解析を
裏付けている。
【００４２】我々はレーザドーピングについていくつか
の研究を行ってきた。その中の一つにおいて、１００ｎ
ｍのａ−Ｓｉ：Ｈを減圧化学的気相成長法（ＬＰＣＶ
Ｄ）によって石英基板上に成膜した。ドーパントである
リンをＸｅＣｌエキシマレーザを用いてレーザアブレー
ションにより基板から融除した。
【００４３】ドーピング効率およびドーピング深さはレ
ーザドーピング時のエネルギー密度に依存する。Ｓｉ融
液中のリンの拡散係数は約１０-4ｃｍ2／ｓであり、こ
の値は固相中の拡散速度である約１０-11ｃｍ2／ｓに比
べて著しく早い。パルスレーザ照射時のＳｉ薄膜の温度
上昇および照射後の同薄膜の温度低下は急峻であるた
め、液相中ではドーパント拡散は本質的に効率がよい。
レーザドーピングエネルギーが高くなる程、溶融の持続
時間が長くなると共に溶融深さが深くなり、この結果ド
ーピングレビルが高まると共にドーピング深さが深くな
る。図１２に、レーザドーピングエネルギー密度に対す
るドーピング効率を測定した実験結果を示す。該エネル
ギーがＳｉ表面を溶融させるしきい値である約１５０ｍ
Ｊ／ｃｍ2を越えると、ドーピング効率はエネルギーの
増加にしたがって急速に高まる。３５０ｍＪ／ｃｍ2の
レーザドーピングエネルギー密度に等価なドーピング量
は一レーザパルス当たり約１．６×１０14ａｔｍ／ｃｍ
2である。一般に、約１０14ａｔｍ／ｃｍ2がＴＦＴのソ
ースとドレイン領域の形成に必要な線量である。
【００４４】図１３は、ドーピング深さをレーザドーピ
ングエネルギー密度の関数としてプロットした図であ
る。ドーピング深さの挙動は、レーザエネルギー密度の
関数で表した時の溶融深さに類似している。一般に、固
化時に固相と液相の界面が表面に向かって移動する一方
でドーパントは反対方向に拡散する。この結果、ドーピ
ング深さは溶融深さより若干浅くなる。
【００４５】我々は前述の種類の自己整合的ＴＦＴを多
数製作してきた。製作した構造のチャネル長は３〜１０
μｍの範囲のものである。前記構造の全幅は約１５μｍ
である。レーザドーピングは、パルス数１０〜１００の
ＸｅＣｌレーザを用いて２３０〜２５０ｍＪ／ｃｍ2の
エネルギーで行った。これら構造における隙間Δｘの変
動幅は１〜５μｍであった。
【００４６】チャネルを長くした素子の場合は、従来の
ＴＦＴと同等のＤＣ性能がみられた。図１４に、本発明
によるチャネル長約１０μｍの自己整合的ＴＦＴの変換
特性を示す。レーザドーピングは、２５０ｍＪ／ｃｍ2
のエネルギーでパルス数１０のレーザを用いて行った。
ソースとドレイン間の電圧が１０Ｖの時の、電界効果移
動度、しきい値電圧、しきい値以下での勾配、およびオ
フ状態での電流は従来のａ−Ｓｉ：Ｈ ＴＦＴと同様で
ある。
【００４７】図１５に、本発明によるチャネル長３μｍ
の自己整合的ＴＦＴの変換特性を示す。一般にチャネル
長が短くなると、図に示すように漏洩電流としきい値以
下での勾配が増加すると共にしきい値電圧が低下する。
しかしながら、移動度はこの小寸法化によって減少して
おらず、短チャネルＴＦＴでのみかけの移動度は長チャ
ネルＴＦＴに比べて小さいという一般通念に反してい
る。従来技術によって製作されたＴＦＴと本発明によっ
て製作されたＴＦＴとのチャネル長に対する移動度の比
較を図１６に示す。従来技術によるＴＦＴのデータは周
知の移動度曲線にしたがっており、つまり短チャネル素
子で比較的低い移動度が示されている。これは、短チャ
ネル素子の場合はチャネル抵抗に比べて接触抵抗が大き
いことによる。本発明によるＴＦＴは短チャネル長の場
合もきわめて高い移動度を示しており、接触抵抗が無視
できることを示している。
【００４８】図１７（ａ）と図１７（ｂ）に、各々チャ
ネル長が１０μｍと３μｍのＴＦＴの出力特性を示す。
いずれの素子も明らかに電流の密集がなく、素子接点が
適当であることを示している。さらに接点の検討とし
て、異なるΔｘをもつ類似のＴＦＴ内のオン状態の挙動
の比較を行った。図１８に示すように、１〜５μｍの範
囲では、Δｘの寸法はＴＦＴの挙動に影響を与えず、ソ
ースおよびドレイン電極のドーピング領域が十分なシー
ト抵抗を有していることを示している。したがって、ソ
ースおよびドレイン電極の厳密な位置合わせは、現行の
ＴＦＴ製造工程において必須のものではない。
【００４９】大半の表示装置の場合、画素用ＴＦＴは線
形領域で動作する。線形領域でのＴＦＴの接触抵抗は出
力コンダクタンスの逆数で決まる。接触抵抗は素子の出
力抵抗の、チャネル長０における交点の値である。図１
９に、本発明による電極と従来公知の電極との接触抵抗
の比較を示す。本発明のＴＦＴと従来のＴＦＴとは、類
似したチャネル性質とゲート絶縁性をもつ。このため、
図１９での各データに適合する両直線の勾配はほぼ等し
い。従来形電極とレーザ処理された電極の、チャネル幅
１μｍに正規化したときの接触抵抗は各々１６．２ＭΩ
・μｍおよび０．７６ＭΩ・μｍである。レーザドーピ
ングされたソースおよびドレインのもつ低い接触抵抗に
よって高性能の短チャネルａ−Ｓｉ：Ｈ ＴＦＴが得ら
れる。
【００５０】短チャネルＴＦＴにより大面積表示装置に
おける充填比の向上が可能になる。ＴＦＴのオン電流は
チャネル長に対するチャネル幅の比に比例するため、充
填比の向上は一定のＷ／Ｌ（チャネル長に対するチャネ
ル幅の比）におけるチャネル長の減少の二乗に関係す
る。図１１（ａ）および図１１（ｂ）に示す自己整合的
構造を用いることで、ＴＦＴのチャネル長を簡単に縮小
することができる。
【００５１】ＴＦＴ寸法が小さくなった場合、表示装置
においていくつかの重要な課題が生じる。一つは短チャ
ネルＴＦＴにおける電界効果移動度の問題である。先に
述べたように、チャネル長を長くした場合は接触抵抗を
チャネル抵抗よりも著しく小さくして、同等のＴＦＴの
移動度を保つ必要がある。図２０に、チャネル長が３μ
ｍ、５μｍおよび１０μｍの、レーザ処理されたａ−Ｓ
ｉ：Ｈ ＴＦＴの素子変換特性を測定した実験結果を示
す。明らかに、３μｍの素子の飽和電流は１０μｍの素
子の飽和電流とほぼ同等である。
【００５２】ＴＦＴの小型化に関するもう一つの課題
は、短チャネル効果に関することである。短チャネル効
果として、しきい値電圧の低下、オフ電流の増加、およ
びしきい値電圧以下での勾配の急峻さの減少等がある。
図２０から明らかに、しきい値電圧以下での勾配および
しきい値電圧の減少はわずかであることがわかる。３μ
ｍの素子のオフ電流は約０．５ｐＡ／μｍであり、この
電流は表示装置用として十分に低い値である。
【００５３】まとめると、図２１に示すように本発明に
より半導体構造２００が提供される。構造２００は、第
一の面２０４に形成されたゲート領域２０２であって、
第一のゲート端面２０８に位置した第一のゲート端２０
６と第二のゲート端面２１２に位置した第二のゲート端
２１０をもち、前記第一のゲート端面２０８と前記第二
の端面２１２は通常第一の面２０４と直交するものであ
るゲート領域２０２と、前記第一のゲート端面２０８に
位置した第一のソース端２１６をもつソース領域２１４
であって、前記第一のソース端２１６がゲート領域２０
２に隣接して、ただしオーバラップはしないようにされ
たソース領域２１４と、前記第二のゲート端面２１２に
位置した第一のドレイン端２２０をもつドレイン領域２
１８であって、前記第一のドレイン端２２０がゲート領
域２０２に隣接して、ただしオーバラップはしないよう
にされたドレイン領域２１８、およびソース領域２１４
とドレイン領域２１８間に位置した光学フィルタアイラ
ンド２２２を含む。
【００５４】さらに、構造２００は、第一のゲート端面
２０８にほぼ平行な面２２８に位置した第一のソース電
極端２２６をもつソース電極２２４であって、該第一の
ソース電極端２２６は、第一のゲート端面２０８から間
隔（例えば５μｍ）を置いたものであるソース電極２２
４を備え、さらに前記第二のゲート端面２１２にほぼ平
行な面２３４に位置した第一のドレイン電極端２３２を
もつドレイン電極２３０であって、前記第一のドレイン
電極端２３２は前記第二のゲート端面２１２から間隔
（例えば５μｍ）を置いたものであるドレイン電極２３
０を備える。この構造において、ソース電極２２４また
はドレイン電極２３０のいずれもゲート領域２０２にオ
ーバラップしていない。
【００５５】本発明によるレーザドーピング法によって
製作されたＴＦＴに関する材料の性質および素子特性に
ついて説明を行った。レーザドーピング法によって、高
いドーピング効率で、ａ−Ｓｉ：Ｈ ＴＦＴのソースお
よびドレイン領域を形成する実用的方法が得られる。レ
ーザドーピングされたソースおよびドレインの接触抵抗
は従来方法でドーピングされたａ−Ｓｉ：Ｈ電極よりも
約２０倍小さい。この低い接触抵抗により、チャネル長
が短くなった場合においてもＴＦＴの電界効果移動度を
保持することができる（わずかに短チャネル効果が３μ
ｍの素子の場合にみられる）。３μｍのＴＦＴのオフ電
流は十分に低く、画素スイッチの要求仕様を満たし得る
ものである。
【００５６】具体的ないくつかの実施形態により発明の
説明を行ったが、本発明の範囲内で従来技術により種々
の代替や、修正および変形が可能なことは明らかであ
る。例えば、前述したＴＦＴの活性層は無ドーピングの
真性ａ−Ｓｉ：Ｈであったが、この活性層にドーピング
を行って所望のＴＦＴ特性を得ることもできる。したが
って、本発明は例示した実施形態に限定されるものでは
なく、以下の特許請求の範囲およびそれに同等する内容
の範囲内にあり、前記代替や修正および変形等をすべて
含むものと考える。
【図面の簡単な説明】
【図１】 従来技術による薄膜トランジスタの概略図で
ある。
【図２】 従来技術による薄膜トランジスタと画素を含
むセルアレー中の一セルの概略回路図である。
【図３】 図２に示したセル内の各電圧を時間の関数と
して示す図である。
【図４】 本実施形態のＴＦＴの、製造工程の初期段階
における概略図である。
【図５】 本実施形態のＴＦＴの、製造工程の中間段階
における概略図である。
【図６】 本実施形態のＴＦＴの、製造時でのレーザド
ーピング処理進行中の状態を示す断面図である。
【図７】 本実施形態の光学フィルタアイランドの部分
断面図である。
【図８】 光学フィルタアイランドの反射率を該アイラ
ンドを含む層対の数の関数としてプロットした図であ
る。
【図９】 モデル化された光学フィルタアイランドの反
射率をある波長域でプロットした図である。
【図１０】 本実施形態のＴＦＴの、完成前の段階での
概略図である。
【図１１】 本実施形態のＴＦＴの完成後の断面図であ
る。
【図１２】 本実施形態のレーザドーピング処理におけ
るレーザドーピングエネルギー密度に対するドーピング
効率を測定した実験結果をプロットした図である。
【図１３】 本実施形態のレーザドーピング処理におけ
るレーザドーピングエネルギー密度の関数としてドーピ
ング深さをプロットした図である。
【図１４】 本実施形態のチャネル長約１０μｍの自己
整合的ＴＦＴの変換特性を示す図である。
【図１５】 本実施形態のチャネル長約３μｍの自己整
合的ＴＦＴの変換特性を示す図である。
【図１６】 従来技術によって製作されたＴＦＴと本発
明によって製作されたＴＦＴのチャネル長に対する移動
度を比較した図である。
【図１７】 チャネル長１０μｍのＴＦＴとチャネル長
３μｍのＴＦＴの出力特性を示す図である。
【図１８】 ソースまたはドレイン電極と光学フィルタ
アイランドとの間の隙間Δｘが１μｍ、３μｍおよび５
μｍであるＴＦＴの、ソースとドレイン間の電流に対す
るゲート電圧をプロットした図である。
【図１９】 本実施形態の電極と従来公知の電極の接触
抵抗を比較した図である。
【図２０】 チャネル長が３μｍ、５μｍおよび１０μ
ｍであるレーザ処理されたａ−Ｓｉ：Ｈ ＴＦＴの素子
変換特性を測定した実験結果を示す図である。
【図２１】 本実施形態のＴＦＴの断面図である。
【符号の説明】
１０ 薄膜トランジスタ、１２ 基板、１４ ゲート金
属、１６ ゲート絶縁層、１８ 活性層、２０ 表面保
護用アイランド、２２ ドレイン電極、２４ソース電
極、２６ 隙間（チャネル）、２８，３０ オーバラッ
プ、５０ セル、５２ 薄膜トランジスタ（ＴＦＴ）、
５４ ゲート、５６ ドレイン、５８ソース、６０ ゲ
ートライン、６２ データライン、６４ キャパシタ、
６６画素、１００ ＴＦＴ構造、１０２ 金属ゲート電
極、１０４ 透明基板、１０６ ゲート絶縁層、１０８
ａ−Ｓｉ：Ｈ層、１１０ 光学フィルタ層、１１２フ
ィルタアイランド、１１４ ソース薄膜、１１６ 上側
表面、１１８ 担持体、１２０ 隙間、１２６，１５２
領域、１３０ チャネル、１３２ ソース領域、１３
４ ドレイン領域、１３５ アイランド１１２中の一
部、１３６ 二酸化シリコン（酸化物層）、１３８ 窒
化シリコン（窒化物層）、１４４ ソース電極、１４６
ドレイン電極、１４８ 窒化シリコンまたは二酸化シ
リコン、１４２ ゲートビア、２００ 半導体構造、２
０２ ゲート領域、２０４ 第一の面、２０６ 第一の
ゲート端、２０８ 第一のゲート端面、２１０ 第二の
ゲート端、２１２ 第二のゲート端面、２１４ ソース
領域、２１６ 第一のソース端、２１８ ドレイン領
域、２２０ 第一のドレイン端、２２２ 光学フィルタ
アイランド、２２４ ソース電極、２２６ ソース電極
端、２３０ ドレイン電極、２３２ ドレイン電極端。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レニ エイ ルジャン アメリカ合衆国 カリフォルニア州 サニ ーベール ウェスト デューン アベニュ ー 115 (72)発明者 ジェイムス ビー ボイス アメリカ合衆国 カリフォルニア州 ロス アルトス ルッセル アベニュー 1036 (72)発明者 クリストファー エル チュー アメリカ合衆国 カリフォルニア州 マウ ンテン ビュー エスキュール アベニュ ー 234 アパートメント 110 (72)発明者 ミカエル ジー ハック アメリカ合衆国 カリフォルニア州 マウ ンテン ビュー マウンテン ビュー ア ベニュー 372

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体構造が、 第一の面に形成されたゲート領域であって、第一の端面
    に位置した第一のゲート端と第二の端面に位置した第二
    のゲート端をもち、前記第一および第二の端面の各々は
    通常前記第一の面に直交するものであるゲート領域と、 前記第一の端面に位置した第一のソース端をもつソース
    領域と、 前記第二の端面に位置した第一のドレイン端をもつドレ
    イン領域、 および前記ソースおよびドレイン領域の間に位置した光
    学フィルタアイランドを有することを特徴とする半導体
    構造。
  2. 【請求項２】 請求項１記載の半導体構造であって、前
    記ソース領域と前記ドレイン領域は波長λのレーザを用
    いてレーザドーピングにより形成され、さらに前記光学
    的フィルタアイランドは少なくとも屈折率ηと光学厚さ
    Ｔをもつ材料からなる第一の層であって、前記光学厚さ
    Ｔは、Ｔ＝１／４・λ／η＋ｍ／２・λ／η（ｍは正の
    整数）で表されるものである第一の層を有することを特
    徴とする半導体構造。
  3. 【請求項３】 請求項１記載の半導体構造であって、前
    記光学フィルタアイランドは４００ｎｍの輻射光を８０
    ％以上透過させ、３０８ｎｍの輻射光を８０％以上反射
    させるものであることを特徴とする半導体構造。
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