JPH0680683B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0680683B2 JPH0680683B2 JP60260268A JP26026885A JPH0680683B2 JP H0680683 B2 JPH0680683 B2 JP H0680683B2 JP 60260268 A JP60260268 A JP 60260268A JP 26026885 A JP26026885 A JP 26026885A JP H0680683 B2 JPH0680683 B2 JP H0680683B2
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- Japan
- Prior art keywords
- film
- gate electrode
- resist mask
- light
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】 〔概要〕 ゲート領域に外乱光が入射することを防止する遮光膜を
有する逆スタガード型薄膜トランジスタの製造方法の改
良である。特に、ソース・ドレイン電極と遮光膜との間
の静電容量を減少する改良である。
有する逆スタガード型薄膜トランジスタの製造方法の改
良である。特に、ソース・ドレイン電極と遮光膜との間
の静電容量を減少する改良である。
ガラス基板側からゲート電極をマスクとして露光して、
ゲート電極と反対形状のソース電極・ドレイン電極を形
成してゲート電極とソース電極・ドレイン電極との間の
静電容量を減少する利益を有する逆スタガード型薄膜ト
ランジスタの製造方法の特徴を、遮光膜の形成工程にも
拡張したものであり、その結果、ソース電極・ドレイン
電極と遮光膜との間の静電容量を減少し、動作速度を向
上したものである。
ゲート電極と反対形状のソース電極・ドレイン電極を形
成してゲート電極とソース電極・ドレイン電極との間の
静電容量を減少する利益を有する逆スタガード型薄膜ト
ランジスタの製造方法の特徴を、遮光膜の形成工程にも
拡張したものであり、その結果、ソース電極・ドレイン
電極と遮光膜との間の静電容量を減少し、動作速度を向
上したものである。
本発明は、ゲート領域に外乱光が入射することを防止す
る遮光膜を有する逆スタガード型薄膜トランジスタの製
造方法の改良に関する。特に、ソース・ドレイン電極と
遮光膜との間の静電容量を減少し、動作速度を向上する
改良に関する。
る遮光膜を有する逆スタガード型薄膜トランジスタの製
造方法の改良に関する。特に、ソース・ドレイン電極と
遮光膜との間の静電容量を減少し、動作速度を向上する
改良に関する。
逆スタガード型薄膜トランジスタの遮光膜を形成するに
は、従来、逆スタガード型薄膜トランジスタを形成する
工程の最終段階において、マスク合わせ技術を使用して
なす通常のエッチング法またはリフトオフ法を使用し
て、ゲート電極に対応する領域に不透光性導電膜を形成
していた。
は、従来、逆スタガード型薄膜トランジスタを形成する
工程の最終段階において、マスク合わせ技術を使用して
なす通常のエッチング法またはリフトオフ法を使用し
て、ゲート電極に対応する領域に不透光性導電膜を形成
していた。
従来技術においては、上記せるとおり、マスク合わせ技
術を使用していたので、遮光膜とソース・ドレイン電極
との重なりが避け難く、これらの間に静電容量が発生
し、薄膜トランジスタの動作速度が遅くなるという欠点
があった。
術を使用していたので、遮光膜とソース・ドレイン電極
との重なりが避け難く、これらの間に静電容量が発生
し、薄膜トランジスタの動作速度が遅くなるという欠点
があった。
本発明の目的はこの欠点を解消することにあり、遮光膜
とソース・ドレイン電極との間の静電容量が少なく、動
作速度が向上している逆スタガード型薄膜トランジスタ
の製造方法を提供することにある。
とソース・ドレイン電極との間の静電容量が少なく、動
作速度が向上している逆スタガード型薄膜トランジスタ
の製造方法を提供することにある。
上記の目的を達成するために本発明が採った手段は、 （イ）透光性絶縁物基板１上に不透光性ゲート電極２を
形成し、ゲート絶縁膜３を形成し、動作層４を形成し、
チャンネル保護用絶縁膜５を形成した後、ポジ型レジス
ト膜６を形成し、このポジ型レジスト膜６を前記の透光
性絶縁物基板１側から露光して前記のゲート電極２と同
一形状の第１のレジストマスク61を形成し、さらに、ソ
ース・ドレイン電極用透光性導電膜７を形成し、前記の
第１のレジストマスク61を除去してこのソース・ドレイ
ン電極用透光性導電膜７を前記のゲート電極２に対向す
る領域からリフトオフした後、 （ロ）層間絶縁膜用透光性絶縁膜８を形成し、ネガ型レ
ジスト膜９を形成し、このネガ型レジスト膜９を、再
び、前記の透光性絶縁物基板１側から露光して前記のゲ
ート電極２と対向する領域に開口を有する第２のレジス
トマスク91を形成した後、透光膜用不透光性導電膜10を
形成し、前記の第２のレジストマスク91を除去して前記
の遮光膜用不透光性導電膜10を前記のゲート電極２と対
向する領域のみに残留して遮光膜11を形成し、 （ハ）その後、ゲート領域とソース・ドレイン領域とを
覆う第３のレジストマスク12を形成し、この第３のレジ
ストマスク12を使用してソース・ドレイン分離をなし
て、薄膜トランジスタを製造することとしたことにあ
る。
形成し、ゲート絶縁膜３を形成し、動作層４を形成し、
チャンネル保護用絶縁膜５を形成した後、ポジ型レジス
ト膜６を形成し、このポジ型レジスト膜６を前記の透光
性絶縁物基板１側から露光して前記のゲート電極２と同
一形状の第１のレジストマスク61を形成し、さらに、ソ
ース・ドレイン電極用透光性導電膜７を形成し、前記の
第１のレジストマスク61を除去してこのソース・ドレイ
ン電極用透光性導電膜７を前記のゲート電極２に対向す
る領域からリフトオフした後、 （ロ）層間絶縁膜用透光性絶縁膜８を形成し、ネガ型レ
ジスト膜９を形成し、このネガ型レジスト膜９を、再
び、前記の透光性絶縁物基板１側から露光して前記のゲ
ート電極２と対向する領域に開口を有する第２のレジス
トマスク91を形成した後、透光膜用不透光性導電膜10を
形成し、前記の第２のレジストマスク91を除去して前記
の遮光膜用不透光性導電膜10を前記のゲート電極２と対
向する領域のみに残留して遮光膜11を形成し、 （ハ）その後、ゲート領域とソース・ドレイン領域とを
覆う第３のレジストマスク12を形成し、この第３のレジ
ストマスク12を使用してソース・ドレイン分離をなし
て、薄膜トランジスタを製造することとしたことにあ
る。
逆スタガード型薄膜トランジスタの製造方法の特徴は、
ガラス基板側からゲート電極をマスクとして露光して、
ゲート電極と反対形状のソース電極・ドレイン電極を形
成してゲート電極とソース電極・ドレイン電極との間の
静電容量を減少することにある。
ガラス基板側からゲート電極をマスクとして露光して、
ゲート電極と反対形状のソース電極・ドレイン電極を形
成してゲート電極とソース電極・ドレイン電極との間の
静電容量を減少することにある。
もし、ソース電極・ドレイン電極をITO等透光性導電膜
をもって形成すれば、上記の技術を遮光膜の形成にも拡
張しうる。
をもって形成すれば、上記の技術を遮光膜の形成にも拡
張しうる。
本発明は、この着想を具体化して完成したものであり、
逆スタガード型薄膜トランジスタの技術を使用して、ソ
ース・ドレイン電極用透光性導電膜７をゲート電極２に
対向する領域からリフトオフした後、層間絶縁膜８を介
してネガ型レジスト９を形成し、これを上記と同様に、
基板側から露光したゲート電極２に対向する領域に開口
を有するレジストマスク91（第２のレジストマスク）を
形成し、この上に遮光膜用不透光性導電膜10を形成し、
上記の第２のレジストマスク91を使用して遮光膜用不透
光性導電膜10をゲート電極に対向する領域以外から除去
すると、ゲート電極２・ソース電極13・ドレイン電極14
・遮光膜11が自己整合的に形成され、相互の重なりがな
く、静電容量が減少し、薄膜トランジスタの動作特性が
向上する。その後、従来技術と同様にしてソース・ドレ
イン分離をなす。
逆スタガード型薄膜トランジスタの技術を使用して、ソ
ース・ドレイン電極用透光性導電膜７をゲート電極２に
対向する領域からリフトオフした後、層間絶縁膜８を介
してネガ型レジスト９を形成し、これを上記と同様に、
基板側から露光したゲート電極２に対向する領域に開口
を有するレジストマスク91（第２のレジストマスク）を
形成し、この上に遮光膜用不透光性導電膜10を形成し、
上記の第２のレジストマスク91を使用して遮光膜用不透
光性導電膜10をゲート電極に対向する領域以外から除去
すると、ゲート電極２・ソース電極13・ドレイン電極14
・遮光膜11が自己整合的に形成され、相互の重なりがな
く、静電容量が減少し、薄膜トランジスタの動作特性が
向上する。その後、従来技術と同様にしてソース・ドレ
イン分離をなす。
以下、図面を参照しつゝ、本発明の一実施例に係る薄膜
トランジスタの製造方法についてさらに説明する。
トランジスタの製造方法についてさらに説明する。
第２図参照 ガラス板等透光性絶縁物基板１上にクロム膜等を形成
し、これをパターニングしてゲート電極２を形成する。
し、これをパターニングしてゲート電極２を形成する。
つゞいて、プラズマCVD法を使用して、窒化シリコン膜
等よりなるゲート絶縁膜３と水素化アモルファスシリコ
ン等よりなる動作層４と二酸化シリコン等よりなるチャ
ンネル保護用絶縁膜５とをつゞけて形成する。
等よりなるゲート絶縁膜３と水素化アモルファスシリコ
ン等よりなる動作層４と二酸化シリコン等よりなるチャ
ンネル保護用絶縁膜５とをつゞけて形成する。
その上にポジ型レジスト膜６を形成する。
第３図参照 透光性絶縁物基板１の側から、ゲート電極２をマスクと
して露光した後現像して、ゲート電極２と同一形状の第
１のレジストマスク61を形成する。
して露光した後現像して、ゲート電極２と同一形状の第
１のレジストマスク61を形成する。
第４図参照 第１のレジストマスク61を使用して、チャンネル保護用
絶縁膜５をソース・ドレイン領域から除去する。
絶縁膜５をソース・ドレイン領域から除去する。
つゞいて、ｎ型水素化アモルファスシリコン膜71とソー
ス電極・ドレイン電極用ITO膜７とをつゞけて形成す
る。
ス電極・ドレイン電極用ITO膜７とをつゞけて形成す
る。
第５図参照 第１のレジストマスク61を除去して、上記のｎ型水素化
アモルファスシリコン膜71とソース電極・ドレイン電極
用ITO膜７とをゲート電極２に対応する領域から除去す
る。
アモルファスシリコン膜71とソース電極・ドレイン電極
用ITO膜７とをゲート電極２に対応する領域から除去す
る。
第６図参照 層間絶縁膜用の透光性絶縁膜としてのポリイミド膜８を
厚さ１μｍに形成する。
厚さ１μｍに形成する。
ネガ型レジスト膜を形成し、基板１側から露光して、ゲ
ート電極２と対向する領域に開口を有する第２のレジス
トマスク91を形成する。
ート電極２と対向する領域に開口を有する第２のレジス
トマスク91を形成する。
遮光膜用の不透光性導電膜としてクローム膜10を形成す
る。
る。
第７図参照 第２のレジストマスク91を除去して、遮光膜用の不透光
性導電膜としてのクローム膜10をゲート電極２と対応す
る領域のみに残留してこれを遮光膜11とする。
性導電膜としてのクローム膜10をゲート電極２と対応す
る領域のみに残留してこれを遮光膜11とする。
第８図参照 ゲート領域とソース・ドレイン領域とを覆う第３のレジ
ストマスク12を形成し、これを使用して、ポリイミド膜
８、ITO膜７、ｎ型水素化アモルファスシリコン膜71、
動作層４、所望によってはゲート絶縁膜３を除去して、
ソース・ドレイン分離をなし、ソース電極13とドレイン
電極14とを形成する。
ストマスク12を形成し、これを使用して、ポリイミド膜
８、ITO膜７、ｎ型水素化アモルファスシリコン膜71、
動作層４、所望によってはゲート絶縁膜３を除去して、
ソース・ドレイン分離をなし、ソース電極13とドレイン
電極14とを形成する。
第１図参照 第３のレジストマスク12を除去する。
以上の工程においては、ソース電極13・ドレイン電極14
と遮光膜11とは、ゲート電極２をマスクとして自己整合
的に形成されているので、これら相互の重なりはなく、
ソース電極13・ドレイン電極14と遮光膜11との間の静電
容量は極めて小さく、薄膜トランジスタの動作速度は向
上している。
と遮光膜11とは、ゲート電極２をマスクとして自己整合
的に形成されているので、これら相互の重なりはなく、
ソース電極13・ドレイン電極14と遮光膜11との間の静電
容量は極めて小さく、薄膜トランジスタの動作速度は向
上している。
以上説明せるとおり、本発明に係る薄膜トランジスタの
製造方法においては、逆スタガード型薄膜トランジスタ
の技術を使用して、ソース・ドレイン電極用透光性導電
膜をゲート電極に対向する領域からリフトオフした後、
層間絶縁膜を介してネガ型レジストを形成し、これを上
記と同様に、基板側から露光してゲート電極に対向する
領域に開口を有するレジストマスク（第２のレジストマ
スク）を形成し、この上に遮光膜用不透光性導電膜を形
成し、上記の第２のレジストマスクを使用して遮光膜用
不透光性導電膜をゲート電極に対向する領域以外から除
去して遮光膜を形成することとされているので（ゲート
電極・ソース電極・ドレイン電極・遮光膜とが自己整合
的に形成されているので）、遮光膜とソース電極・ドレ
イン電極との重なりがなく、静電容量が減少し、薄膜ト
ランジスタの動作特性が向上している。
製造方法においては、逆スタガード型薄膜トランジスタ
の技術を使用して、ソース・ドレイン電極用透光性導電
膜をゲート電極に対向する領域からリフトオフした後、
層間絶縁膜を介してネガ型レジストを形成し、これを上
記と同様に、基板側から露光してゲート電極に対向する
領域に開口を有するレジストマスク（第２のレジストマ
スク）を形成し、この上に遮光膜用不透光性導電膜を形
成し、上記の第２のレジストマスクを使用して遮光膜用
不透光性導電膜をゲート電極に対向する領域以外から除
去して遮光膜を形成することとされているので（ゲート
電極・ソース電極・ドレイン電極・遮光膜とが自己整合
的に形成されているので）、遮光膜とソース電極・ドレ
イン電極との重なりがなく、静電容量が減少し、薄膜ト
ランジスタの動作特性が向上している。
第１図は、本発明の一実施例に係る薄膜トランジスタの
製造方法を実施して製造した薄膜トランジスタの断面図
である。 第２〜８図は、本発明の一実施例に係る薄膜トランジス
タの製造方法の主要工程完了後の断面図である。 １……透光性基板（ガラス板）、２……ゲート電極、３
……ゲート絶縁膜、４……動作層、５……チャンネル保
護用絶縁膜、６……ホジ型レジスト膜、61……第１のレ
ジストマスク、７……透光性導電膜（ソース・ドレイン
電極用ITO膜）、８……透光性絶縁膜（層間絶縁膜用ポ
リイミド膜）、９……ネガ型レジスト膜、91……第２の
レジストマスク、10……不透光性導電膜（遮光膜用クロ
ーム膜）、11……遮光膜、12……第３のレジストマス
ク、13……ソース電極、14……ドレイン電極。
製造方法を実施して製造した薄膜トランジスタの断面図
である。 第２〜８図は、本発明の一実施例に係る薄膜トランジス
タの製造方法の主要工程完了後の断面図である。 １……透光性基板（ガラス板）、２……ゲート電極、３
……ゲート絶縁膜、４……動作層、５……チャンネル保
護用絶縁膜、６……ホジ型レジスト膜、61……第１のレ
ジストマスク、７……透光性導電膜（ソース・ドレイン
電極用ITO膜）、８……透光性絶縁膜（層間絶縁膜用ポ
リイミド膜）、９……ネガ型レジスト膜、91……第２の
レジストマスク、10……不透光性導電膜（遮光膜用クロ
ーム膜）、11……遮光膜、12……第３のレジストマス
ク、13……ソース電極、14……ドレイン電極。
Claims (1)
- 【請求項１】透光性絶縁物基板（１）上に不透光性ゲー
ト電極（２）を形成し、 ゲート絶縁膜（３）を形成し、 動作層（４）を形成し、 チャンネル保護用絶縁膜（５）を形成し、 ポジ型レジスト膜（６）を形成し、該ポジ型レジスト膜
（６）を前記透光性絶縁物基板（１）側から露光して前
記ゲート電極（２）と同一形状の第１のレジストマスク
（61）を形成し、 透光性導電膜（７）を形成し、 前記第１のレジストマスク（61）を除去して前記透光性
導電膜（７）を前記ゲート電極（２）に対向する領域か
ら除去し、 透光性絶縁膜（８）を形成し、 ネガ型レジスト膜（９）を形成し、該ネガ型レジスト膜
（９）を前記透光性絶縁物基板（１）側から露光して前
記ゲート電極（２）と対向する領域に開口を有する第２
のレジストマスク（91）を形成し、 不透光性導電膜（10）を形成し、 前記第２のレジストマスク（91）を除去して前記不透光
性導電膜（10）を前記ゲート電極（２）と対向する領域
に残留して遮光膜（11）を形成し、 ゲート領域とソース・ドレイン領域とを覆う第３のレジ
ストマスク（12）を形成し、該第３のレジストマスク
（12）を使用してソース・ドレイン分離をなすことを特
徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260268A JPH0680683B2 (ja) | 1985-11-20 | 1985-11-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60260268A JPH0680683B2 (ja) | 1985-11-20 | 1985-11-20 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62120075A JPS62120075A (ja) | 1987-06-01 |
| JPH0680683B2 true JPH0680683B2 (ja) | 1994-10-12 |
Family
ID=17345693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60260268A Expired - Lifetime JPH0680683B2 (ja) | 1985-11-20 | 1985-11-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680683B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107641A (en) * | 1997-09-10 | 2000-08-22 | Xerox Corporation | Thin film transistor with reduced parasitic capacitance and reduced feed-through voltage |
-
1985
- 1985-11-20 JP JP60260268A patent/JPH0680683B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62120075A (ja) | 1987-06-01 |
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