JPH11142478A - 半導体集積回路およびその使用方法 - Google Patents
半導体集積回路およびその使用方法Info
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- JPH11142478A JPH11142478A JP9305757A JP30575797A JPH11142478A JP H11142478 A JPH11142478 A JP H11142478A JP 9305757 A JP9305757 A JP 9305757A JP 30575797 A JP30575797 A JP 30575797A JP H11142478 A JPH11142478 A JP H11142478A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 238000012360 testing method Methods 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 8
- 238000004891 communication Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 高性能で高価なＬＳＩテスタを使うことな
く、半導体集積回路単体テスト工程で半導体集積回路の
実動作を考慮した論理機能テストを可能にし信頼性を向
上した半導体集積回路を提供する。 【解決手段】 データ入力端子１０３から入力されたデ
ータ信号ｂをクロック設定信号入力端子１０４から入力
されるクロック設定信号ｆによってＮ逓倍処理を行うＮ
逓倍回路１１０と、クロック信号入力端子１０５から入
力されたクロック信号ａをクロック設定信号ｆによって
Ｎ逓倍処理を行うクロックＮ逓倍回路１１１とを有す
る。
く、半導体集積回路単体テスト工程で半導体集積回路の
実動作を考慮した論理機能テストを可能にし信頼性を向
上した半導体集積回路を提供する。 【解決手段】 データ入力端子１０３から入力されたデ
ータ信号ｂをクロック設定信号入力端子１０４から入力
されるクロック設定信号ｆによってＮ逓倍処理を行うＮ
逓倍回路１１０と、クロック信号入力端子１０５から入
力されたクロック信号ａをクロック設定信号ｆによって
Ｎ逓倍処理を行うクロックＮ逓倍回路１１１とを有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路お
よびその使用方法に関し、特に外部クロックサイクルを
Ｎ逓倍して動作させることが可能な半導体集積回路に関
する。
よびその使用方法に関し、特に外部クロックサイクルを
Ｎ逓倍して動作させることが可能な半導体集積回路に関
する。
【０００２】
【従来の技術】近年、半導体集積回路の大規模集積化、
多端子化が顕著化し、複雑な論理機能が高密度に集積化
できるようになった反面、回路の複雑さおよび、半導体
集積回路の高速化により、大規模な論理機能のテストを
高速に行うことは一層困難になっている。
多端子化が顕著化し、複雑な論理機能が高密度に集積化
できるようになった反面、回路の複雑さおよび、半導体
集積回路の高速化により、大規模な論理機能のテストを
高速に行うことは一層困難になっている。
【０００３】またこの半導体集積回路を搭載する装置の
クロックサイクルの高速化の一方で、この半導体集積回
路の論理機能をテストするＬＳＩテスタのクロックサイ
クルは、多端化した半導体集積回路に対して安定して高
速信号を供給するのが困難になっている。
クロックサイクルの高速化の一方で、この半導体集積回
路の論理機能をテストするＬＳＩテスタのクロックサイ
クルは、多端化した半導体集積回路に対して安定して高
速信号を供給するのが困難になっている。
【０００４】半導体集積回路の論理機能をテストする従
来については、特開昭６４−７５０７号公報、特開平３
−５１１０４号公報などに記載されている。
来については、特開昭６４−７５０７号公報、特開平３
−５１１０４号公報などに記載されている。
【０００５】図５は、従来の半導体集積回路を示すブロ
ック図である。図５において、１１７は半導体集積回
路、１０３はデータ入力端子、１０５はクロック信号入
力端子、１０６はデータ出力端子、１１２，１１５はフ
リップフロップ、１１３は組合せ回路を表す。
ック図である。図５において、１１７は半導体集積回
路、１０３はデータ入力端子、１０５はクロック信号入
力端子、１０６はデータ出力端子、１１２，１１５はフ
リップフロップ、１１３は組合せ回路を表す。
【０００６】図６は、図５の従来の半導体集積回路の動
作を表すタイミングチャートである。図５、図６を用い
て、本従来例の動作を説明する。データ入力端子１０３
から入力されてデータ信号ｂは入力側のフリップフロッ
プ１１２に入力される。クロック信号入力端子１０５か
ら入力されたクロック信号ａは半導体集積回路１１７内
の全フリップフロップ１１２，１１５に供給される。ク
ロック信号入力端子１０５からのクロック信号ａによっ
てデータ信号ｂは取り込まれ、組合せ回路１１３を通っ
て論理動作が行われ、その結果出力信号ｅが出力側のフ
リップフロップ１１号を介しデータ出力端子１０６から
出力される。
作を表すタイミングチャートである。図５、図６を用い
て、本従来例の動作を説明する。データ入力端子１０３
から入力されてデータ信号ｂは入力側のフリップフロッ
プ１１２に入力される。クロック信号入力端子１０５か
ら入力されたクロック信号ａは半導体集積回路１１７内
の全フリップフロップ１１２，１１５に供給される。ク
ロック信号入力端子１０５からのクロック信号ａによっ
てデータ信号ｂは取り込まれ、組合せ回路１１３を通っ
て論理動作が行われ、その結果出力信号ｅが出力側のフ
リップフロップ１１号を介しデータ出力端子１０６から
出力される。
【０００７】このような従来半導体集積回路の全ての信
号端子に対し実装置上と同じ高速クロックサイクルでテ
ストするためには高性能で高価なＬＳＩテスタが必要と
なる。
号端子に対し実装置上と同じ高速クロックサイクルでテ
ストするためには高性能で高価なＬＳＩテスタが必要と
なる。
【０００８】
【発明が解決しようとする課題】第１の問題点は、従来
の半導体集積回路では実動作を考慮した半導体集積回路
の論理機能テストが充分に行えないということである。
その結果、半導体集積回路単体テスト工程で問題が発見
できずに、特性上問題のある半導体集積回路が装置テス
ト工程まで進んでしまうという問題が起こる。
の半導体集積回路では実動作を考慮した半導体集積回路
の論理機能テストが充分に行えないということである。
その結果、半導体集積回路単体テスト工程で問題が発見
できずに、特性上問題のある半導体集積回路が装置テス
ト工程まで進んでしまうという問題が起こる。
【０００９】その理由は、半導体集積回路単体テスト工
程において、実動作の速さに対しテスタの能力が充分に
対応できず、実装置上と同じ高速クロックサイクルでテ
ストできないからである。
程において、実動作の速さに対しテスタの能力が充分に
対応できず、実装置上と同じ高速クロックサイクルでテ
ストできないからである。
【００１０】本発明の目的は、従来の実動作を考慮した
半導体集積回路の論理機能テストが充分に行えないとい
う課題を解消して、半導体集積回路単体テスト工程で早
期に問題を発見し、特性上問題のある半導体集積回路が
装置テスト工程まで進んでしまうことの無いよう信頼性
を向上した半導体集積回路を提供することにある。
半導体集積回路の論理機能テストが充分に行えないとい
う課題を解消して、半導体集積回路単体テスト工程で早
期に問題を発見し、特性上問題のある半導体集積回路が
装置テスト工程まで進んでしまうことの無いよう信頼性
を向上した半導体集積回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
外部から入力するクロック設定信号（図１のｆ）に応答
して外部から入力するクロック信号（図１のａ）をＮ逓
倍するクロックＮ逓倍回路（図１の１１１）を備えてい
る。
外部から入力するクロック設定信号（図１のｆ）に応答
して外部から入力するクロック信号（図１のａ）をＮ逓
倍するクロックＮ逓倍回路（図１の１１１）を備えてい
る。
【００１２】本発明の半導体集積回路は、外部から入力
するクロック設定信号（図１のｆ）に応答して外部から
入力するクロック信号（図１のａ）をＮ逓倍するクロッ
クＮ逓倍回路（図１の１１１）と、前記クロック設定信
号に対応して外部から入力するデータ信号（図１のｂ）
をＮ逓倍するデータＮ逓倍回路（図１の１１０）とを備
えている。
するクロック設定信号（図１のｆ）に応答して外部から
入力するクロック信号（図１のａ）をＮ逓倍するクロッ
クＮ逓倍回路（図１の１１１）と、前記クロック設定信
号に対応して外部から入力するデータ信号（図１のｂ）
をＮ逓倍するデータＮ逓倍回路（図１の１１０）とを備
えている。
【００１３】本発明の半導体集積回路は、外部から入力
するクロック設定信号（図２のｆ）に応答して外部から
入力するクロック信号（図２のａ）をＮ逓倍したＮ逓倍
クロック信号（図２のｃ）を出力するクロックＮ逓倍回
路（図２の１１１）と、前記Ｎ逓倍クロック信号により
動作する内部回路（図２の１１２，１１３，１１５）
と、前記内部回路が出力する信号を前記Ｎ逓倍クロック
信号で取り込み前記クロック信号で出力するバッファ
（図２の１１８）とを備えている。
するクロック設定信号（図２のｆ）に応答して外部から
入力するクロック信号（図２のａ）をＮ逓倍したＮ逓倍
クロック信号（図２のｃ）を出力するクロックＮ逓倍回
路（図２の１１１）と、前記Ｎ逓倍クロック信号により
動作する内部回路（図２の１１２，１１３，１１５）
と、前記内部回路が出力する信号を前記Ｎ逓倍クロック
信号で取り込み前記クロック信号で出力するバッファ
（図２の１１８）とを備えている。
【００１４】本発明の半導体集積回路は、外部から入力
するクロック設定信号（図２のｆ）に応答して外部から
入力するクロック信号（図２のａ）をＮ逓倍したＮ逓倍
クロック信号（図２のｃ）を出力するクロックＮ逓倍回
路（図２の１１１）と、前記クロック設定信号に対応し
て外部から入力するデータ信号（図２のｂ）をＮ逓倍し
たＮ逓倍クロック信号（図２のｄ）を出力するデータＮ
逓倍回路（図２の１１０）と、前記Ｎ逓倍データ信号を
入力し前記Ｎ逓倍クロック信号により動作する内部回路
（図２の１１２，１１３，１１５）と、前記内部回路が
出力する信号を前記Ｎ逓倍クロック信号で取り込み前記
クロック信号で出力するバッファ（図２の１１８）とを
備えている。
するクロック設定信号（図２のｆ）に応答して外部から
入力するクロック信号（図２のａ）をＮ逓倍したＮ逓倍
クロック信号（図２のｃ）を出力するクロックＮ逓倍回
路（図２の１１１）と、前記クロック設定信号に対応し
て外部から入力するデータ信号（図２のｂ）をＮ逓倍し
たＮ逓倍クロック信号（図２のｄ）を出力するデータＮ
逓倍回路（図２の１１０）と、前記Ｎ逓倍データ信号を
入力し前記Ｎ逓倍クロック信号により動作する内部回路
（図２の１１２，１１３，１１５）と、前記内部回路が
出力する信号を前記Ｎ逓倍クロック信号で取り込み前記
クロック信号で出力するバッファ（図２の１１８）とを
備えている。
【００１５】上述の半導体集積回路では、前記クロック
設定信号は、前記クロック信号を４分の１周期ずれた信
号で、前記クロックＮ逓倍回路は、前記クロック信号を
反転した反転クロック信号を出力するクロック信号側イ
ンバータ回路と、前記クロック設定信号が第１の状態の
時は前記クロック信号を選択し前記クロック設定信号が
第２の状態の時は前記反転クロック信号を選択して出力
するクロック信号側セレクタ回路とを有して前記クロッ
ク信号を２逓倍した２逓倍クロック信号を出力し、前記
データＮ逓倍回路は、前記データ信号を反転した反転デ
ータ信号を出力するデータ信号側インバータ回路（図４
の６０４）と、前記クロック設定信号が第１の状態の時
は前記データ信号を選択し前記クロック設定信号が第２
の状態の時は前記反転データ信号を選択して出力するデ
ータ信号側セレクタ回路（図４の６０５）とを有して前
記データ信号を２逓倍した２逓倍データ信号を出力する
ようにすることもできる。
設定信号は、前記クロック信号を４分の１周期ずれた信
号で、前記クロックＮ逓倍回路は、前記クロック信号を
反転した反転クロック信号を出力するクロック信号側イ
ンバータ回路と、前記クロック設定信号が第１の状態の
時は前記クロック信号を選択し前記クロック設定信号が
第２の状態の時は前記反転クロック信号を選択して出力
するクロック信号側セレクタ回路とを有して前記クロッ
ク信号を２逓倍した２逓倍クロック信号を出力し、前記
データＮ逓倍回路は、前記データ信号を反転した反転デ
ータ信号を出力するデータ信号側インバータ回路（図４
の６０４）と、前記クロック設定信号が第１の状態の時
は前記データ信号を選択し前記クロック設定信号が第２
の状態の時は前記反転データ信号を選択して出力するデ
ータ信号側セレクタ回路（図４の６０５）とを有して前
記データ信号を２逓倍した２逓倍データ信号を出力する
ようにすることもできる。
【００１６】本発明の半導体集積回路の使用方法は、上
述の半導体集積回路をテスタに接続してテストする時
は、前記クロックＮ逓倍回路に前記Ｎ逓倍クロック信号
または前記２逓倍クロック信号を出力させ、前記データ
Ｎ逓倍回路に前記Ｎ逓倍データ信号または前記２逓倍デ
ータ信号を出力させる前記クロック設定信号を前記半導
体集積回路に入力することを特徴とする。
述の半導体集積回路をテスタに接続してテストする時
は、前記クロックＮ逓倍回路に前記Ｎ逓倍クロック信号
または前記２逓倍クロック信号を出力させ、前記データ
Ｎ逓倍回路に前記Ｎ逓倍データ信号または前記２逓倍デ
ータ信号を出力させる前記クロック設定信号を前記半導
体集積回路に入力することを特徴とする。
【００１７】本発明の半導体集積回路は、外部から入力
される遅いデータ信号、クロック信号をクロック設定信
号によって制御し、半導体集積回路内部をＮ逓倍に高速
動作させ、その結果を出力する。このため、高速で高価
なＬＳＩテスタを使用しなくとも半導体集積回路の実動
作クロックサイクルでの単体テストが可能となる。
される遅いデータ信号、クロック信号をクロック設定信
号によって制御し、半導体集積回路内部をＮ逓倍に高速
動作させ、その結果を出力する。このため、高速で高価
なＬＳＩテスタを使用しなくとも半導体集積回路の実動
作クロックサイクルでの単体テストが可能となる。
【００１８】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１９】図１は本発明の実施の形態の半導体集積回
路を示すブロック図である。図１において、半導体集積
回路１０１はデータ入力端子１０３と、クロック設定信
号入力端子１０４と、クロック信号入力端子１０５と、
データ出力端子１０６と、クロック信号出力端子１０７
と、データＮ通信回路１１０と、クロックＮ通信回路１
１１と、フリップフロップ１１２，１１５と、組合せ回
路１１３とから構成されている。
路を示すブロック図である。図１において、半導体集積
回路１０１はデータ入力端子１０３と、クロック設定信
号入力端子１０４と、クロック信号入力端子１０５と、
データ出力端子１０６と、クロック信号出力端子１０７
と、データＮ通信回路１１０と、クロックＮ通信回路１
１１と、フリップフロップ１１２，１１５と、組合せ回
路１１３とから構成されている。
【００２０】データ入力端子１０３から入力されたデー
タ信号ｂはデータＮ逓倍回路１１０の第１の端子に接続
され、クロック設定信号入力端子１０４から入力された
クロック設定信号ｆはデータＮ逓倍回路１１０の第２の
端子に接続され、クロック信号入力端子１０５から入力
されたクロック信号ａはクロックＮ逓倍回路１１１の第
１の端子に入力され、クロックＮ逓倍回路１１１の第２
の端子にはクロック設定信号ｆが入力され、クロックＮ
逓倍回路１１１の第３の端子からはデータＮ逓倍回路１
１０の第３の端子および各フリップフロップ１１２，１
１５の第２の端子へクロック信号ｃが入力される。
タ信号ｂはデータＮ逓倍回路１１０の第１の端子に接続
され、クロック設定信号入力端子１０４から入力された
クロック設定信号ｆはデータＮ逓倍回路１１０の第２の
端子に接続され、クロック信号入力端子１０５から入力
されたクロック信号ａはクロックＮ逓倍回路１１１の第
１の端子に入力され、クロックＮ逓倍回路１１１の第２
の端子にはクロック設定信号ｆが入力され、クロックＮ
逓倍回路１１１の第３の端子からはデータＮ逓倍回路１
１０の第３の端子および各フリップフロップ１１２，１
１５の第２の端子へクロック信号ｃが入力される。
【００２１】データＮ逓倍回路１１０の第４の端子から
はフリップフロップ１１２の第１の端子にデータ信号ｄ
を出力し、フリップフロップ１１２の第３の端子は組合
せ回路１１３へと接続される。組合せ回路１１３からの
出力はフリップフロップ１１５の第１の端子に接続さ
れ、フリップフロップ１１５の第３の端子からはデータ
出力端子１０６へデータ信号ｅを出力する。クロックＮ
逓倍回路１１１の第３の端子はクロック信号出力端子１
０７へも接続される。データ出力端子１０６はＬＳＩテ
スタ１０２のＬＳＩテスタ側データ入力端子１０８へク
ロック信号出力端子１０７はＬＳＩテスタ１０２のＬＳ
Ｉテスタ側クロック入力端子１０９へ接続される。ＬＳ
Ｉテスタ側データ入力端子１０８はＬＳＩテスタ１０２
内のデータバッファ１１４の第１の端子へ接続され、Ｌ
ＳＩテスタ側クロック入力端子１０９はＬＳＩテスタ内
のデータバッファ１１４の第２の端子へ接続される。
はフリップフロップ１１２の第１の端子にデータ信号ｄ
を出力し、フリップフロップ１１２の第３の端子は組合
せ回路１１３へと接続される。組合せ回路１１３からの
出力はフリップフロップ１１５の第１の端子に接続さ
れ、フリップフロップ１１５の第３の端子からはデータ
出力端子１０６へデータ信号ｅを出力する。クロックＮ
逓倍回路１１１の第３の端子はクロック信号出力端子１
０７へも接続される。データ出力端子１０６はＬＳＩテ
スタ１０２のＬＳＩテスタ側データ入力端子１０８へク
ロック信号出力端子１０７はＬＳＩテスタ１０２のＬＳ
Ｉテスタ側クロック入力端子１０９へ接続される。ＬＳ
Ｉテスタ側データ入力端子１０８はＬＳＩテスタ１０２
内のデータバッファ１１４の第１の端子へ接続され、Ｌ
ＳＩテスタ側クロック入力端子１０９はＬＳＩテスタ内
のデータバッファ１１４の第２の端子へ接続される。
【００２２】図３は図１の半導体集積回路１０１の動作
を表すタイミングチャートである。図１、図３を参照し
て本実施の形態の動作を説明する。
を表すタイミングチャートである。図１、図３を参照し
て本実施の形態の動作を説明する。
【００２３】図３のタイミングチャートでは、Ｎ逓倍回
路１１０，１１１においてＮ＝２、つまり半導体集積回
路外部クロックを２逓倍して内部で高速動作させる例を
示す。クロック信号入力端子１０５から入力されたクロ
ック信号ａは、クロック設定信号入力端子１０４から入
力されるクロック設定信号ｆによってクロックＮ逓倍回
路１１１内で２逓倍され、２逓倍されたクロック信号ｃ
として出力される。一方、データＮ逓倍回路１１０で
は、データ入力端子１０３から入力されたデータ信号ｂ
が同様にクロック設定信号ｆによって２逓倍され、２逓
倍されたデータ信号ｄとして出力される。
路１１０，１１１においてＮ＝２、つまり半導体集積回
路外部クロックを２逓倍して内部で高速動作させる例を
示す。クロック信号入力端子１０５から入力されたクロ
ック信号ａは、クロック設定信号入力端子１０４から入
力されるクロック設定信号ｆによってクロックＮ逓倍回
路１１１内で２逓倍され、２逓倍されたクロック信号ｃ
として出力される。一方、データＮ逓倍回路１１０で
は、データ入力端子１０３から入力されたデータ信号ｂ
が同様にクロック設定信号ｆによって２逓倍され、２逓
倍されたデータ信号ｄとして出力される。
【００２４】フリップフロップ１１２，１１５および組
合せ回路１１３では、２逓倍されたクロック信号ｃとデ
ータ信号ｄとで論理動作が行われ、その結果出力信号ｅ
がデータ出力端子１０６へ出力される。データ出力端子
１０６から出力された出力信号ｅは、ＬＳＩテスタ１０
２のＬＳＩテスタ側データ入力端子１０８へ入力され、
ＬＳＩテスタ内のデータバッファ１１４へ入力される。
半導体集積回路１０１内で２逓倍されたクロック信号ｃ
は、クロック信号出力端子１０７を通ってＬＳＩテスタ
１０２のＬＳＩテスタ側クロック入力端子１０９へ入力
され、ＬＳＩテスタ内データバッファ１１４へ入力さ
れ、このクロック信号パルスによって半導体集積回路か
らの出力信号ｅをデータバッファ１１４内に取り込む。
合せ回路１１３では、２逓倍されたクロック信号ｃとデ
ータ信号ｄとで論理動作が行われ、その結果出力信号ｅ
がデータ出力端子１０６へ出力される。データ出力端子
１０６から出力された出力信号ｅは、ＬＳＩテスタ１０
２のＬＳＩテスタ側データ入力端子１０８へ入力され、
ＬＳＩテスタ内のデータバッファ１１４へ入力される。
半導体集積回路１０１内で２逓倍されたクロック信号ｃ
は、クロック信号出力端子１０７を通ってＬＳＩテスタ
１０２のＬＳＩテスタ側クロック入力端子１０９へ入力
され、ＬＳＩテスタ内データバッファ１１４へ入力さ
れ、このクロック信号パルスによって半導体集積回路か
らの出力信号ｅをデータバッファ１１４内に取り込む。
【００２５】図２は本発明の他の実施の形態を示すブロ
ック図である。図１に示した実施の形態との違いは、図
１の実施の形態では論理動作の結果出力データをＬＳＩ
テスタ１０２内のデータバッファ１１４に取り込んだの
に対し、図２の実施の形態では同じ半導体集積回路１１
６内にデータバッファ１１８を用意し、出力信号ｅを取
り込み、半導体集積回路１１６のデータ出力端子１０６
から出力される出力信号ｅは、半導体集積回路１１６内
でＮ逓倍される前の遅いクロックサイクルであることで
ある。
ック図である。図１に示した実施の形態との違いは、図
１の実施の形態では論理動作の結果出力データをＬＳＩ
テスタ１０２内のデータバッファ１１４に取り込んだの
に対し、図２の実施の形態では同じ半導体集積回路１１
６内にデータバッファ１１８を用意し、出力信号ｅを取
り込み、半導体集積回路１１６のデータ出力端子１０６
から出力される出力信号ｅは、半導体集積回路１１６内
でＮ逓倍される前の遅いクロックサイクルであることで
ある。
【００２６】図４は図１および図２中のデータＮ逓倍回
路１１０の詳細を示すブロック図である。
路１１０の詳細を示すブロック図である。
【００２７】データ入力端子１０３から入力されるデー
タ信号ｂをインバータ回路６０４で反転して反転データ
信号ｇとし、セレクタ回路６０５で端子１０４から入力
されるクロック設定信号ｆの制御によりデータ信号ｂお
よび反転信号ｇのいずれかを選択してデータ信号ｄとし
て出力する。セレクタ回路６０５ではクロック設定信号
ｆが”１”の値の時にデータ信号ｂを選択し、”０”の
値の時に反転データ信号ｇを選択してデータ信号ｄを出
力する。図１および図２に示す集積回路では、クロック
信号ａおよびデータ信号ｂより４分の１周期だけ遅れた
クロック設定信号ｆを端子１０４より入力することによ
りデータＮ逓倍回路１１０はデータ信号ｂを２逓倍した
データ信号ｄを得ている。
タ信号ｂをインバータ回路６０４で反転して反転データ
信号ｇとし、セレクタ回路６０５で端子１０４から入力
されるクロック設定信号ｆの制御によりデータ信号ｂお
よび反転信号ｇのいずれかを選択してデータ信号ｄとし
て出力する。セレクタ回路６０５ではクロック設定信号
ｆが”１”の値の時にデータ信号ｂを選択し、”０”の
値の時に反転データ信号ｇを選択してデータ信号ｄを出
力する。図１および図２に示す集積回路では、クロック
信号ａおよびデータ信号ｂより４分の１周期だけ遅れた
クロック設定信号ｆを端子１０４より入力することによ
りデータＮ逓倍回路１１０はデータ信号ｂを２逓倍した
データ信号ｄを得ている。
【００２８】クロック設定信号ｆを常に”１”からなる
定常的な信号とすることにより、データＮ逓倍回路１１
０がデータ信号ｂと同一の１逓倍のデータ信号ｄを出力
するようにも設定できる。
定常的な信号とすることにより、データＮ逓倍回路１１
０がデータ信号ｂと同一の１逓倍のデータ信号ｄを出力
するようにも設定できる。
【００２９】クロックＮ逓倍回路１１１も、図４に示す
回路と同様なものを用いることができ、クロック設定信
号ｆによりクロック信号ａを２逓倍または１逓倍してク
ロック信号ｃとして出力することができる。
回路と同様なものを用いることができ、クロック設定信
号ｆによりクロック信号ａを２逓倍または１逓倍してク
ロック信号ｃとして出力することができる。
【００３０】図１および図２に示す半導体集積回路で
は、ＬＳＩテスタによりテストするときは、データ入力
端子１０３およびクロック信号入力端子１０５から、比
較的低周波数のデータ信号ｂおよびクロック信号ａを入
力し、これらの信号ａ，ｂをデータＮ逓倍回路１１０お
よびクロックＮ逓倍回路１１１で２逓倍して高周波数の
データ信号ｄおよびクロック信号ｃとし、この高周波数
のデータ信号ｄおよびクロック信号ｃでフリップフロッ
プ１１２，１１５および組合せ回路１１３を動作させる
ようにし、ＬＳＩテスタから比較的低速な信号を受け
て、内部のフリップフロップ回路１１２，１１５および
組合せ回路１１３は高速で実動作させられる時と同じ速
さで動作をテストすることができる。
は、ＬＳＩテスタによりテストするときは、データ入力
端子１０３およびクロック信号入力端子１０５から、比
較的低周波数のデータ信号ｂおよびクロック信号ａを入
力し、これらの信号ａ，ｂをデータＮ逓倍回路１１０お
よびクロックＮ逓倍回路１１１で２逓倍して高周波数の
データ信号ｄおよびクロック信号ｃとし、この高周波数
のデータ信号ｄおよびクロック信号ｃでフリップフロッ
プ１１２，１１５および組合せ回路１１３を動作させる
ようにし、ＬＳＩテスタから比較的低速な信号を受け
て、内部のフリップフロップ回路１１２，１１５および
組合せ回路１１３は高速で実動作させられる時と同じ速
さで動作をテストすることができる。
【００３１】また、実装置上の実動作時には、データＮ
逓倍回路１１０およびクロックＮ逓倍回路１１１の逓倍
数を１として外部の信号速度と同じ速さのデータ信号ｄ
およびクロック信号ｃでフリップフロップ回路１１２，
１１５および組合せ回路１１３を動作させることができ
る。
逓倍回路１１０およびクロックＮ逓倍回路１１１の逓倍
数を１として外部の信号速度と同じ速さのデータ信号ｄ
およびクロック信号ｃでフリップフロップ回路１１２，
１１５および組合せ回路１１３を動作させることができ
る。
【００３２】本発明は、データＮ逓倍回路１１０および
クロックＮ逓倍回路１１１は図４に示すような信号の周
波数を２逓倍または１逓倍するものに限られず、逓倍数
はいくらであってもよいことは言うまでもない。
クロックＮ逓倍回路１１１は図４に示すような信号の周
波数を２逓倍または１逓倍するものに限られず、逓倍数
はいくらであってもよいことは言うまでもない。
【００３３】
【発明の効果】本発明によれば、以上説明したように、
高性能で高価なＬＳＩテスタを使用せずに実動作を考慮
した半導体集積回路の論理機能テストを行い、半導体集
積回路単体テスト工程で早期に確実に問題を発見し、特
性上問題のある半導体集積回路が装置テスト工程まで進
んでしまうことの無いよう半導体集積回路の信頼性を向
上する効果が得られる。
高性能で高価なＬＳＩテスタを使用せずに実動作を考慮
した半導体集積回路の論理機能テストを行い、半導体集
積回路単体テスト工程で早期に確実に問題を発見し、特
性上問題のある半導体集積回路が装置テスト工程まで進
んでしまうことの無いよう半導体集積回路の信頼性を向
上する効果が得られる。
【図１】本発明の実施の形態の半導体集積回路のブロッ
ク図である。
ク図である。
【図２】本発明の他の実施の形態の半導体集積回路のブ
ロック図である。
ロック図である。
【図３】図１に示す半導体集積回路の動作を表すタイミ
ングチャートである。
ングチャートである。
【図４】図１および図２中のデータＮ逓倍回路１１０の
詳細を示すブロック図である。
詳細を示すブロック図である。
【図５】従来の半導体集積回路例を示すブロック図であ
る。
る。
【図６】図５に示す半導体集積回路の動作を表すタイミ
ングチャートである。
ングチャートである。
１０１ 半導体集積回路 １０２ ＬＳＩテスタ １０３ データ入力端子 １０４ クロック設定信号入力端子 １０５ クロック信号入力端子 １０６ データ出力端子 １０７ クロック信号出力端子 １０８ ＬＳＩテスタ側データ入力端子 １０９ ＬＳＩテスタ側クロック入力端子 １１０ データＮ逓倍回路 １１１ クロックＮ逓倍回路 １１２ フリップフロップ １１３ 組合せ回路 １１４ データバッファ １１５ フリップフロップ １１６ 半導体集積回路 １１７ 半導体集積回路 １１８ データバッファ ６０５ セレクタ回路
Claims (8)
- 【請求項１】 外部から入力するクロック設定信号に応
答して外部から入力するクロック信号をＮ逓倍するクロ
ックＮ逓倍回路を備えたことを特徴とする半導体集積回
路。 - 【請求項２】 外部から入力するクロック設定信号に応
答して外部から入力するクロック信号をＮ逓倍するクロ
ックＮ逓倍回路と、前記クロック設定信号に対応して外
部から入力するデータ信号をＮ逓倍するデータＮ逓倍回
路とを備えたことを特徴とする半導体集積回路。 - 【請求項３】 外部から入力するクロック設定信号に応
答して外部から入力するクロック信号をＮ逓倍したＮ逓
倍クロック信号を出力するクロックＮ逓倍回路と、前記
Ｎ逓倍クロック信号により動作する内部回路と、前記内
部回路が出力する信号を前記Ｎ逓倍クロック信号で取り
込み前記クロック信号で出力するバッファとを備えたこ
とを特徴とする半導体集積回路。 - 【請求項４】 外部から入力するクロック設定信号に応
答して外部から入力するクロック信号をＮ逓倍したＮ逓
倍クロック信号を出力するクロックＮ逓倍回路と、前記
クロック設定信号に対応して外部から入力するデータ信
号をＮ逓倍したＮ逓倍クロック信号を出力するデータＮ
逓倍回路と、前記Ｎ逓倍データ信号を入力し前記Ｎ逓倍
クロック信号により動作する内部回路と、前記内部回路
が出力する信号を前記Ｎ逓倍クロック信号で取り込み前
記クロック信号で出力するバッファとを備えたことを特
徴とする半導体集積回路。 - 【請求項５】 前記クロック設定信号は、前記クロック
信号を４分の１周期ずれた信号で、前記クロックＮ逓倍
回路は、前記クロック信号を反転した反転クロック信号
を出力するインバータ回路と、前記クロック設定信号が
第１の状態の時は前記クロック信号を選択し前記クロッ
ク設定信号が第２の状態の時は前記反転クロック信号を
選択して出力するセレクタ回路とを有して前記クロック
信号を２逓倍した２逓倍クロック信号を出力することを
特徴とする請求項１または３記載の半導体集積回路。 - 【請求項６】 前記クロック設定信号は、前記クロック
信号を４分の１周期ずれた信号で、前記クロックＮ逓倍
回路は、前記クロック信号を反転した反転クロック信号
を出力するクロック信号側インバータ回路と、前記クロ
ック設定信号が第１の状態の時は前記クロック信号を選
択し前記クロック設定信号が第２の状態の時は前記反転
クロック信号を選択して出力するクロック信号側セレク
タ回路とを有して前記クロック信号を２逓倍した２逓倍
クロック信号を出力し、前記データＮ逓倍回路は、前記
データ信号を反転した反転データ信号を出力するデータ
信号側インバータ回路と、前記クロック設定信号が第１
の状態の時は前記データ信号を選択し前記クロック設定
信号が第２の状態の時は前記反転データ信号を選択して
出力するデータ信号側セレクタ回路とを有して前記デー
タ信号を２逓倍した２逓倍データ信号を出力することを
特徴とする請求項２または４記載の半導体集積回路。 - 【請求項７】 請求項１、３または５に記載の半導体集
積回路をテスタに接続してテストする時は、前記クロッ
クＮ逓倍回路に前記Ｎ逓倍クロック信号または前記２逓
倍クロック信号を出力させる前記クロック設定信号を前
記半導体集積回路に入力することを特徴とする半導体集
積回路の使用方法。 - 【請求項８】 請求項２、４または６に記載の半導体集
積回路をテスタに接続してテストする時は、前記クロッ
クＮ逓倍回路に前記Ｎ逓倍クロック信号または前記２逓
倍クロック信号を出力させ、前記データＮ逓倍回路に前
記Ｎ逓倍データ信号または前記２逓倍データ信号を出力
させる前記クロック設定信号を前記半導体集積回路に入
力することを特徴とする半導体集積回路の使用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30575797A JP3147057B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体集積回路およびその使用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30575797A JP3147057B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体集積回路およびその使用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11142478A true JPH11142478A (ja) | 1999-05-28 |
| JP3147057B2 JP3147057B2 (ja) | 2001-03-19 |
Family
ID=17948987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30575797A Expired - Fee Related JP3147057B2 (ja) | 1997-11-07 | 1997-11-07 | 半導体集積回路およびその使用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147057B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7299392B2 (en) | 2001-11-20 | 2007-11-20 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of design of semiconductor integrated circuit device |
-
1997
- 1997-11-07 JP JP30575797A patent/JP3147057B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7299392B2 (en) | 2001-11-20 | 2007-11-20 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of design of semiconductor integrated circuit device |
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| Publication number | Publication date |
|---|---|
| JP3147057B2 (ja) | 2001-03-19 |
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