JPH11143733A - メモリ試験装置 - Google Patents
メモリ試験装置Info
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- JPH11143733A JPH11143733A JP9310317A JP31031797A JPH11143733A JP H11143733 A JPH11143733 A JP H11143733A JP 9310317 A JP9310317 A JP 9310317A JP 31031797 A JP31031797 A JP 31031797A JP H11143733 A JPH11143733 A JP H11143733A
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Abstract
(57)【要約】
【課題】 同一サイクル内で書込み等の制御信号を与え
なければならないメモリでも、異なるサイクルに制御信
号を分配して与えなければならないメモリでも、試験条
件の変更を容易に行うことができるメモリ試験装置を提
案する。 【解決手段】 パターン発生器の各パターン発生チャン
ネルの出力側にサイクル遅延回路を設け、被試験メモリ
に与える制御信号を生成するための制御データを出力す
るチャンネルに接続されたサイクル遅延回路に所望のサ
イクル遅延量を設定し、ハードウエアによって必要な制
御データに所望のサイクル遅延量を与え、そのサイクル
遅延された制御データを波形生成器に与えて実波形を持
つ制御信号に変換し、被試験メモリに与える。
なければならないメモリでも、異なるサイクルに制御信
号を分配して与えなければならないメモリでも、試験条
件の変更を容易に行うことができるメモリ試験装置を提
案する。 【解決手段】 パターン発生器の各パターン発生チャン
ネルの出力側にサイクル遅延回路を設け、被試験メモリ
に与える制御信号を生成するための制御データを出力す
るチャンネルに接続されたサイクル遅延回路に所望のサ
イクル遅延量を設定し、ハードウエアによって必要な制
御データに所望のサイクル遅延量を与え、そのサイクル
遅延された制御データを波形生成器に与えて実波形を持
つ制御信号に変換し、被試験メモリに与える。
Description
【０００１】
【発明の属する技術分野】この発明は各種の半導体メモ
リを試験するメモリ試験装置に関し、特に被試験メモリ
に与える各種の制御信号の印加サイクルを自由に遅延さ
せることができる機能を付加し、各種の制御信号を異な
るサイクルに分配して印加しなければならないメモリ、
或いは制御信号を同一のサイクル内で印加しなければな
らないメモリの何れでもパターンプログラムの変更なし
に試験を行うことができるメモリ試験装置を提供しよう
とするものである。
リを試験するメモリ試験装置に関し、特に被試験メモリ
に与える各種の制御信号の印加サイクルを自由に遅延さ
せることができる機能を付加し、各種の制御信号を異な
るサイクルに分配して印加しなければならないメモリ、
或いは制御信号を同一のサイクル内で印加しなければな
らないメモリの何れでもパターンプログラムの変更なし
に試験を行うことができるメモリ試験装置を提供しよう
とするものである。
【０００２】
【従来の技術】図６に従来のメモリ試験装置の概要を示
す。図中１１は主制御器、１２はタイミング発生器、１
３はパターン発生器、１４は波形生成器、１５は被試験
メモリ、１６は論理比較器、１７は不良解析メモリをそ
れぞれ示す。主制御器１１は例えばワークステーション
のようなコンピュータで構成され、この主制御器１１に
格納されたパターンプログラム及びメインプログラムに
従ってパターン発生器１３が制御され、パターン発生器
１３からパターンデータ、アドレスデータ、制御データ
が出力され、このパターンデータ、アドレスデータ、制
御データが波形生成器１４に入力される。
す。図中１１は主制御器、１２はタイミング発生器、１
３はパターン発生器、１４は波形生成器、１５は被試験
メモリ、１６は論理比較器、１７は不良解析メモリをそ
れぞれ示す。主制御器１１は例えばワークステーション
のようなコンピュータで構成され、この主制御器１１に
格納されたパターンプログラム及びメインプログラムに
従ってパターン発生器１３が制御され、パターン発生器
１３からパターンデータ、アドレスデータ、制御データ
が出力され、このパターンデータ、アドレスデータ、制
御データが波形生成器１４に入力される。
【０００３】波形生成器１４ではパターン発生器１３か
ら与えられるパターンデータ、アドレスデータ、制御デ
ータの各論理値に従ってＨ論理とＬ論理に変化し、タイ
ミング発生器１２から与えられるタイミング信号で規定
されたタイミングで立上り及び立下る実波形を持つアナ
ログ波形を生成する。つまり、アナログ波形を持つ試験
パターン信号と、アドレス信号、制御信号が生成され、
これらの試験パターン信号と、アドレス信号、制御信号
が被試験メモリ１５に印加され、アドレス信号でアクセ
スされたメモリセルに試験パターン信号を書き込むと共
に、読み出した試験パターン信号を論理比較器１６に与
える。
ら与えられるパターンデータ、アドレスデータ、制御デ
ータの各論理値に従ってＨ論理とＬ論理に変化し、タイ
ミング発生器１２から与えられるタイミング信号で規定
されたタイミングで立上り及び立下る実波形を持つアナ
ログ波形を生成する。つまり、アナログ波形を持つ試験
パターン信号と、アドレス信号、制御信号が生成され、
これらの試験パターン信号と、アドレス信号、制御信号
が被試験メモリ１５に印加され、アドレス信号でアクセ
スされたメモリセルに試験パターン信号を書き込むと共
に、読み出した試験パターン信号を論理比較器１６に与
える。
【０００４】論理比較器１６にはパターン発生器１３か
ら期待値パターンが与えられ、期待値パターンと被試験
メモリ１５から読み出した試験パターンとを比較し、不
一致が検出されるごとに、不良が発生したアドレスと同
一アドレスを持つ不良解析メモリ１７に不良セルの存在
を記憶させる。試験終了後に不良解析メモリ１７に記憶
した不良セルの数を計数し、不良救済が可能か、否かを
判定する。
ら期待値パターンが与えられ、期待値パターンと被試験
メモリ１５から読み出した試験パターンとを比較し、不
一致が検出されるごとに、不良が発生したアドレスと同
一アドレスを持つ不良解析メモリ１７に不良セルの存在
を記憶させる。試験終了後に不良解析メモリ１７に記憶
した不良セルの数を計数し、不良救済が可能か、否かを
判定する。
【０００５】パターン発生器１３は少なくとも被試験メ
モリ１５の端子の数に対応したパターン発生チャンネル
と、各チャンネルごとに出力端子とを具備し、各チャン
ネルごとにパターンデータを生成させている。一般に汎
用のＤＲＡＭと呼ばれているメモリは同一サイクル内で
書込制御信号ＷＥ，行アドレスの印加タイミングを表す
制御信号ＲＡＳ，列アドレスの印加タイミングを表す制
御信号ＣＡＳ等の各制御信号を同一サイクル内で与え、
被試験メモリ１５に対して試験パターンの書込み及び読
み出しの制御が行われる。
モリ１５の端子の数に対応したパターン発生チャンネル
と、各チャンネルごとに出力端子とを具備し、各チャン
ネルごとにパターンデータを生成させている。一般に汎
用のＤＲＡＭと呼ばれているメモリは同一サイクル内で
書込制御信号ＷＥ，行アドレスの印加タイミングを表す
制御信号ＲＡＳ，列アドレスの印加タイミングを表す制
御信号ＣＡＳ等の各制御信号を同一サイクル内で与え、
被試験メモリ１５に対して試験パターンの書込み及び読
み出しの制御が行われる。
【０００６】図７にその各制御信号ＲＡＳ，ＣＡＳ，Ｗ
Ｅ等のタイミングチャートを示す。図７Ａに示すＣＳは
チップセレクト信号、図７Ｅに示すＡＤＤはアドレス信
号、図７Ｆに示すＤＱは読み出したデータをそれぞれ示
す。図９にこの制御信号ＲＡＳ，ＣＡＳ，ＷＥを生成す
るための制御データを発生させるためのパターンプログ
ラムの記述例を示す。図９に示すＮＯＰは次の行に実行
を移す制御コマンド、Ｘ＜ＸＣ，Ｙ＜ＹＣはパターン発
生アドレスのＸとＹの値を更新させる制御命令を示す。
図９ではパターン発生サイクルの１サイクル目からＱ＋
１サイクル目までのプログラムの記述例を示す。Ｎサイ
クル目と、Ｐサイクル目と、Ｑサイクル目に書込み指令
ＷＥと、行アドレスの印加タイミングを表す制御信号Ｒ
ＡＳと、列アドレスの印加タイミングを表す制御信号Ｃ
ＡＳを発生させるための記述を付し、このＮサイクル
目、Ｐサイクル目、Ｑサイクル目を実行する際に制御デ
ータＷＥDAT ，ＲＡＳDAT ，ＣＡＳDAT をパターン発生
器１３から発生させている。
Ｅ等のタイミングチャートを示す。図７Ａに示すＣＳは
チップセレクト信号、図７Ｅに示すＡＤＤはアドレス信
号、図７Ｆに示すＤＱは読み出したデータをそれぞれ示
す。図９にこの制御信号ＲＡＳ，ＣＡＳ，ＷＥを生成す
るための制御データを発生させるためのパターンプログ
ラムの記述例を示す。図９に示すＮＯＰは次の行に実行
を移す制御コマンド、Ｘ＜ＸＣ，Ｙ＜ＹＣはパターン発
生アドレスのＸとＹの値を更新させる制御命令を示す。
図９ではパターン発生サイクルの１サイクル目からＱ＋
１サイクル目までのプログラムの記述例を示す。Ｎサイ
クル目と、Ｐサイクル目と、Ｑサイクル目に書込み指令
ＷＥと、行アドレスの印加タイミングを表す制御信号Ｒ
ＡＳと、列アドレスの印加タイミングを表す制御信号Ｃ
ＡＳを発生させるための記述を付し、このＮサイクル
目、Ｐサイクル目、Ｑサイクル目を実行する際に制御デ
ータＷＥDAT ，ＲＡＳDAT ，ＣＡＳDAT をパターン発生
器１３から発生させている。
【０００７】ところでＳＤＲＡＭ等と呼ばれている高速
メモリでは、メモリ内にハイプライン構造の信号処理回
路を内蔵し、各制御データごとにＷＥ，ＲＡＳ，ＣＡＳ
を異なるサイクルで被試験メモリ１５に印加している。
図１０にその場合のパターンプログラムの一例を示す。
パターンプログラムのＮサイクル目に制御信号ＲＡＳを
発生させる記述ＲＡＳが記述されている。更にＮサイク
ルからＱサイクルまで進むと、書込み制御信号ＷＥを発
生させる記述と、列アドレスの印加タイミングを表す制
御信号ＣＡＳを発生させる記述を付し、ＲＡＳを記述し
たサイクルから所定のサイクル遅延したサイクルにＷＥ
とＣＡＳを記述して書込み制御命令ＷＥと、列アドレス
の印加タイミングを表す制御信号ＣＡＳを発生させてい
る。
メモリでは、メモリ内にハイプライン構造の信号処理回
路を内蔵し、各制御データごとにＷＥ，ＲＡＳ，ＣＡＳ
を異なるサイクルで被試験メモリ１５に印加している。
図１０にその場合のパターンプログラムの一例を示す。
パターンプログラムのＮサイクル目に制御信号ＲＡＳを
発生させる記述ＲＡＳが記述されている。更にＮサイク
ルからＱサイクルまで進むと、書込み制御信号ＷＥを発
生させる記述と、列アドレスの印加タイミングを表す制
御信号ＣＡＳを発生させる記述を付し、ＲＡＳを記述し
たサイクルから所定のサイクル遅延したサイクルにＷＥ
とＣＡＳを記述して書込み制御命令ＷＥと、列アドレス
の印加タイミングを表す制御信号ＣＡＳを発生させてい
る。
【０００８】図９及び図１０ではパターン発生サイクル
を１サイクルからＱサイクルまでしか表示していない
が、実際にはパターンプログラムは数１０００サイクル
乃至は数１００００サイクルの記述が必要であるため、
制御信号の発生サイクルだけピックアップしても大変な
数になる。
を１サイクルからＱサイクルまでしか表示していない
が、実際にはパターンプログラムは数１０００サイクル
乃至は数１００００サイクルの記述が必要であるため、
制御信号の発生サイクルだけピックアップしても大変な
数になる。
【０００９】
【発明が解決しようとする課題】上述したように従来は
被試験メモリ１５に制御信号を印加するサイクルを同一
サイクルで印加する場合と、異なるサイクルで印加する
場合とで、パターンプログラムの記述を変更しなくては
ならないから、被試験メモリ１５の品種ごとにテスト条
件を設定する作業が面倒である。つまり、パターンプロ
グラムは長く、また制御信号の発生サイクルの数も多い
ため、制御信号の発生サイクルだけ修正するだけでも大
変な作業量となる。
被試験メモリ１５に制御信号を印加するサイクルを同一
サイクルで印加する場合と、異なるサイクルで印加する
場合とで、パターンプログラムの記述を変更しなくては
ならないから、被試験メモリ１５の品種ごとにテスト条
件を設定する作業が面倒である。つまり、パターンプロ
グラムは長く、また制御信号の発生サイクルの数も多い
ため、制御信号の発生サイクルだけ修正するだけでも大
変な作業量となる。
【００１０】この発明の目的は、被試験メモリの品種が
同一サイクルで全ての制御信号を印加するメモリを試験
する場合と、異なるサイクルで印加するメモリを試験す
る場合とで制御信号の発生を制御するパターンプログラ
ムの記述を変更することなく試験を行うことができるメ
モリ試験装置を提供しようとするものである。
同一サイクルで全ての制御信号を印加するメモリを試験
する場合と、異なるサイクルで印加するメモリを試験す
る場合とで制御信号の発生を制御するパターンプログラ
ムの記述を変更することなく試験を行うことができるメ
モリ試験装置を提供しようとするものである。
【００１１】
【課題を解決するための手段】この発明の請求項１では
複数のパターン発生チャンネルを具備したパターン発生
器の各パターン発生チャンネルからパターン発生プログ
ラムの記述に従って被試験メモリに与える試験パターン
信号を生成するためのパターンデータ、被試験メモリに
与えるアドレス信号を生成するためのアドレスデータ及
び被試験メモリに与える制御信号を生成するための制御
データを発生させると共に、上記パターン発生器の各パ
ターン発生チャンネルと被試験メモリの各ピンとの対応
付けをメインプログラムの記述に従って設定し、パター
ン発生器の各パターン発生チャンネルから出力されるパ
ターンデータ、アドレスデータ、制御データを波形生成
器に与え、この波形生成器からタイミング発生器が発生
するタイミング信号に従って立上り、立下りのタイミン
グが規定された試験パターン信号、アドレス信号、制御
信号を生成し、これら試験パターン信号、アドレス信
号、制御信号を被試験メモリに与え、指定されたアドレ
スに試験パターンを書き込む動作及び書き込んだ試験パ
ターンを読み出す動作を制御信号により実行し、被試験
メモリから読み出した試験パターン信号を期待値パター
ンと比較し、その一致、不一致により不良セルが存在す
るアドレスを検出し、良否を判定するメモリ試験装置に
おいて、パターン発生器の各パターン発生チャンネルの
出力側に任意のサイクルの遅延量に設定できるサイクル
遅延回路を設けると共に、このサイクル遅延回路の遅延
量を記憶保持する遅延設定ファイルを制御器に設け、こ
の遅延設定ファイルに記憶した遅延設定値に従って各パ
ターン発生チャンネルから出力されるデータを任意のサ
イクルで遅延させることができるように構成したメモリ
試験装置を提案するものである。
複数のパターン発生チャンネルを具備したパターン発生
器の各パターン発生チャンネルからパターン発生プログ
ラムの記述に従って被試験メモリに与える試験パターン
信号を生成するためのパターンデータ、被試験メモリに
与えるアドレス信号を生成するためのアドレスデータ及
び被試験メモリに与える制御信号を生成するための制御
データを発生させると共に、上記パターン発生器の各パ
ターン発生チャンネルと被試験メモリの各ピンとの対応
付けをメインプログラムの記述に従って設定し、パター
ン発生器の各パターン発生チャンネルから出力されるパ
ターンデータ、アドレスデータ、制御データを波形生成
器に与え、この波形生成器からタイミング発生器が発生
するタイミング信号に従って立上り、立下りのタイミン
グが規定された試験パターン信号、アドレス信号、制御
信号を生成し、これら試験パターン信号、アドレス信
号、制御信号を被試験メモリに与え、指定されたアドレ
スに試験パターンを書き込む動作及び書き込んだ試験パ
ターンを読み出す動作を制御信号により実行し、被試験
メモリから読み出した試験パターン信号を期待値パター
ンと比較し、その一致、不一致により不良セルが存在す
るアドレスを検出し、良否を判定するメモリ試験装置に
おいて、パターン発生器の各パターン発生チャンネルの
出力側に任意のサイクルの遅延量に設定できるサイクル
遅延回路を設けると共に、このサイクル遅延回路の遅延
量を記憶保持する遅延設定ファイルを制御器に設け、こ
の遅延設定ファイルに記憶した遅延設定値に従って各パ
ターン発生チャンネルから出力されるデータを任意のサ
イクルで遅延させることができるように構成したメモリ
試験装置を提案するものである。
【００１２】この請求項１で提案したメモリ試験装置に
よれば、どのパターン発生チャンネルから出力されるデ
ータでも任意のサイクル分遅延させることができるか
ら、制御データの中の任意の制御データを任意のサイク
ル分遅延させて波形生成器に供給することができる。従
って、この発明によればパターンプログラムの記述を変
更しなくても所望の制御信号を所望のサイクル分遅延さ
せて波形生成器に供給できるから、同一サイクル内で全
ての制御信号を印加するメモリであっても、また異なる
サイクルで制御信号を印加するメモリでも試験条件の設
定を容易に行うことができる。
よれば、どのパターン発生チャンネルから出力されるデ
ータでも任意のサイクル分遅延させることができるか
ら、制御データの中の任意の制御データを任意のサイク
ル分遅延させて波形生成器に供給することができる。従
って、この発明によればパターンプログラムの記述を変
更しなくても所望の制御信号を所望のサイクル分遅延さ
せて波形生成器に供給できるから、同一サイクル内で全
ての制御信号を印加するメモリであっても、また異なる
サイクルで制御信号を印加するメモリでも試験条件の設
定を容易に行うことができる。
【００１３】この発明の請求項２で提案するメモリ試験
装置はサイクル遅延回路の遅延量を制御する遅延設定フ
ァイルの記憶をメインプログラムの記述に従って書き替
えるように構成したメモリ試験装置を提案するものであ
り、請求項３では入力手段から入力して遅延設定ファイ
ルの内容を書き替え、サイクル遅延回路のサイクル遅延
量を設定するように構成したメモリ試験装置を提案する
ものである。
装置はサイクル遅延回路の遅延量を制御する遅延設定フ
ァイルの記憶をメインプログラムの記述に従って書き替
えるように構成したメモリ試験装置を提案するものであ
り、請求項３では入力手段から入力して遅延設定ファイ
ルの内容を書き替え、サイクル遅延回路のサイクル遅延
量を設定するように構成したメモリ試験装置を提案する
ものである。
【００１４】請求項２で提案するメモリ試験装置によれ
ば、メインプログラムはパターン発生器の各パターン発
生チャンネルと被試験メモリのピンとの対応付けを設定
するだけのプログラムであるから、記述量はわずかであ
る。従って、その記述の変更は容易に行うことができ、
メインプログラムの記述の変更だけでサイクル遅延回路
の遅延量を設定できることになり、試験条件の設定変更
を容易に行うことができる利点が得られる。
ば、メインプログラムはパターン発生器の各パターン発
生チャンネルと被試験メモリのピンとの対応付けを設定
するだけのプログラムであるから、記述量はわずかであ
る。従って、その記述の変更は容易に行うことができ、
メインプログラムの記述の変更だけでサイクル遅延回路
の遅延量を設定できることになり、試験条件の設定変更
を容易に行うことができる利点が得られる。
【００１５】また、請求項３で提案するメモリ試験装置
によれば、入力手段から入力して生成する遅延設定ファ
イルもサイクル遅延量とそのピン番号を入力するだけで
あるから、その入力するデータ量はわずかである。従っ
て、この場合も設定変更を容易に行うことができる利点
が得られる。
によれば、入力手段から入力して生成する遅延設定ファ
イルもサイクル遅延量とそのピン番号を入力するだけで
あるから、その入力するデータ量はわずかである。従っ
て、この場合も設定変更を容易に行うことができる利点
が得られる。
【００１６】
【発明の実施の形態】図１にこの発明の一実施例を示
す。図６と対応する部分には同一符号を付して示す。こ
の発明ではパターン発生器１３の各パターン発生チャン
ネルの出力側にサイクル遅延回路１８Ａ，１８Ｂ…１８
Ｎを設けた構成と、主制御器１１に遅延設定ファイル１
１Ａを設けた構成としたことを特徴とするものである。
す。図６と対応する部分には同一符号を付して示す。こ
の発明ではパターン発生器１３の各パターン発生チャン
ネルの出力側にサイクル遅延回路１８Ａ，１８Ｂ…１８
Ｎを設けた構成と、主制御器１１に遅延設定ファイル１
１Ａを設けた構成としたことを特徴とするものである。
【００１７】サイクル遅延回路１８Ａ，１８Ｂ…１８Ｎ
は、それぞれ図２に示すようにフリップフロップＦＦの
縦続回路と、各フリップフロップＦＦの縦続回路の先頭
に入力される信号と、フリップフロップＦＦの各段間に
出力される信号のそれぞれを選択して取り出すマルチプ
レクサＭＵＸとによって構成することができる。各フリ
ップフロップＦＦのクロック入力端子にはパターン発生
器１３が動作する基準クロックＣＬＫが与えられ、パタ
ーン発生器１３のパターン発生サイクルに同期して入力
されたデータを順次次段に伝達し、マルチプレクサＭＵ
Ｘの選択に応じて任意のサイクル分遅延したデータを取
り出せるように構成する。
は、それぞれ図２に示すようにフリップフロップＦＦの
縦続回路と、各フリップフロップＦＦの縦続回路の先頭
に入力される信号と、フリップフロップＦＦの各段間に
出力される信号のそれぞれを選択して取り出すマルチプ
レクサＭＵＸとによって構成することができる。各フリ
ップフロップＦＦのクロック入力端子にはパターン発生
器１３が動作する基準クロックＣＬＫが与えられ、パタ
ーン発生器１３のパターン発生サイクルに同期して入力
されたデータを順次次段に伝達し、マルチプレクサＭＵ
Ｘの選択に応じて任意のサイクル分遅延したデータを取
り出せるように構成する。
【００１８】マルチプレクサＭＵＸの切替え状態を制御
する手段としては、主制御器１１に設けた遅延設定ファ
イル１１Ａによって構成することができる。これと共に
主制御器１１に格納したメインプログラムにサイクル遅
延回路１８Ａ，１８Ｂ…１８Ｎの各遅延サイクルを設定
する記述部分を設け、このメインプログラムの記述によ
って遅延設定ファイル１１Ａの記述内容を書替えて、各
サイクル遅延回路１８Ａ〜１８Ｎの各サイクル遅延量を
設定できるように構成することができる。また、他の方
法として入力手段１９から直接遅延設定ファイル１１Ａ
を書き替える方法もある。
する手段としては、主制御器１１に設けた遅延設定ファ
イル１１Ａによって構成することができる。これと共に
主制御器１１に格納したメインプログラムにサイクル遅
延回路１８Ａ，１８Ｂ…１８Ｎの各遅延サイクルを設定
する記述部分を設け、このメインプログラムの記述によ
って遅延設定ファイル１１Ａの記述内容を書替えて、各
サイクル遅延回路１８Ａ〜１８Ｎの各サイクル遅延量を
設定できるように構成することができる。また、他の方
法として入力手段１９から直接遅延設定ファイル１１Ａ
を書き替える方法もある。
【００１９】図１に示す構成において行アドレス印加タ
イミングを指示する制御信号ＲＡＳと、列アドレス印加
タイミングを指示する制御信号ＣＡＳと、書込み指令を
与える制御信号ＷＥを図７に示した同一サイクル内で印
加しなければならないメモリを試験する場合には、主制
御器１１に設けた遅延設定ファイル１１Ａに記述する各
ピンのサイクル遅延量を０サイクルに設定し、各サイク
ル遅延回路１８Ａ〜１８Ｎの各サイクル遅延量を０サイ
クルに設定すればよい。
イミングを指示する制御信号ＲＡＳと、列アドレス印加
タイミングを指示する制御信号ＣＡＳと、書込み指令を
与える制御信号ＷＥを図７に示した同一サイクル内で印
加しなければならないメモリを試験する場合には、主制
御器１１に設けた遅延設定ファイル１１Ａに記述する各
ピンのサイクル遅延量を０サイクルに設定し、各サイク
ル遅延回路１８Ａ〜１８Ｎの各サイクル遅延量を０サイ
クルに設定すればよい。
【００２０】一方、制御信号を異なるサイクルに分配し
て印加しなければならないメモリを試験する場合には、
主制御器１１に設けた遅延設定ファイル１１Ａに記述す
る各ピンのサイクル遅延量を遅延が必要なピンに限って
必要なサイクル遅延量を記述すればよい。このように遅
延設定ファイル１１Ａに遅延量を設定することにより制
御信号を生成するための制御データが出力されるチャン
ネルに接続されたサイクル遅延回路のサイクル遅延量
を、所望のサイクル分遅延するようにマルチプレクサＭ
ＵＸの切替状態が設定される。
て印加しなければならないメモリを試験する場合には、
主制御器１１に設けた遅延設定ファイル１１Ａに記述す
る各ピンのサイクル遅延量を遅延が必要なピンに限って
必要なサイクル遅延量を記述すればよい。このように遅
延設定ファイル１１Ａに遅延量を設定することにより制
御信号を生成するための制御データが出力されるチャン
ネルに接続されたサイクル遅延回路のサイクル遅延量
を、所望のサイクル分遅延するようにマルチプレクサＭ
ＵＸの切替状態が設定される。
【００２１】図１に示す例では、行アドレス印加タイミ
ングを指示する制御信号ＲＡＳは遅延量０サイクル、列
アドレス印加タイミングを指示する制御信号ＣＡＳと書
込み指令を与える制御信号ＷＥは、制御信号ＲＡＳから
３サイクル遅延したサイクルで被試験メモリ１５に与え
るように設定した場合を示す。つまり、制御データＲＡ
ＳDAT が出力されるチャンネルに接続したサイクル遅延
回路１８Ａのサイクル遅延量を０サイクルに設定し、制
御データＣＡＳDAT が出力されるチャンネルに接続した
サイクル遅延回路１８Ｍのサイクル遅延量を３サイクル
に設定し、制御データＷＥDAT が出力されるチャンネル
に接続したサイクル遅延回路１８Ｎのサイクル遅延量を
３サイクルに設定した場合を示す。
ングを指示する制御信号ＲＡＳは遅延量０サイクル、列
アドレス印加タイミングを指示する制御信号ＣＡＳと書
込み指令を与える制御信号ＷＥは、制御信号ＲＡＳから
３サイクル遅延したサイクルで被試験メモリ１５に与え
るように設定した場合を示す。つまり、制御データＲＡ
ＳDAT が出力されるチャンネルに接続したサイクル遅延
回路１８Ａのサイクル遅延量を０サイクルに設定し、制
御データＣＡＳDAT が出力されるチャンネルに接続した
サイクル遅延回路１８Ｍのサイクル遅延量を３サイクル
に設定し、制御データＷＥDAT が出力されるチャンネル
に接続したサイクル遅延回路１８Ｎのサイクル遅延量を
３サイクルに設定した場合を示す。
【００２２】このように設定することにより、パターン
発生器１３は制御データＲＡＳDATと、ＣＡＳDAT と、
ＷＥDAT が同一サイクルで発生しても、これらの制御デ
ータＲＡＳDAT ，ＣＡＳDAT ，ＷＥDAT の中のＣＡＳ
DAT と、ＷＥDAT はサイクル遅延回路１８Ｍと１８Ｎで
３サイクル分遅延されて波形生成器１４に入力されるか
ら、波形生成器１４からは図３Ｅに示すように、実波形
を持つ制御信号ＲＡＳの発生サイクルから３サイクル遅
延したサイクルで制御信号ＣＡＳとＷＥとが生成され、
被試験メモリ１５に印加される。
発生器１３は制御データＲＡＳDATと、ＣＡＳDAT と、
ＷＥDAT が同一サイクルで発生しても、これらの制御デ
ータＲＡＳDAT ，ＣＡＳDAT ，ＷＥDAT の中のＣＡＳ
DAT と、ＷＥDAT はサイクル遅延回路１８Ｍと１８Ｎで
３サイクル分遅延されて波形生成器１４に入力されるか
ら、波形生成器１４からは図３Ｅに示すように、実波形
を持つ制御信号ＲＡＳの発生サイクルから３サイクル遅
延したサイクルで制御信号ＣＡＳとＷＥとが生成され、
被試験メモリ１５に印加される。
【００２３】このように、サイクル遅延回路１８Ｍ，１
８Ｎで所望のサイクル分の遅延量を与えることにより、
パターン発生器１３は制御データＲＡＳDAT と、ＣＡＳ
DAT及びＷＥDAT を同一サイクルで発生しても被試験メ
モリ１５を正常に試験することができる。この結果、パ
ターン発生器１３のパターン発生を制御するパターンプ
ログラムにおける制御データＲＡＳDAT ，ＣＡＳDAT ，
ＷＥDAT を発生させるための記述は図４に示すように、
同一の書込みサイクルに記述すればよい。この記述は同
一サイクルに制御信号ＲＡＳ，ＣＡＳ，ＷＥを被試験メ
モリ１５に印加する場合のパターンプログラムの記述と
同じであり、同一の記述内容で品種の異なるメモリを試
験することができることになる。
８Ｎで所望のサイクル分の遅延量を与えることにより、
パターン発生器１３は制御データＲＡＳDAT と、ＣＡＳ
DAT及びＷＥDAT を同一サイクルで発生しても被試験メ
モリ１５を正常に試験することができる。この結果、パ
ターン発生器１３のパターン発生を制御するパターンプ
ログラムにおける制御データＲＡＳDAT ，ＣＡＳDAT ，
ＷＥDAT を発生させるための記述は図４に示すように、
同一の書込みサイクルに記述すればよい。この記述は同
一サイクルに制御信号ＲＡＳ，ＣＡＳ，ＷＥを被試験メ
モリ１５に印加する場合のパターンプログラムの記述と
同じであり、同一の記述内容で品種の異なるメモリを試
験することができることになる。
【００２４】従って、膨大な長さを持つバターンプログ
ラムを品種ごとに書き替える必要がなく、極く短いメイ
ンプログラムの記述を書き替えるか、或いは遅延設定フ
ァイル１１Ａの記述を入力手段１９により直接書き替え
ればよく、テストするメモリの品種を変更する場合の手
間を大幅に簡素化することができる。因みにメインプロ
グラムの記述例を図５に示す。図５に示すメインプログ
ラムの記述において、１行目のＰ１−５，７−１０＝Ｉ
Ｎ１，ＮＲＺＡ，ＡＣＬＫ１，＜Ｙ０−９＞は被試験メ
モリ１５のピン番号１〜５と７〜１０を入力端子に指定
し、Ａクロックに同期したＮＲＺ波形を持つアドレス信
号Ｙ０〜Ｙ９を波形生成器１４で発生することを意味す
る。ピン番号Ｐ１−５と７−１０に入力する信号はＹ０
−９はＹアドレス信号であることを意味している。
ラムを品種ごとに書き替える必要がなく、極く短いメイ
ンプログラムの記述を書き替えるか、或いは遅延設定フ
ァイル１１Ａの記述を入力手段１９により直接書き替え
ればよく、テストするメモリの品種を変更する場合の手
間を大幅に簡素化することができる。因みにメインプロ
グラムの記述例を図５に示す。図５に示すメインプログ
ラムの記述において、１行目のＰ１−５，７−１０＝Ｉ
Ｎ１，ＮＲＺＡ，ＡＣＬＫ１，＜Ｙ０−９＞は被試験メ
モリ１５のピン番号１〜５と７〜１０を入力端子に指定
し、Ａクロックに同期したＮＲＺ波形を持つアドレス信
号Ｙ０〜Ｙ９を波形生成器１４で発生することを意味す
る。ピン番号Ｐ１−５と７−１０に入力する信号はＹ０
−９はＹアドレス信号であることを意味している。
【００２５】２行目に示すＰ１３−１７は被試験ＩＣ１
５の各ピン番号Ｐ１３〜Ｐ１７までをＸアドレス（Ｘ０
〜９）の入力端子に設定した場合を示す。更に、３行目
の記載Ｐ６，Ｐ１２はピン番号６と１２を入力端子に設
定すると共に、このピン番号６と１２に与える制御信号
をＤＲＤＬＹ３の記述により、３サイクル遅延させるこ
とを意味している。試験を始める初期設定の状態で、こ
の記述が遅延設定ファイル１１Ａを介してパターン発生
器１３に送られることにより、パターン発生器１３の各
パターン発生チャンネルが被試験メモリ１５の各ピン番
号に対応付けされ、各ピンに供給する信号が割り付けら
れる。
５の各ピン番号Ｐ１３〜Ｐ１７までをＸアドレス（Ｘ０
〜９）の入力端子に設定した場合を示す。更に、３行目
の記載Ｐ６，Ｐ１２はピン番号６と１２を入力端子に設
定すると共に、このピン番号６と１２に与える制御信号
をＤＲＤＬＹ３の記述により、３サイクル遅延させるこ
とを意味している。試験を始める初期設定の状態で、こ
の記述が遅延設定ファイル１１Ａを介してパターン発生
器１３に送られることにより、パターン発生器１３の各
パターン発生チャンネルが被試験メモリ１５の各ピン番
号に対応付けされ、各ピンに供給する信号が割り付けら
れる。
【００２６】これと共にＤＲＤＬＹ３の記述により、ピ
ン番号６と１２に割り付けられたサイクル遅延回路の遅
延サイクルが設定される。遅延させるサイクル遅延回路
を変更する場合、及びその遅延量を変更する場合には、
ピン番号の指定とＤＲＤＬＹ３の記述の中の数値部分を
変更するだけでよい。この変更はメインプログラムの中
の１個所だけで済むから、条件の変更は極めて簡単であ
る。つまり、メインプログラムは高々数行程度の短いプ
ロクラムであるから、変更個所を探す作業も容易であ
る。
ン番号６と１２に割り付けられたサイクル遅延回路の遅
延サイクルが設定される。遅延させるサイクル遅延回路
を変更する場合、及びその遅延量を変更する場合には、
ピン番号の指定とＤＲＤＬＹ３の記述の中の数値部分を
変更するだけでよい。この変更はメインプログラムの中
の１個所だけで済むから、条件の変更は極めて簡単であ
る。つまり、メインプログラムは高々数行程度の短いプ
ロクラムであるから、変更個所を探す作業も容易であ
る。
【００２７】
【発明の効果】以上説明したように、この発明によれば
被試験メモリ１５が同一サイクル内で制御信号を印加し
なければならないメモリであっても、異なるサイクルに
分配して制御信号を印加しなければならないメモリであ
っても、長いパターンプログラムに変更を加える必要が
なく、極く短いメインプログラムの一部を変更するか、
または入力手段１９から遅延設定ファイル１１Ａに直接
設定値の変更を入力するだけで所望の制御信号の発生サ
イクルを任意に変更することができる。よって、取扱い
が容易なメモリ試験装置を提供することができ、その効
果は実用に供して頗る大である。
被試験メモリ１５が同一サイクル内で制御信号を印加し
なければならないメモリであっても、異なるサイクルに
分配して制御信号を印加しなければならないメモリであ
っても、長いパターンプログラムに変更を加える必要が
なく、極く短いメインプログラムの一部を変更するか、
または入力手段１９から遅延設定ファイル１１Ａに直接
設定値の変更を入力するだけで所望の制御信号の発生サ
イクルを任意に変更することができる。よって、取扱い
が容易なメモリ試験装置を提供することができ、その効
果は実用に供して頗る大である。
【図１】この発明によるメモリ試験装置の一実施例を説
明するためのブロック図。
明するためのブロック図。
【図２】図１に示した実施例に用いるサイクル遅延回路
の具体例を説明するための接続図。
の具体例を説明するための接続図。
【図３】図１に示した実施例の動作を説明するための波
形図。
形図。
【図４】この発明を適用した場合に用いるパターンプロ
グラムの記述例を示す図。
グラムの記述例を示す図。
【図５】この発明を適用した場合に用いるメインプログ
ラムの記述の一例を説明するための図。
ラムの記述の一例を説明するための図。
【図６】従来のメモリ試験装置の全体の概要を説明する
ためのブロック図。
ためのブロック図。
【図７】制御信号を同一サイクル内で印加しなければな
らないメモリの各制御信号の印加タイミングを説明する
ための波形図。
らないメモリの各制御信号の印加タイミングを説明する
ための波形図。
【図８】制御信号を異なるサイクルに分配して印加しな
ければならないメモリの各制御信号の印加タイミングを
説明するための波形図。
ければならないメモリの各制御信号の印加タイミングを
説明するための波形図。
【図９】従来のメモリ試験装置において、制御信号を同
一サイクル内で印加しなければならないメモリを試験す
る場合に使用するパターンプログラムの記述の例を示す
図。
一サイクル内で印加しなければならないメモリを試験す
る場合に使用するパターンプログラムの記述の例を示す
図。
【図１０】従来のメモリ試験装置において、制御信号を
異なるサイクルに分配して印加しなければならないメモ
リを試験する場合に用いるパターンプログラムの記述の
例を示す図。
異なるサイクルに分配して印加しなければならないメモ
リを試験する場合に用いるパターンプログラムの記述の
例を示す図。
１１ 主制御器 １１Ａ 遅延設定ファイル １２ タイミング発生器 １３ パターン発生器 １４ 波形生成器 １５ 被試験メモリ １６ 論理比較器 １７ 不良解析メモリ １８Ａ〜１８Ｎ サイクル遅延回路 １９ 入力手段 ＲＡＳ，ＣＡＳ，ＷＥ 制御信号
Claims (3)
- 【請求項１】 複数のパターン発生チャンネルを具備し
たパターン発生器の各チャンネルからパターンプログラ
ムの記述に従って被試験メモリに与える試験パターン信
号を生成するためのパターンデータ、被試験メモリに与
えるアドレス信号を生成するためのアドレスデータ及び
被試験メモリに与える制御信号を生成するための制御デ
ータを発生させると共に、上記パターン発生器の各パタ
ーン発生チャンネルと被試験メモリの各ピンとの対応付
けをメインプログラムの記述に従って初期設定し、各パ
ターン発生チャンネルから出力されるパターンデータ、
アドレスデータ、制御データを波形生成器に与え、この
波形生成器からタイミング発生器より出力されるタイミ
ング信号に従って立上り、立下りのタイミングが規定さ
れ、実波形を持つ試験パターン信号、アドレス信号、制
御信号を生成し、これら試験パターン信号、アドレス信
号、制御信号を被試験メモリに与え、アドレス信号によ
って指定されたアドレスに試験パターン信号を書き込む
動作及び書き込んだ試験パターンを読み出す動作を上記
制御信号により実行し、被試験メモリから読み出した試
験パターン信号を期待値パターンと比較し、その一致、
不一致により不良セルが存在するアドレスを検出し、被
試験メモリの良否を判定するメモリ試験装置において、 上記パターン発生器の各パターン発生チャンネルの出力
側に任意のサイクル分の遅延量を設定できるサイクル遅
延回路を設けると共に、このサイクル遅延回路の遅延量
を記憶保持する遅延設定ファイルを制御器に設け、上記
遅延設定ファイルに記憶した遅延設定値に従って各チャ
ンネルに出力される上記データを任意のサイクル分遅延
させることができるように構成したことを特徴とするメ
モリ試験装置。 - 【請求項２】 請求項１記載のメモリ試験装置におい
て、上記サイクル遅延回路に設定するサイクル遅延量を
上記メインプログラムに記述し、このメインプログラム
の記述に従って上記遅延設定ファイルの遅延量を変更さ
せるように構成したことを特徴とするメモリ試験装置。 - 【請求項３】 請求項１記載のメモリ試験装置におい
て、上記サイクル遅延回路に設定するサイクル遅延量を
入力手段から入力して上記遅延設定ファイルを書き替え
て設定するように構成したことを特徴とするメモリ試験
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9310317A JPH11143733A (ja) | 1997-11-12 | 1997-11-12 | メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9310317A JPH11143733A (ja) | 1997-11-12 | 1997-11-12 | メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11143733A true JPH11143733A (ja) | 1999-05-28 |
Family
ID=18003782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9310317A Pending JPH11143733A (ja) | 1997-11-12 | 1997-11-12 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11143733A (ja) |
-
1997
- 1997-11-12 JP JP9310317A patent/JPH11143733A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021203 |