JPH11143767A - メモリ切替処理装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】複数のメモリチップを必要とせずに、限られた
アドレス空間を有するコンピュータ回路に対してメモリ
容量の増加を図り得るメモリ切替処理装置を提供する。 【解決手段】１個のメモリチップから成り、このメモリ
チップに複数のメモリを内蔵し、各々メモリにメモリチ
ップにおける物理アドレスとしての第２のアドレスを割
り当てるメモリ部21と、このメモリ部21内の複数のメモ
リに与えるべく選択信号及びＭＰＵ22から発生される第
１のアドレスの一部のうち少なくとも一方を第２のアド
レスの一部に生成し、この第２のアドレスの一部を第１
のアドレスに加えて第２のアドレスに生成させるように
してメモリ部21に与えることで、複数のメモリを選択的
に切り替えるメモリ切替制御回路23とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、限られたアドレ
ス空間を有するコンピュータ回路において、メモリ容量
を増やすために、複数のメモリの切り替えを行なうメモ
リ切替処理装置及び方法に関する。

【０００２】

【従来の技術】一般に、コンピュータ回路においては、
小型機器に実装されることが多いことから、装置自身の
小型化及び低価格化が求められるため、小規模のマイク
ロコンピュータが使用されている。そして、このマイク
ロコンピュータにおいては、技術の進歩とともにソフト
が複雑化するために、メモリ容量の増加が求められてい
る。ところが、このマイクロコンピュータでは、アドレ
ス空間が限られているため、同一のアドレス空間に複数
個のメモリチップ（ＩＣ:Integrated Circuit ）を割り
当て、これらメモリチップの切り替えを行なうことで、
メモリ容量の増加を図っている。

【０００３】図４は、上記のように同一のアドレス空間
に割り当てられた複数個のメモリチップの切り替えを行
なうための従来のメモリ切替処理装置の構成の一例を示
している。

【０００４】図４において、図中符号１１〜１４は例え
ば４個のメモリチップである。このうちの１つを共通メ
モリ１１とし、その他をバンク１メモリ１２、バンク２
メモリ１３、バンク３メモリ１４としている。これら共
通メモリ１１、バンク１メモリ１２、バンク２メモリ１
３及びバンク３メモリ１４は、それぞれの容量に応じた
アドレス入力端を有している。ここで、共通メモリ１１
は、例えば３２ｋバイトであるので、１５本のアドレス
（Ａ１４〜Ａ０）入力端を有している。また、バンク１
メモリ１２、バンク２メモリ１３及びバンク３メモリ１
４は、例えば１６ｋバイトであるので、１４本のアドレ
ス（Ａ１３〜Ａ０）入力端を有している。

【０００５】また、共通メモリ１１、バンク１メモリ１
２、バンク２メモリ１３及びバンク３メモリ１４は、そ
れぞれＭＰＵ(Micro Processing Unit) １５にアドレス
バス及びデータバスを介して接続されている。さらに、
共通メモリ１１、バンク１メモリ１２、バンク２メモリ
１３及びバンク３メモリ１４には、メモリ切替制御回路
１６により、各々メモリ１１〜１４からデータを選択的
に読み出すためのチップセレクト信号が与えられてい
る。

【０００６】図５は、アドレス空間における上記共通メ
モリ１１、バンク１メモリ１２、バンク２メモリ１３及
びバンク３メモリ１４の配置例を示している。すなわ
ち、共通メモリ１１は、３２ｋバイトである場合に、０
〜７ＦＦＦまでのアドレスを有しており、バンク１メモ
リ１２、バンク２メモリ１３及びバンク３メモリ１４
は、３２ｋバイトである場合に、不使用ブロックを含ん
でしまうと、それぞれ０〜３ＦＦＦまでのアドレスを有
することになる。そして、ＭＰＵ１５は、共通メモリ１
１に対して０〜７ＦＦＦまでのアドレスを割り当て、バ
ンク１メモリ１２、バンク２メモリ１３及びバンク３メ
モリ１４に対して８０００〜ＢＦＦＦまでのアドレスを
割り当てている。

【０００７】図６は、上記メモリ切替制御回路１６の詳
細の一例を示している。図６において、メモリ切替制御
回路１６は、ＭＰＵ１５から発生される１６本のアドレ
ス信号（Ａ１５〜Ａ０）のうち、２本の上位アドレス信
号（Ａ１５，Ａ１４）を取り込んでいる。これら上位ア
ドレス信号（Ａ１５，Ａ１４）は、ＡＮＤ回路１６ａ〜
１６ｃにそれぞれ供給される。そして、ＭＰＵ１５から
０〜３ＦＦＦのアドレスが発生されると、（Ａ１５，Ａ
１４）＝（０，０）となり、ＡＮＤ回路１６ａの出力が
ＯＲ回路１６ｅを介してチップセレクト信号として共通
メモリ１１に供給される。また、ＭＰＵ１５から４００
０〜７ＦＦＦのアドレスが発生されると、（Ａ１５，Ａ
１４）＝（０，１）となり、ＡＮＤ回路１６ｂの出力が
ＯＲ回路１６ｅを介してチップセレクト信号として共通
メモリ１１に供給される。

【０００８】また、メモリ切替制御回路１６において、
ＭＰＵ１５から８０００〜ＢＦＦＦのアドレスが発生さ
れると、（Ａ１５，Ａ１４）＝（１，０）となり、ＡＮ
Ｄ回路１６ｃの出力がＡＮＤ回路１６ｆ〜１６ｈの一方
の入力端に供給される。ＡＮＤ回路１６ｆ〜１６ｈの他
方の入力端には、各バンクメモリを選択するためのバン
ク選択信号を発生させるバンク選択用出力ポート１６ｉ
の出力が供給される。

【０００９】ここで、バンク１メモリ１２を選択する場
合には、バンク選択用出力ポート１６ｉからのバンク選
択信号がＡＮＤ回路１６ｆに供給されることで、ＡＮＤ
回路１６ｆの出力がチップセレクト信号としてバンク１
メモリ１２に供給される。また、バンク２メモリ１３を
選択する場合には、バンク選択用出力ポート１６ｉから
のバンク選択信号がＡＮＤ回路１６ｇに供給されること
で、ＡＮＤ回路１６ｇの出力がチップセレクト信号とし
てバンク２メモリ１３に供給される。さらに、バンク３
メモリ１４を選択する場合には、バンク選択用出力ポー
ト１６ｉからのバンク選択信号がＡＮＤ回路１６ｈに供
給されることで、ＡＮＤ回路１６ｈの出力がチップセレ
クト信号としてバンク３メモリ１４に供給される。

【００１０】なお、上記共通メモリ１１は、１５本のア
ドレス信号（Ａ１４〜Ａ０）を使用している。また、バ
ンク１メモリ１２，バンク２メモリ１３及びバンク３メ
モリ１４は、最上位アドレスをＬに固定するように設置
しており、メモリの前半分のアドレス空間を使用してい
る。

【００１１】また、バンク１メモリ１２，バンク２メモ
リ１３及びバンク３メモリ１４において、８０００〜Ｂ
ＦＦＦのアドレスが選択されるときに、上位アドレス信
号（Ａ１５，Ａ１４）と前もって出力されたバンク選択
信号とのＡＮＤがとられるため、選ばれた１つの例えば
バンク１メモリ１２の実際のアドレス０〜３ＦＦＦが、
ＭＰＵ１５からみると８０００〜ＢＦＦＦになったよう
に動作する。

【００１２】次に、上記構成における動作を説明する。 （１）ＭＰＵ１５が共通メモリ１１からプログラムを読
み出す。 （２）共通メモリ１１から各々バンク１メモリ１２，バ
ンク２メモリ１３及びバンク３メモリ１４にプログラム
がジャンプする際に、その前にＭＰＵ１５がどのバンク
を選択するかの情報（Ｄ７〜Ｄ０）をソフトによりメモ
リ切替制御回路１６に出力する。 （３）メモリ切替制御回路１６では、情報（Ｄ７〜Ｄ
０）に基づいてバンク選択用出力ポート１６ｉにより出
力されたバンク選択信号と上位アドレス信号（Ａ１５，
Ａ１４）とを用いて、バンク１メモリ１２，バンク２メ
モリ１３及びバンク３メモリ１４のチップセレクト信号
（ＣＳ）を生成し、各メモリチップ１１〜１４に供給す
る。

【００１３】ところで、上記のようにメモリ容量を増加
させる方式では、同一アドレス空間に複数のメモリチッ
プを使用することにより、部品実装・価格の面で不利と
なる場合がある。また、近時では、技術進歩が速いため
に、メモリの価格は容量に比例せず、容量が多くなって
も価格及び大きさ（部品実装面積）はわずかに増加する
程度である。さらに、技術進歩により少容量のメモリは
無くなる方向にあるため、上記方式では、メモリの一部
しか利用されずに利用効率が除々に悪くなる方向にあ
る。

【００１４】

【発明が解決しようとする課題】以上のように、従来の
メモリ切替処理装置では、限られたアドレス空間を有す
るコンピュータ回路に対してメモリ容量を増やす場合
に、同一アドレス空間に複数のメモリチップを使用する
ため、部品実装・価格の面で不利になるという問題を有
している。

【００１５】この発明の目的は、複数のメモリチップを
必要とせずに、限られたアドレス空間を有するコンピュ
ータ回路に対してメモリ容量の増加を図り得るメモリ切
替処理装置及び方法を提供することにある。

【００１６】

【課題を解決するための手段】この発明に係るメモリ切
替処理装置は、予め決められたアドレス空間を有する装
置に適用されるものに着目し、データを格納し、アドレ
ス発生源から発生されるアドレス空間に対応した第１の
アドレスに基づいて少なくともデータを読み出し可能な
複数のメモリのうちの一部をアドレス空間内の同一アド
レス空間に配置し、第１のアドレスに応じて、複数のメ
モリを選択するための選択信号を各々メモリに与えるこ
とで、複数のメモリから選択的にデータの読み出しを行
なうように各々メモリを切り替えるメモリ切替処理装置
を対象にしている。

【００１７】そして、１個のメモリチップから成り、こ
のメモリチップに複数のメモリを内蔵し、各々メモリに
メモリチップにおける物理アドレスとしての第２のアド
レスを割り当てるメモリ部と、このメモリ部内の複数の
メモリに与えるべく選択信号及びアドレス発生源から発
生される第１のアドレスの一部のうち少なくとも一方を
第２のアドレスの一部に生成し、この第２のアドレスの
一部を第１のアドレスに加えて第２のアドレスに生成さ
せるようにしてメモリ部に与えることで、複数のメモリ
を選択的に切り替えるメモリ切替制御手段とを具備して
なることを特徴とする。

【００１８】この構成によれば、１個のメモリチップが
複数のメモリを内蔵し、各々メモリにメモリチップにお
ける物理アドレスとしての第２のアドレスを割り当てる
構成であることに着目されており、複数のメモリを選択
するための選択信号及びアドレス発生源から発生される
第１のアドレスの一部のうち少なくとも一方が第２のア
ドレスの一部に生成され、メモリチップに与えられるこ
とで、メモリチップ内でこの第２のアドレスの一部がア
ドレス発生源から発生される第１のアドレスに加えられ
て第２のアドレスが生成され、第２のアドレスに基づい
て、複数のメモリから選択的にデータの読み出しが行な
われる。

【００１９】この結果、複数のメモリを内蔵した１個の
メモリチップを用いて、このメモリチップ内で複数のメ
モリに対応する第２のアドレスに基づいてメモリ切替を
行なうことで、同一アドレス空間に複数のメモリチップ
を割り当てることなく、限られたアドレス空間を有する
コンピュータ回路に対してメモリ容量の増加を図ること
が可能となる。

【００２０】この発明に係るメモリ切替処理方法は、予
め決められたアドレス空間を有する装置に用いられると
きに、データを格納し、アドレス発生源から発生される
アドレス空間に対応した第１のアドレスに基づいて少な
くともデータを読み出し可能な複数のメモリのうちの少
なくとも一部がアドレス空間内の同一アドレス空間に配
置されている状態で、第１のアドレスに応じて、複数の
メモリを選択するための選択信号を各々メモリに与える
ことで、複数のメモリから選択的にデータの読み出しを
行なうように各々メモリを切り替えるメモリ切替処理方
法を対象にしている。

【００２１】そして、１個のメモリチップから成り、こ
のメモリチップに複数のメモリを内蔵し、各々メモリに
当該メモリチップにおける物理アドレスとしての第２の
アドレスを割り当てるメモリ部を備えた場合に、このメ
モリ部内の複数のメモリに与えるべく選択信号及び第１
のアドレスの一部のうち少なくとも一方を第２のアドレ
スの一部に生成し、該第２のアドレスの一部を第１のア
ドレスに加えて第２のアドレスに生成させるようにして
メモリ部に与えることで、複数のメモリを選択的に切り
替えるようにしている。

【００２２】この方法によれば、複数のメモリを内蔵
し、各々メモリにメモリチップにおける物理アドレスと
しての第２のアドレスを割り当てる１個のメモリチップ
が用いられた場合に、複数のメモリを選択するための選
択信号及びアドレス発生源から発生される第１のアドレ
スの一部のうち少なくとも一方を第２のアドレスの一部
に生成して、メモリチップに与えることで、複数のメモ
リから選択的にデータの読み出しを行なうようにしてい
る。

【００２３】このため、複数のメモリを内蔵した１個の
メモリチップを用いて、このメモリチップ内で複数のメ
モリに対応する第２のアドレスに基づいてメモリ切替を
行なうことで、限られたアドレス空間を有するコンピュ
ータ回路に対してメモリ容量の増加を図ることが可能と
なる。

【００２４】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。図１は、この発明
に係るメモリ切替処理装置の一実施の形態におけるブロ
ック構成を示している。ここでは、例えば８ビットのマ
イクロコンピュータ回路に適用されており、このマイク
ロコンピュータ回路は、通常アドレス信号を１６ビット
有しており、このため、６４ｋバイトのアドレス空間が
ある。

【００２５】図１において、図中符号２１はプログラム
及びデータ等を格納し、アドレスに基づいてプログラム
及びデータ等を読み出し可能な共通メモリ領域及び複数
のバンクメモリ領域を１個のメモリチップにより備える
メモリ部である。このメモリ部２１は、合計８０ｋバイ
ト（共通メモリ３２ｋ＋バンクメモリ１６ｋ×３）を有
するメモリ容量を必要とするため、例えば１２８ｋバイ
トのメモリチップを使用している。そして、メモリ部２
１は、その共通メモリ領域と複数のバンクメモリ領域と
に対して、図２に示すように、それぞれにメモリにおけ
る物理アドレスであるメモリアドレスを割り当ててい
る。このとき、メモリ部２１は、共通メモリ領域がメモ
リアドレスの先頭となるように、共通メモリ領域及び複
数のバンクメモリ領域を順に配置している。また、メモ
リ部２１は、ＭＰＵ２２にデータバス及びアドレスバス
等を介して接続されている。

【００２６】ここで、メモリ部２１は、１７本（Ａ１７
〜Ａ０）のアドレス入力端を有している。これら１７本
のアドレスのうち１５本のアドレス信号（Ａ１４〜Ａ
０）は、ＭＰＵ２２から直接メモリ部２１に与えられ
る。そして、残り２本のアドレス信号（Ａ１６，Ａ１
５）は、メモリ切替制御回路２３にて与えられる。メモ
リ切替制御回路２３は、バンク選択信号とＭＰＵ２２の
上位アドレス信号（Ａ１５，Ａ１４）とを使用して、メ
モリ部２１の最上位のアドレス信号（Ａ１６，Ａ１５）
を生成し、メモリ部２１に与えている。

【００２７】すなわち、アドレス０〜７ＦＦＦが選択さ
れているとき、（Ａ１６，Ａ１５）＝（０，０）、アド
レス８０００〜ＢＦＦＦ、バンク１が選択されていると
き、（Ａ１６，Ａ１５）＝（０，１）、アドレス８００
０〜ＢＦＦＦ、バンク２が選択されているとき、（Ａ１
６，Ａ１５）＝（１，０）、アドレス８０００〜ＢＦＦ
Ｆ、バンク３が選択されているとき、（Ａ１６，Ａ１
５）＝（１，１）、となるようなアドレス信号Ａ１６，
Ａ１５を発生させることにより、１つのメモリ部２１で
バンクの切り替えが可能となる。なお、コンピュータ回
路は、このメモリ部２１以外の信号アクセス時にアクセ
ス信号がぶつからないように、０〜ＢＦＦＦのアドレス
信号をメモリ部２１に与えるようにしている。

【００２８】図３は、上記メモリ切替制御回路２３の詳
細の一例を示している。図３において、メモリ切替制御
回路２３は、ＭＰＵ２２から発生される１６本のアドレ
ス信号（Ａ１５〜Ａ０）のうち、２本の上位アドレス信
号（Ａ１５，Ａ１４）を取り込んでいる。これら上位ア
ドレス信号（Ａ１５，Ａ１４）は、ＡＮＤ回路２３ａ〜
２３ｃにそれぞれ供給される。そして、ＭＰＵ２２から
０〜３ＦＦＦのアドレスが発生されると、（Ａ１５，Ａ
１４）＝（０，０）となり、ＡＮＤ回路２３ａの出力が
ＯＲ回路２３ｄ，２３ｅを介してチップセレクト信号と
してメモリ部２１に供給される。また、ＭＰＵ２２から
４０００〜７ＦＦＦのアドレスが発生されると、（Ａ１
５，Ａ１４）＝（０，１）となり、ＡＮＤ回路２３ｂの
出力がＯＲ回路２３ｄ，２３ｅを介してチップセレクト
信号としてメモリ部２１に供給される。この場合、共通
メモリ領域が選択されている。

【００２９】また、メモリ切替制御回路２３において、
ＭＰＵ２２から８０００〜ＢＦＦＦのアドレスが発生さ
れると、（Ａ１５，Ａ１４）＝（１，０）となり、ＡＮ
Ｄ回路２３ｃの出力がＡＮＤ回路２３ｆ〜２３ｈの一方
の入力端に供給される。ＡＮＤ回路２３ｆ〜２３ｈの他
方の入力端には、各バンクメモリ領域を選択するための
バンク選択信号を発生させるバンク選択用出力ポート２
３ｉの出力が供給される。

【００３０】ここで、８０００〜ＢＦＦＦのアドレスが
発生された状態で、バンク選択用出力ポート２３ｉから
のバンク選択信号がＡＮＤ回路２３ｆ〜２３ｈに選択的
に供給されることで、ＡＮＤ回路２３ｆ〜２３ｈの出力
がＯＲ回路２３ｊ，２３ｋを介して上位アドレス信号Ａ
１５，Ａ１６としてメモリ部２１に供給される。メモリ
部２１では、ＯＲ回路２３ｊ，２３ｋの出力の有無を検
出することで、共通メモリ領域及び複数のバンクメモリ
領域を選択する。

【００３１】なお、上記メモリ切替制御回路２３におい
て、ＭＰＵ２２から発生されるアドレス信号（Ａ１５〜
Ａ０）は、メモリ部２１以外の図示しないＲＡＭにも与
えられており、バンク選択用出力ポート２３ｉに与えれ
るチップセレクト信号（ＣＳ）も次に、メモリ部２１に
おけるメモリ切り替えの動作を説明する。 （１）ＭＰＵ２２がメモリ部２１の共通メモリ領域から
プログラムを読み出す。 （２）共通メモリ領域からバンクメモリ領域にプログラ
ムがジャンプする際に、その前にＭＰＵ２２がどのバン
クメモリ領域を選択するかの情報（Ｄ７〜Ｄ０）をソフ
トによりメモリ切替制御回路２３に出力する。 （３）メモリ切替制御回路２３では、情報（Ｄ７〜Ｄ
０）に基づいてバンク選択用出力ポート２３ｉにより出
力されたバンク選択信号と上位アドレス信号（Ａ１５，
Ａ１４）とを用いてメモリ部２１に対する上位アドレス
信号（Ａ１６，Ａ１５）を生成し、メモリ部２１に供給
する。

【００３２】したがって、上記実施の形態によれば、１
個のメモリチップから成るメモリ部２１に共通メモリ領
域及び複数のバンクメモリ領域を備え、各々メモリにメ
モリアドレスを割り当てる構成に着目しており、メモリ
切替制御回路２３にて複数のバンクメモリ領域を選択す
るためのバンク選択信号とＭＰＵ２２から発生される上
位のアドレス信号（Ａ１５，Ａ１４）とを用いて上位の
メモリアドレス信号（Ａ１６，Ａ１５）を生成し、メモ
リ部２１に与えている。すると、メモリ部２１内でこの
上位のメモリアドレス信号（Ａ１６，Ａ１５）がＭＰＵ
２２から与えられるアドレス信号（Ａ１４〜Ａ０）に加
えられてメモリアドレスが生成され、このメモリアドレ
スに基づいて、共通メモリ領域及び複数のバンクメモリ
領域から選択的にデータが読み出される。

【００３３】このため、共通メモリ領域及び複数のバン
クメモリ領域を内蔵した１個のメモリチップであるメモ
リ部２１を用いて、このメモリ部２１内で共通メモリ領
域及び複数のバンクメモリ領域に対応するアドレスに基
づいてメモリ切替を行なうことで、同一アドレス空間に
複数のメモリチップを割り当てることなく、限られたア
ドレス空間を有するコンピュータ回路に対してメモリ容
量の増加を図ることが可能となる。

【００３４】さらに、メモリ部２１内で共通メモリ領域
及び複数のバンクメモリ領域の切り替えを行なうこと
で、部品実装及び価格の面でも有利となり、メモリに対
する利用効率も改善される。

【００３５】なお、上記実施の形態において、メモリ部
２１にＲＯＭを使用しているが、このメモリ部２１の複
数のバンクメモリ領域に対してはＲＡＭ，入出力ポー
ト，あるいはこれらが混合された回路でも実施可能であ
る。また、メモリ部２１には１６ｋバイトおきに３つの
不使用ブロックを持っているが、メモリ切替制御回路２
３の構成を変えれば１６ｋバイトのバンクメモリ領域を
６ブロックにすることもできるし、共通メモリ領域のブ
ロックとバンクメモリ領域のブロックの大きさを変える
こともできる。

【００３６】また、メモリ切替制御回路２３は、ソフト
でバンクを切り替える方法が一般的であるが、ハードで
切り替える方法も可能である。さらに、メモリ部２１に
おいて、共通メモリ領域を持たず、すべてのメモリブロ
ックをバンクメモリ領域と考えることも可能である。す
なわち、ＭＰＵ２２のリセット時に必ず特定のバンクメ
モリ領域を選択してプログラムをスタートし、以後プロ
グラムの進行に応じて、バンクメモリ領域を切り替える
方法である。この場合、必ず同アドレス空間のバンクメ
モリ領域ではなく、別アドレスのバンクメモリ領域への
移動となる。

【００３７】なお、この発明は上記実施の形態に必ずし
も限定されるものではなく、この他その要旨を逸脱しな
い範囲で種々変形して実施できることはもちろんのこと
である。

【００３８】

【発明の効果】以上詳述したようにこの発明によれば、
複数のメモリチップを必要とせずに、限られたアドレス
空間を有するコンピュータ回路に対してメモリ容量の増
加を図り得るメモリ切替処理装置及び方法を提供するこ
とができる。

【図面の簡単な説明】

【図１】この発明に係るメモリ切替処理装置及び方法の
一実施の形態を示すブロック構成図。

【図２】同実施の形態における共通メモリ及び複数のバ
ンクメモリに対するアドレスの割り当てを説明するため
に示す図。

【図３】同実施の形態におけるメモリ切替制御回路の一
例を示す回路構成図。

【図４】従来のメモリ切替処理装置を示すブロック構成
図。

【図５】同従来装置における共通メモリ及び複数のバン
クメモリに対するアドレスの割り当てを説明するために
示す図。

【図６】同従来装置におけるメモリ切替制御回路の一例
を示す回路構成図。

【符号の説明】

１１…共通メモリ、 １２…バンク１メモリ、 １３…バンク２メモリ、 １４…バンク３メモリ、 １５，２２…ＭＰＵ、 １６，２３…メモリ切替制御回路、 ２１…メモリ部。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 予め決められたアドレス空間を有する装
   置に適用されるものであって、データを格納し、アドレ
   ス発生源から発生される前記アドレス空間に対応した第
   １のアドレスに基づいて少なくとも前記データを読み出
   し可能な複数のメモリを備え、これら複数のメモリのう
   ちの少なくとも一部が前記アドレス空間内の同一アドレ
   ス空間に配置されており、前記第１のアドレスに応じ
   て、前記複数のメモリを選択するための選択信号を各々
   メモリに与えることで、前記複数のメモリから選択的に
   データの読み出しを行なうように各々メモリを切り替え
   るメモリ切替処理装置において、 １個のメモリチップから成り、このメモリチップに前記
   複数のメモリを内蔵し、各々メモリに当該メモリチップ
   における物理アドレスとしての第２のアドレスを割り当
   てるメモリ部と、 このメモリ部内の前記複数のメモリに与えるべく前記選
   択信号及び前記第１のアドレスの一部のうち少なくとも
   一方を前記第２のアドレスの一部に生成し、該第２のア
   ドレスの一部を前記第１のアドレスに加えて前記第２の
   アドレスを生成させるようにして前記メモリ部に与える
   ことで、前記複数のメモリを選択的に切り替えるメモリ
   切替制御手段とを具備してなることを特徴とするメモリ
   切替処理装置。
2. 【請求項２】 前記メモリ切替制御手段は、前記アドレ
   ス発生源から発生される前記第１のアドレスが予め決め
   られたビット数から成る場合に、前記第１のアドレスの
   上位ビットの一部、もしくは該第１のアドレスの上位ビ
   ットの一部と前記複数のメモリを選択するための情報と
   を用いて、前記第２のアドレスの上位ビットの一部を生
   成し、該第２のアドレスの上位ビットの一部を前記第１
   のアドレスを形成する複数ビットに加えるようにして前
   記メモリ部に与える手段を有してなることを特徴とする
   請求項１記載のメモリ切替処理装置。
3. 【請求項３】 前記メモリ部は、複数のメモリのうち一
   方が共通メモリであり、その他が複数のバンクメモリで
   ある場合に、前記共通メモリが前記第２のアドレスの先
   頭になるように、前記共通メモリ及び前記複数のバンク
   メモリを順に配置してなることを特徴とする請求項１記
   載のメモリ切替処理装置。
4. 【請求項４】 予め決められたアドレス空間を有する装
   置において、データを格納し、アドレス発生源から発生
   される前記アドレス空間に対応した第１のアドレスに基
   づいて少なくとも前記データを読み出し可能な複数のメ
   モリを用いた場合に、これら複数のメモリのうちの少な
   くとも一部が前記アドレス空間内の同一アドレス空間に
   配置されている状態で、前記第１のアドレスに応じて、
   前記複数のメモリを選択するための選択信号を各々メモ
   リに与えることで、前記複数のメモリから選択的にデー
   タの読み出しを行なうように各々メモリを切り替えるメ
   モリ切替処理方法において、 １個のメモリチップから成り、このメモリチップに前記
   複数のメモリを内蔵し、各々メモリに当該メモリチップ
   における物理アドレスとしての第２のアドレスを割り当
   てるメモリ部を備えた場合に、 このメモリ部内の前記複数のメモリに与えるべく前記選
   択信号及び前記第１のアドレスの一部のうち少なくとも
   一方を前記第２のアドレスの一部に生成し、該第２のア
   ドレスの一部を前記第１のアドレスに加えて前記第２の
   アドレスを生成させるようにして前記メモリ部に与える
   ことで、前記複数のメモリを選択的に切り替えるように
   したことを特徴とするメモリ切替処理方法。
5. 【請求項５】 前記第１のアドレスが予め決められたビ
   ット数から成るとき、 前記第１のアドレスの上位ビットの一部、もしくは該第
   １のアドレスの上位ビットの一部と前記複数のメモリを
   選択するための情報とを用いて、前記第２のアドレスの
   上位ビットの一部を生成し、該第２のアドレスの上位ビ
   ットの一部を前記第１のアドレスを形成する複数ビット
   に加えるようにして前記メモリ部に与えるようにしたこ
   とを特徴とする請求項４記載のメモリ切替処理方法。
6. 【請求項６】 前記メモリ部は、複数のメモリのうち一
   方が共通メモリであり、その他が複数のバンクメモリで
   ある場合に、前記共通メモリが前記第２のアドレスの先
   頭になるように、前記共通メモリ及び前記複数のバンク
   メモリを順に配置してなることを特徴とする請求項４記
   載のメモリ切替処理方法。