JPH01226052A

JPH01226052A - メモリ制御装置

Info

Publication number: JPH01226052A
Application number: JP5295388A
Authority: JP
Inventors: Toshio Kamata; 寿夫鎌田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-03-07
Filing date: 1988-03-07
Publication date: 1989-09-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、マイクロプロセッサの通常のアドレスデー
タで指定できる範囲以上の空間を有したＲＯＭを効率的
に制御するメモリ制御装置に関する。

（従来の技術）半導体メモリの集積化技術の進歩により、大規模のメモ
リを構成することが可能になっている。

このメモリの容量は、マイクロプロセッサが通常アクセ
スできるメモリ空間よりも大きなものである。このため
に、マイクロプロセッサのプログラムをメモリに格納し
て用いるとしても、未使用空間を生じることになる。

そこで、未使用空間を有効に活用するために。

第３図に示すような制御装置が従来用いられている。即
ち、マイクロプロセッサ１１のアドレスバス１２とデー
タバス１３とはＲＯＭ１４に接続されている。アドレス
バス１２は更にアドレスデコーダ１５にも接続され、デ
ータバス１３はアドレスレジスタ１６にも接続されてい
る。そして、アドレスデコーダ１５のデコード出力は、
ＲＯＭ１４のチップイネーブル信号として使用され、ま
たアドレスレジスタ１６の出力は、セレクタ１７を介し
てＲＯＭ１４の上位アドレスを指定するのに利用される
。セレクタ１７は、アドレスバス１２からの上位アドレ
スまたはアドレスレジスタ１６からの上位アドレスのい
ずれか一方を選択してＲＯＭ１４に与える。

上記マイクロプロセッサ１１が想定し得るアドレス空間
は、第４図に示すように固定のアドレス空間Ａと、バン
クエリアＢである。

これに対して実際のＲＯＭＩ　１のメモリ空間は、固定
アドレス空間Ａｌｌと、バンクエリアとしての分割空間
Ａ１２．　Ａ１３．　Ａ１４がある。そして分割窓Ｉｕ
ｌ　Ａ　１２．　Ａ　１３．　Ａ　１４はそれぞれ固定
アドレス空間と同様な容量である。

上記ＲＯＭ１４のアドレス空間は、マクロプロセッサ１
１が通常に直接指定できるアドレスは、固定アドレス空
間Ａｌｌの範囲である。この固定アドレス空間Ａｌｌの
アクセスのみで用が足りる場合には、アドレスバス１２
を通じて固定アドレス空間Ａｌｌの下位アドレスが指定
され、上位アドレスはセレクタ１７を通じて指定される
。ＲＯＭ１４からのデータはデータバス１３を通じてマ
イクロプロセッサ１１に読取られる。

ＲＯＭ１４は、更に、固定アドレス空間Ａｌｌと同様な
複数の分割空間Ａ１２．　Ａ１３．　Ａｌ１を有し、マ
イクロプロセッサ１１の直接アドレス指定容量よりも大
きな容量である。

そこで、これらの分割空間Ａ１２．　Ａ１３．　Ａｌ１
をアクセスする場合には、アドレスデコーダ１５により
セレクタ１７を切換え、セレクタ１７にアドレスレジス
タ１６の出力を選択させる。そして、アドレスレジスタ
１６にデータバス１３を介して、アドレスの上位２ビツ
トを与える。これによりアドレスバス１２からのアドレ
スデータはＲＯＭ１４空間の下位アドレスを、またアド
レスレジスタ１６の出力が上位アドレスを指定する。ア
ドレスレジスタ１６の出力は、その内容に応じて分割空
間Ａ１２．　Ａ１３．　Ａｌ１のいずれかを指定すると
ともに上位アドレスを指定する。

（発明が解決しようとする課題）上記従来のメモリ制御装置は、ＲＯＭ１４の固定アドレ
ス空間のプログラムデータを読出している途中で、分割
空間のデータを必要とした場合に上述した制御が得られ
る。

しかしながら、従来の装置は、ＲＯＭ１４の固定アドレ
ス空間をアクセスしてプログラムデータを読取り実行し
ている途中に、分割空間の１つをアクセスして必要なデ
ータを読み出すという機能に限定されている。このよう
な機能に限定されると、例えば１つの分割空間にプログ
ラムデータが格納されており、他の分割空間にそのプロ
グラム実行に必要なデータが格納されているような場合
、メモリアクセスが複雑になる。つまり、固定アドレス
空間と、１つの分割空間の切換えにおいては、アドレス
レジスタの出力をセレクタを介して出力するか否かの制
御でよいが、分割空間と他の分割空間との切換えを行な
う場合には、その都度アドレスレジスタ１６のデータを
一回退避させて、他方の分割空間の上位アドレスを送ら
なければならず、アクセス効率が悪い。

そこでこの発明は、マイクロプロセッサにより直接アド
レス指定できる空間よりも更に多（の空間を有したＲＯ
Ｍをアドレス制御する場合、制御の自由度が拡大されか
つ、アクセス効率のよいメモリ制御装置を提供すること
を目的とする。

［発明の構成］（課題を解決するための手段）この発明は、マイクロプロセッサからのアドレスデータ
により直接指定できる固定アドレス空間と、このアドレ
ス空間の他に、該アドレス空間と同様な容量の複数の分
割空間を有したＲＯＭをアクセスする場合、次の手段を
備える。

すなわち、第１．第２のアドレスレジスタにマイクロプ
ロセッサのデータバスを接続し、セレクタに、第１．第
２のアドレスレジスタの出力及び前記マイクロプロセッ
サのアドレスバス出力が入力するように構成する。この
セレクタは、前記アドレスバス出力の単独出力状態、前
記アドレスバス出力と前記第１のアドレスレジスタの出
力との組合わせ出力状態、前記第２のアドレスレジスタ
出力の単独出力状態の３つの状態を選択的にとり得るこ
とができる。この状態は、アドレスデコーダにより制御
されるもので、前記マイクロプロセッサからの入力出力
命令及びアドレスデータが供給され、この入力情報によ
り、入力出力命令が有るときには前記第２のアドレスレ
ジスタ出力の単独出力状態に前記セレクタを制御し、前
記入力出力命令が無いときには前記アドレスデータの内
容に応じて、前記アドレスバス出力の単独出力状態に前
記セレクタを制御するか、又は、前記アドレスバス出力
と前記第１のアドレスレジスタ出力との組合わせ出力状
態に前記セレクタを制御するものである。

（作用）上記の手段により、本発明では、第１、第２のアドレス
レジスタを備え、２つの分割領域をアクセスできるアド
レスを用意することができる。

そして、いずれの分割領域をアクセスするかは、マイク
ロプロセッサの入力出力命令を利用することにより、プ
ログラムデータ要求か通常データ要求かを認識できるの
で容易にアクセス領域を切換えることができる。

（実施例）以下この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、マイクロプロセッ
サ２１のアドレスバス２２は、セレクタ２３及びアドレ
スデコーダ２４に接続される。

またマイクロプロセッサ２１とＲＯＭ２６間には、デー
タバス２５が接続され、このデータバス２５は第１．第
２のアドレスレジスタ２７．２８にも接続される。さら
にマイクロプロセッサ２１の入力出力命令Ｘｉは、アド
レスデコーダ２４に供給されている。アドレスデコーダ
２４は、入力出力命令Ｘ１とアドレスバス２２からのア
ドレスデータの内容に応じて、チップイネーブル信号Ｘ
２を出力するとともに、２ビツトのセレクタ制御信号Ｘ
３を出力する。チップイネーブル信号Ｘ２は、ＲＯＭ２
６のチップ選択状態、または、これ以外のＲＯＭを制御
状態にする。

セレクタ２３には、第１、第２のアドレスレジスタ２７
．２８の出力及びアドレスバス２２からのアドレスデー
タが供給されている。

ここで、セレクタ２３は、セレクタ制御信号Ｘ３の内容
に応じて、アドレスバス２２からのアドレスデータを単
独選択した状態、又は、アドレスバス２２からのアドレ
スデータと第１のアドレスレジスタ２７の出力を組合わ
せて選択した状態、又は、第２のアドレスレジスタ２８
の出力を単独に選択した状態の３つの状態を取ることが
できる。

セレクタ２３で選択導出されたアドレスデータは、ＲＯ
Ｍ２６のアドレス指定部に供給される。

本実施例は上記のように構成される。

（１）ＲＯＭ２６の固定アドレス空間のみを通常のアク
セスで直接指定する場合には、セレクタ制御信号Ｘ３は
、セレクタ２３がアドレスバス２２のアドレスデータを
選択してＲＯＭ２６に与えるように制御する。セレクタ
制御信号Ｘ３はこの時“００”であり、これは入力出力
命令Ｘ１が例えば“Ｏａであるからである。

（２）次に、ＲＯＭ２６から単にデータを読出すために
の１つの分割領域をアクセスする場合には、入力出力命
令Ｘ１は′０”であるが、１６ビツトのアドレスのうち
、例えば上記２ビツトが“１０”または０１”または′
１１”となる。このときは、セレクタ２３の出力はその
上位２ビツトの“１０”または“０１”または１１“に
応じてＲＯＭ２６の分割領域Ａ１２．　Ａ１３．　Ａ１
４をアクセスする。またこのときは、セレクタ制御信号
Ｘ３は、第１のレジスタ２７の出力は、データバス２５
を介して与えられており、ＲＯＭ２６の上位アドレスを
指定し、下位アドレスはアドレスバス２２からの出力が
利用される。

（３）次に、ＲＯＭ２６の１つの分割空間をアクセスし
ている途中で、他の分割空間をアクセスする場合には、
アドレス２７とアドレスバス２２の出力の組合わせ出力
状態と、アドレスレジスタ２８の出力の単独出力状態と
がセレクタ２３において切換えられる。つまり、第２図
に示す真理値表のように、入出力命令ＸＩが例えば“１
”になると第２のレジスタ２８の出力が選択される。

上記のように本実施例は、入出力命令を利用し、また第
１．第２のレジスタを用意することにより、分割空間の
プログラムを実行している途中で、他の分割空間のアク
セスという規則性の無い要求が生じたとしても高速でそ
のアクセスを実現することができる。

［発明の効果］以上説明したようにこの発明によれば、バンクＲＯＭ空
間内のプログラムを実行している途中においても、他の
分割空間のデータをアクセスすることができ、大容量化
の進むＲＯＭを有効に活用することができ、しかも入出
力命令を利用することにより簡単な構成でメモリ制御を
行なうことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の回路の動作を説明するために示した動作説明図、
第３図は従来のメモリ制御装置を示す回路図、第４図は
マイクロプロセッサとＲＯＭとのアドレス空間説明図で
ある。２１・・・マイクロプロセッサ、２２・・・アドレスバ
ス、２３・・・セレクタ、２４・・・アドレスデコーダ
、２５・・・データバス、２６・・・ＲＯＭ、２７．２
８・・・第１．第２のアドレスレジスタ。出願人代理人　　弁理士　鈴江武彦

Claims

【特許請求の範囲】マイクロプロセッサからのアドレスデータにより直接指
定できる固定アドレス空間と、このアドレス空間の他に
該アドレス空間と同様な容量の複数の分割空間とを有し
たＲＯＭと、前記マイクロプロセッサのデータバスが接続される第１
、第２のアドレスレジスタと、この第１、第２のアドレスレジスタの出力及び前記マイ
クロプロセッサのアドレスバス出力が入力され、前記ア
ドレスバス出力の単独出力状態、前記アドレスバス出力
と前記第１のアドレスレジスタの出力との組合わせ出力
状態、前記第２のアドレスレジスタ出力の単独出力状態
の３つの状態を選択的にとり得るセレクタと、前記マイクロプロセッサからの入出力命令及びアドレス
データが供給され、この入力情報により、入出力命令が
有るときには前記第２のアドレスレジスタ出力の単独出
力状態に前記セレクタを制御し、前記入出力命令が無い
ときには前記アドレスデータの内容に応じて、前記アド
レスバス出力の単独出力状態に前記セレクタを制御する
か、又は、前記アドレスバス出力と前記第１のアドレス
レジスタ出力との組合わせ出力状態に前記セレクタを制
御するアドレスデコーダとを具備したことを特徴とする
メモリ制御装置。