JPS60229152A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS60229152A JPS60229152A JP8364684A JP8364684A JPS60229152A JP S60229152 A JPS60229152 A JP S60229152A JP 8364684 A JP8364684 A JP 8364684A JP 8364684 A JP8364684 A JP 8364684A JP S60229152 A JPS60229152 A JP S60229152A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- base address
- memory chips
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は、複数のメモリチップを有し、このメモリチッ
プ群に所望のベースアドレスを設定し得るとともに、メ
モリ容量の異なる２種類のメモリチップを実装する際に
も連続のメモリエリアを設定可能なメモリ装置に関する
。
プ群に所望のベースアドレスを設定し得るとともに、メ
モリ容量の異なる２種類のメモリチップを実装する際に
も連続のメモリエリアを設定可能なメモリ装置に関する
。
従来のメモリ装置として複数種のメモリチップ例えばピ
ンコンパチブルなＲＡＭおよびＰ−ＲＯＭをセットでき
るとともに、このメモリチップ群が配置されるアドレス
エリアすなわちベースアドレスを任意に設定できるもの
が知られている。
ンコンパチブルなＲＡＭおよびＰ−ＲＯＭをセットでき
るとともに、このメモリチップ群が配置されるアドレス
エリアすなわちベースアドレスを任意に設定できるもの
が知られている。
ところで、このようなメモリ装置においては、上記アド
レスエリアをさらにアドレスデコーダにより均等に分割
しているため、容量の異なるメモリチップを混用した場
合、メモリ境界が連続にならないという不都合があった
。第２図（ａ）はベースアドレスを０１００ＯＯＨとし
、各メモリチップの割当エリアを１６にバイトに分割し
た例を示す。
レスエリアをさらにアドレスデコーダにより均等に分割
しているため、容量の異なるメモリチップを混用した場
合、メモリ境界が連続にならないという不都合があった
。第２図（ａ）はベースアドレスを０１００ＯＯＨとし
、各メモリチップの割当エリアを１６にバイトに分割し
た例を示す。
この場合、１６にバイトのメモリチップを４個用いる場
合は問題ないが、例えばメモリチップ４を８１（バイト
のもので置き換えるとこのメモリチップ４は０ＩＣＯＯ
ＯＨ〜０ＩＤＦＦＦＨと０ＩＥＯＯＯＨ〜０１ ＦＦＦ
ＦＨの２つのアドレスでアクセスされてこのメモリ装置
を用いたシステムの誤動作の原因となる。この欠点は、
例えばアドレスエリア後半の０ＩＥＯＯＯＨ〜ＯＩ Ｆ
ＦＦＦＨをプログラム側でアクセスしないようにすれば
解決することができるが、今度は、例えばメモリチップ
３と４とを８にバイトのもので置き換えた場合、メモリ
チップ３の割当エリアは０１８０００Ｈ〜０１９ＦＦＦ
Ｈ，メモリチップ４の割当エリアは０ＩＣＯＯＯＨ〜０
１ ＤＦＦＦＨとなり、メモリ空間０１ＡＯＯＯＨ−０
１８ＦＦＦＨが空白となってメモリ境界が不連続となり
、メモリ空間の利請Δが低下する。
合は問題ないが、例えばメモリチップ４を８１（バイト
のもので置き換えるとこのメモリチップ４は０ＩＣＯＯ
ＯＨ〜０ＩＤＦＦＦＨと０ＩＥＯＯＯＨ〜０１ ＦＦＦ
ＦＨの２つのアドレスでアクセスされてこのメモリ装置
を用いたシステムの誤動作の原因となる。この欠点は、
例えばアドレスエリア後半の０ＩＥＯＯＯＨ〜ＯＩ Ｆ
ＦＦＦＨをプログラム側でアクセスしないようにすれば
解決することができるが、今度は、例えばメモリチップ
３と４とを８にバイトのもので置き換えた場合、メモリ
チップ３の割当エリアは０１８０００Ｈ〜０１９ＦＦＦ
Ｈ，メモリチップ４の割当エリアは０ＩＣＯＯＯＨ〜０
１ ＤＦＦＦＨとなり、メモリ空間０１ＡＯＯＯＨ−０
１８ＦＦＦＨが空白となってメモリ境界が不連続となり
、メモリ空間の利請Δが低下する。
本発明は、上述の従来形における問題点に鑑みてなされ
たもので、容量の異なる複数種のメモリチップがセット
可能なメモリ装置において、２種類のメモリチップを実
装した場合にもメモリ境界を連続にしてメモリ空間を効
率よくかつプログラムに制限を与えることなく利用でき
るようにすることを目的とする。
たもので、容量の異なる複数種のメモリチップがセット
可能なメモリ装置において、２種類のメモリチップを実
装した場合にもメモリ境界を連続にしてメモリ空間を効
率よくかつプログラムに制限を与えることなく利用でき
るようにすることを目的とする。
本発明は、メモリポート等のメモリ装置において、ベー
スアドレスの設定を独立に行なうことができる２つのベ
ースアドレス設定手段と、これらのベースアドレス設定
手段の一方の出力をメモリチップ選択信号としてメモリ
に供給するメモリチップ選択手段とを設けることを特徴
とする。したがって、本発明によれば、例えばＰ−ＲＯ
Ｍ とＲＡＭのように容量の異なるメモリチップを混用
しても、連続したメモリ領域に配置することができるた
め、メモリ空間を効率よく、プログラムに制限を与える
ことなく利用することができる。
スアドレスの設定を独立に行なうことができる２つのベ
ースアドレス設定手段と、これらのベースアドレス設定
手段の一方の出力をメモリチップ選択信号としてメモリ
に供給するメモリチップ選択手段とを設けることを特徴
とする。したがって、本発明によれば、例えばＰ−ＲＯ
Ｍ とＲＡＭのように容量の異なるメモリチップを混用
しても、連続したメモリ領域に配置することができるた
め、メモリ空間を効率よく、プログラムに制限を与える
ことなく利用することができる。
以下、図面を用いて本発明の詳細な説明する。
第１図は、本発明の１実施例に係るメモリ装置のメモリ
チップイネーブル発生回路部分の構成を示す。同図の装
置は、メ７スアドレス設定部ＢＡＳＩ 、ＢＡＳ２、ア
ドレスデコーダＡＤＣ１゜ＡＤＣ２、切換端子Ｊｌ 、
Ｊ２．Ｊ３ 、Ｊ４および図示しないメモリチップト４
を具備する。
チップイネーブル発生回路部分の構成を示す。同図の装
置は、メ７スアドレス設定部ＢＡＳＩ 、ＢＡＳ２、ア
ドレスデコーダＡＤＣ１゜ＡＤＣ２、切換端子Ｊｌ 、
Ｊ２．Ｊ３ 、Ｊ４および図示しないメモリチップト４
を具備する。
ベースアドレス設定部ＢＡｓ １ 、ＢＡＳ ２のアド
レス入力端子には、Ａ２３〜ＡＯの信号線からなる２４
ビツトのアドレスバスＡＢが接続されている。また、各
ベースアドレス設定部ＢＡＳＩ。
レス入力端子には、Ａ２３〜ＡＯの信号線からなる２４
ビツトのアドレスバスＡＢが接続されている。また、各
ベースアドレス設定部ＢＡＳＩ。
ＢＡＳ２は、それぞれ所望のメモリ領域とメモリチップ
ト４の容量に応じて定まるベースアドレスが予め設定さ
れており、図示しない中央処理装置（ＣＰＵ）等からア
ドレスバスＡＢを介して送出されるアドレスデータが上
記ベースアドレスに一致したときアドレスデコーダＡＤ
ＣＩ、ＡＤＣ２の有効信号Ｅを送出するとともに各メモ
リチップト４への領域割り当てを示゛す２値信号をＤＡ
。
ト４の容量に応じて定まるベースアドレスが予め設定さ
れており、図示しない中央処理装置（ＣＰＵ）等からア
ドレスバスＡＢを介して送出されるアドレスデータが上
記ベースアドレスに一致したときアドレスデコーダＡＤ
ＣＩ、ＡＤＣ２の有効信号Ｅを送出するとともに各メモ
リチップト４への領域割り当てを示゛す２値信号をＤＡ
。
ＤＢを送出する。
切換端子Ｊ１〜Ｊ４は、それぞれ端子１〜２間または２
〜３間をジャン／Ｑ−ピンにより短絡することによりア
ドレスデコーダＡＤＣ１オヨヒＡＤｃ２のいずれか一方
からのチップイネーブル信号を選択してメモリチップト
４に供給するためのものである。各メモリチップは、ア
ドレスバスＡＢの上位ビットがベースアドレスと一致し
かつベースアドレス設定部からの２値信号によりアドレ
スデコーダの出力がＨレベルとなってチップイネーブル
信号が与えられたときアクセス可能となり、アドレスバ
スＡＢの下位ピットでアクセスされる。
〜３間をジャン／Ｑ−ピンにより短絡することによりア
ドレスデコーダＡＤＣ１オヨヒＡＤｃ２のいずれか一方
からのチップイネーブル信号を選択してメモリチップト
４に供給するためのものである。各メモリチップは、ア
ドレスバスＡＢの上位ビットがベースアドレスと一致し
かつベースアドレス設定部からの２値信号によりアドレ
スデコーダの出力がＨレベルとなってチップイネーブル
信号が与えられたときアクセス可能となり、アドレスバ
スＡＢの下位ピットでアクセスされる。
次に、第１図のメモリ装置の動作を第２図のメモリマツ
プを参照しなから説明する。
プを参照しなから説明する。
以下においては、３個の１６にバイトＰ−ＲＯＭおよび
１個の８にバイトＲＡＭの計４個のメモリチップを用い
、装置全体のベースアルレスを０１００００Ｈとした場
合すなわち、４個のメモリチップを０１００００Ｈ〜ｏ
ＩＤＦＦＦＨに配置する場合を例にとって説明する。
１個の８にバイトＲＡＭの計４個のメモリチップを用い
、装置全体のベースアルレスを０１００００Ｈとした場
合すなわち、４個のメモリチップを０１００００Ｈ〜ｏ
ＩＤＦＦＦＨに配置する場合を例にとって説明する。
第１図の装置において、ペースアドレス設定部ＢＡＳＩ
は、メモリチップト３すなわちＲＯＭ１〜３用の第１の
ベースアドレス０１ｏｏｏｏＨが設定されており、アド
レスデータＡ２３〜Ａ１６をチェックしてこれがＯＩＨ
であれば有効信号とメモリチップを選択するためのアド
レス信号Ａ１５゜Ａ１４を出力する。アドレスデコーダ
ＡＤＣ１”ｉ？はＥ端子に有効信号が入力すると、ＤＡ
、ＤＢ端子に入力するアドレス信号Ａ１５．Ａ１４をデ
コードしてチップイネーブル信号を出力する。下表に入
力信号ＤＡ、ＤＢとＨレベルを出力する出力端との関係
を示す。
は、メモリチップト３すなわちＲＯＭ１〜３用の第１の
ベースアドレス０１ｏｏｏｏＨが設定されており、アド
レスデータＡ２３〜Ａ１６をチェックしてこれがＯＩＨ
であれば有効信号とメモリチップを選択するためのアド
レス信号Ａ１５゜Ａ１４を出力する。アドレスデコーダ
ＡＤＣ１”ｉ？はＥ端子に有効信号が入力すると、ＤＡ
、ＤＢ端子に入力するアドレス信号Ａ１５．Ａ１４をデ
コードしてチップイネーブル信号を出力する。下表に入
力信号ＤＡ、ＤＢとＨレベルを出力する出力端との関係
を示す。
Ａ１５ Ａ１４ 出力端
０ ０ Ｙ。
０ １ Ｙ。
１ ０ Ｙ２
１ １ Ｙ３
一方、ペースアドレス設定部ＢＡＳ２には８にバイトＲ
ＡＭであるメモリチップ４のための第２のベースアドレ
ス０ＩＣＯＯＯＨが設定されており、アドレスデータＡ
２３〜Ａ１４をチェックしてＡ２３〜Ａ１６がＯＩＨで
かっＡ１５〜ＡＩ４がＩＩＢであれば、有効信号とメモ
リチップを選択するための信号Ａ’１４−０およびＡ１
３を出力する。アドレスデコーダＡＤＣＩではＥｉｉｌ
［有効信号が入力側ると、ＤＡ、ＤＢ端子に入力する信
号Ａ’１４．Ａ１３をデコードしてアドレスデコーダＡ
ＤＣ１と同様にいずれかの出力端、ここでは信号ＤＡ−
０であるからＹｏまたは￥１に、Ｈし訣ルのチップイネ
ーブル信号を送出する。
ＡＭであるメモリチップ４のための第２のベースアドレ
ス０ＩＣＯＯＯＨが設定されており、アドレスデータＡ
２３〜Ａ１４をチェックしてＡ２３〜Ａ１６がＯＩＨで
かっＡ１５〜ＡＩ４がＩＩＢであれば、有効信号とメモ
リチップを選択するための信号Ａ’１４−０およびＡ１
３を出力する。アドレスデコーダＡＤＣＩではＥｉｉｌ
［有効信号が入力側ると、ＤＡ、ＤＢ端子に入力する信
号Ａ’１４．Ａ１３をデコードしてアドレスデコーダＡ
ＤＣ１と同様にいずれかの出力端、ここでは信号ＤＡ−
０であるからＹｏまたは￥１に、Ｈし訣ルのチップイネ
ーブル信号を送出する。
ここで、アドレスデコーダＡＤＣＩのチップイネーブル
信号Ｙｏ％Ｙ３はメモリチップト４の順に対応して切換
端子Ｊ１〜Ｊ４それぞれの端子１に接続し、アドレスデ
コーダＡＤＣ２のチップイネーブル信号Ｙｏ−Ｙ３はメ
モリチップ４〜１の順に対応して切換端子Ｊ４〜Ｊ１そ
れぞれの端子３に接続している。これにより切換端子５
１〜〜Ｊ４それぞれの１〜２端子間をノヤン、Ｑ−する
か、３〜２端子間をジャンパーするかによって、メモリ
チップト４を第１のベースアドレスに対応させるか第２
のベースアドレスに対応させるかを選択することができ
る。
信号Ｙｏ％Ｙ３はメモリチップト４の順に対応して切換
端子Ｊ１〜Ｊ４それぞれの端子１に接続し、アドレスデ
コーダＡＤＣ２のチップイネーブル信号Ｙｏ−Ｙ３はメ
モリチップ４〜１の順に対応して切換端子Ｊ４〜Ｊ１そ
れぞれの端子３に接続している。これにより切換端子５
１〜〜Ｊ４それぞれの１〜２端子間をノヤン、Ｑ−する
か、３〜２端子間をジャンパーするかによって、メモリ
チップト４を第１のベースアドレスに対応させるか第２
のベースアドレスに対応させるかを選択することができ
る。
この実施例においては、切換端子Ｊ１〜Ｊ３は１〜２端
子間を短絡し、切換端子Ｊ４は３〜２端子間を短絡する
ことにより３個の１６ｋｐ−ＲＯＭ１〜３は第１のベー
スアドレスでアクセス可能とし、１個の８ｋＲＡＭは第
２のベースアドレスでアクセス可能としている。これに
より、ＲＯＭ１〜３のそれぞれは、第２図（ａｌに示す
ように、メモリチップト３で示す０１００００ Ｈ〜０
１８ＦＦＦＨの各領域に割り当てられ、ＲＡＭは第２図
（ｂ）のメモリチップ４で示す領域０１ＣＯＯＯＨ〜０
ＩＤＦＦＦＨに割り当てられる。したがってＲＯＭ１〜
３およびＲＡＭは第２図（ｃ） ニ示すように０１００
ｏｏＨ〜０ＩＤＦＦＦＨの間の各領域に連続に配置され
る。
子間を短絡し、切換端子Ｊ４は３〜２端子間を短絡する
ことにより３個の１６ｋｐ−ＲＯＭ１〜３は第１のベー
スアドレスでアクセス可能とし、１個の８ｋＲＡＭは第
２のベースアドレスでアクセス可能としている。これに
より、ＲＯＭ１〜３のそれぞれは、第２図（ａｌに示す
ように、メモリチップト３で示す０１００００ Ｈ〜０
１８ＦＦＦＨの各領域に割り当てられ、ＲＡＭは第２図
（ｂ）のメモリチップ４で示す領域０１ＣＯＯＯＨ〜０
ＩＤＦＦＦＨに割り当てられる。したがってＲＯＭ１〜
３およびＲＡＭは第２図（ｃ） ニ示すように０１００
ｏｏＨ〜０ＩＤＦＦＦＨの間の各領域に連続に配置され
る。
第１図は本発明の１実施例に係るメモリ装置の部分回路
図、第２図は第１図のメモリ装置における各メモリチッ
プの配置を示すメモリマツプである。 Ａ Ｂ ・＝−・アドレスバス、ＢＡＳＩ、ＢＡＳ２・
・・・・・ペースアドレス設定部、ＡＤＣＩ、ＡＤＣ２
・・・・・・アドレスデコーダ、 Ｊｌ、Ｊ２．Ｊ３．Ｊ４・川・・切換端子。 特許出願人 立石電機株式会社 代理人 弁理士 伊 東 辰 雄 代理人 弁理士 伊 東 哲 也
図、第２図は第１図のメモリ装置における各メモリチッ
プの配置を示すメモリマツプである。 Ａ Ｂ ・＝−・アドレスバス、ＢＡＳＩ、ＢＡＳ２・
・・・・・ペースアドレス設定部、ＡＤＣＩ、ＡＤＣ２
・・・・・・アドレスデコーダ、 Ｊｌ、Ｊ２．Ｊ３．Ｊ４・川・・切換端子。 特許出願人 立石電機株式会社 代理人 弁理士 伊 東 辰 雄 代理人 弁理士 伊 東 哲 也
Claims (1)
- 【特許請求の範囲】 １、複数のメモリチップと、これらのメモリチップに所
定のメモリ領域を割り当てるベースアドレス設定部およ
びアドレスデコーダを含み、該アドレス領域がアクセス
されたとき対応するメモリチップに可能化信号を与える
チップイネーブル信号発生手段とを具備するメモリ装置
であって、前記チップイネーブル信号発生手段が、それ
ぞれ独立にベースアドレスの設定可能な前記ベースアド
レス設定部およびアドレスデコード部と、一方のアドレ
スデコード部の各出力と他方のアドレスデコード部の各
出力とを切換えて前記各メモリチップに供給する切換手
段とを具備することを特徴とするメモリ装置。 ２、前記アドレスデコード部はそれぞれ２値データ入力
値に対応するｎ個の出力端を有し、一方のアドレスデコ
ード部は第１〜第ｎの出力端をそれぞれ第１〜第ｎの前
記切換手段に接続され、他方のアドレスデコード部は第
１〜第ｎの出力端をそれぞれ第ｎ−第１の切換手段に接
続されていることを特徴とする特許請求の範囲第１項記
載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8364684A JPS60229152A (ja) | 1984-04-27 | 1984-04-27 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8364684A JPS60229152A (ja) | 1984-04-27 | 1984-04-27 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60229152A true JPS60229152A (ja) | 1985-11-14 |
Family
ID=13808212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8364684A Pending JPS60229152A (ja) | 1984-04-27 | 1984-04-27 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60229152A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2622711A1 (fr) * | 1987-11-04 | 1989-05-05 | Trt Telecom Radio Electr | Dispositif destine a remplacer un circuit integre comportant sur la meme puce un processeur de signal et un ensemble de memoire contenant des informations figees |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5798172A (en) * | 1980-12-08 | 1982-06-18 | Fujitsu Ltd | Memory access controlling circuit |
| JPS57105876A (en) * | 1980-12-24 | 1982-07-01 | Fujitsu Ltd | Memory control system |
| JPS57111867A (en) * | 1980-12-27 | 1982-07-12 | Fujitsu Ltd | Memory board selecting system |
| JPS5880177A (ja) * | 1981-11-02 | 1983-05-14 | Usac Electronics Ind Co Ltd | 記憶装置 |
-
1984
- 1984-04-27 JP JP8364684A patent/JPS60229152A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5798172A (en) * | 1980-12-08 | 1982-06-18 | Fujitsu Ltd | Memory access controlling circuit |
| JPS57105876A (en) * | 1980-12-24 | 1982-07-01 | Fujitsu Ltd | Memory control system |
| JPS57111867A (en) * | 1980-12-27 | 1982-07-12 | Fujitsu Ltd | Memory board selecting system |
| JPS5880177A (ja) * | 1981-11-02 | 1983-05-14 | Usac Electronics Ind Co Ltd | 記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2622711A1 (fr) * | 1987-11-04 | 1989-05-05 | Trt Telecom Radio Electr | Dispositif destine a remplacer un circuit integre comportant sur la meme puce un processeur de signal et un ensemble de memoire contenant des informations figees |
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