JPH11144452A

JPH11144452A - 半導体記憶装置

Info

Publication number: JPH11144452A
Application number: JP9308991A
Authority: JP
Inventors: Tsuguhiko Tanaka; 嗣彦田中
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-11-11
Filing date: 1997-11-11
Publication date: 1999-05-28

Abstract

(57)【要約】【課題】ＥＤＯモードとファストページモードとの切
り換えを外部入力端子からの切り換え信号によって行え
るＤＲＡＭを提供する。【解決手段】ＥＤＯモードとファストページモードと
の切り換えが可能になったＤＲＡＭにおいて、チップ外
部に設けられた外部入力端子５０から入力されるモード
切り換え信号φＥＤＯによりモードの切り換えを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、より詳しくは、ファストページモード（ｆａｓｔ
ｐａｇｅｍｏｄｅ）と、拡張データ出力モードとが
切り換え可能になったＤＲＡＭ（ダイナミックランダム
アクセスメモリ）等の半導体記憶装置に関する。

【０００２】

【従来の技術】最近では、より高速化されたＭＰＵ（マ
イクロプロセッサ）が開発されてきている。このため、
そのメインメモリの代表格であるＤＲＡＭのアクセス速
度がＭＰＵの高速化に追随できていないのが現状であ
る。

【０００３】従来のＤＲＡＭにおいては、ファストペー
ジモード（高速ページモード）のような技術が利用され
てきた。図５は、このようなファストページモードを備
えた従来のＤＲＡＭを示す。但し、図５はセルデータの
読み出しに関連した部分の要部を示す。

【０００４】図５において、図示しない半導体基板上に
は、複数のビット線ＢＬｍ、バーＢＬｍ（ｍ：０、１、
２・・・）と、複数のワード線ＷＬｎ（ｎ：０、１、２・・
・）とが配線されており、ビット線ＢＬｍ、バーＢＬｍ
とワード線ＷＬｎ（以下では、ビット線の総称として、
ビット線ＢＬｍ、バーＢＬｍを用い、ワード線の総称と
してワード線ＷＬｎを用いる）で囲まれた各領域には、
メモリセル２がマトリクス状に配列され、これでメモリ
セルアレイ１００が構成されている。

【０００５】メモリセルアレイ１００の各ビット線ＢＬ
ｍ、バーＢＬｍには、データの増幅のためのビット線セ
ンスアンプ（Ｓ／Ａ）４が接続されている。各ビット線
ＢＬｍ、バーＢＬｍは、信号ＣＳＬにより制御される列
選択ゲート６を通じてデータ入出力線ＩＯ、バーＩＯに
接続される。データ線であるデータ入出力線ＩＯ、バー
ＩＯは、マルチプレクサ（ＭＵＸ）１０を通じて感知手
段であるデータ入出力線センスアンプ（ＩＯＳ／Ａ）
２００に接続される。データ入出力線センスアンプ２０
０にはデータ出力バッファ（ＤｏｕｔＢＵＦＦＥＲ）
５００が接続されている。データ出力バッファ５００
は、チップ外部に出力データＤｏｕｔを出力する。

【０００６】図６は、このＤＲＡＭのファストページモ
ードでの動作タイミングを示す。なお、同図は、通常の
一般的なダイナミックＲＡＭの動作タイミング図であ
る。このタイミング図及び図５に基づき、一般的なデー
タ読み出し動作を具体的に説明する。

【０００７】行アドレスストローブ信号バーＲＡＳの下
降エッジで行アドレスが入力され、これにより所定のワ
ード線ＷＬｎが選択される。そして、選択されたワード
線ＷＬｎに接続されているメモリセル２に記憶されたデ
ータは、ビット線ＢＬｍに接続されたビット線センスア
ンプ４により感知される。

【０００８】この感知動作が完了する時点で信号φＲＣ
Ｄがイネーブルされ、その後、列アドレスストローブ信
号バーＣＡＳの下降エッジで、ラッチされた有効列アド
レスにより、前記選択されたワード線ＷＬｎに接続され
ている多数のメモリセル２のうち、所定のビット線ＢＬ
ｍに接続された一つのメモリセル２が選択される。

【０００９】次いで、選択されたメモリセル２に記憶さ
れているセルデータは列選択ゲート６を通じてデータ入
出力線ＩＯ、バーＩＯに伝達される。そして、このデー
タ入出力線ＩＯ、バーＩＯに伝達されたデータは、デー
タ入出力線ＩＯ、バーＩＯに設けられた入出力線センス
アンプ２００により再び増幅された後、主データ入出力
線を通じてデータ出力バッファ５００へ入力される。データ出力バッファ５００に入力されたデータは、デー
タ出力バッファ５００のイネーブル信号φＴＲＳＴの制
御に従ってチップ外部に出力され、出力されたデータは
マイクロコンピュータを備えてなるシステムに入力され
る。このイネーブル信号φＴＲＳＴは、例えば、行アド
レスストローブ信号バーＲＡＳがイネーブルの期間に列
アドレスストローブ信号バーＣＡＳを反転させ、適当な
時間遅延させることにより発生できる。

【００１０】このとき、図６に示すように、出力データ
Ｄｏｕｔは、列アドレスストローブ信号バーＣＡＳがア
クティブ状態である区間に、列アドレスＣＯＬ１により
上記過程のような伝達時間の経過後にデータ出力バッフ
ァ５００を通じて出力される。そして、列アドレススト
ローブ信号バーＣＡＳがプリチャージ状態になると、ハ
イインピーダンス状態になる。その後、次のサイクルで
新たな列アドレスＣＯＬ２により選択されたメモリセル
２のセルデータが上記過程を経て、再びチップ外部に出
力される。以降の動作も同様にして行われる。

【００１１】図６に示すように、出力データＤｏｕｔ
は、列アドレスストローブ信号バーＣＡＳがアクティブ
状態になってから再びプリチャージ状態になるときまで
出力され、その後、所定時間ハイインピーダンス状態を
維持する。つまり、有効データの出力は列アドレススト
ローブ信号バーＣＡＳのアクティブ区間でのみ持続され
る。

【００１２】このため、列アドレスストローブ信号バー
ＣＡＳのアクティブ区間が短くなると、有効データが維
持される時間も短くなる。特に、高速のファストページ
モードにおいては、有効データの維持時間が極めて短縮
されることになる。このように、有効データの出力時間
が短縮されることになると、システムでの有効データに
対する安定したサンプリングを保障し難くなり、これ
は、高速出力動作を有するデバイスで一層深刻な間題に
なってくる。

【００１３】このような問題を解消したＤＲＡＭとし
て、特開平６−３３３３９３号公報に記載されたものが
ある。このＤＲＡＭは、高速の出力動作下においても有
効データの出力時間を最大限に拡張し得る拡張データ出
力（ＥｘｔｅｎｄｅｄＤａｔａＯｕｔ）モード方式
を採用している。

【００１４】より詳しくは、列アドレスストローブ信号
バーＣＡＳがプリチャージ状態になっても、データ出力
バッファ５００を通じた有効データの出力時間を所定の
時間を越えて維持できるようにしたものである。これに
よって、ファストページモードのサイクルタイムが短く
なっても、システムにおけるデータのフェッチを安定的
に保障できようになる。

【００１５】図７は、上記拡張データ出力モードを備え
たＤＲＡＭにおけるセルデータの読み出しに関連した部
分の要部構成を示す。

【００１６】このＤＲＡＭにおいても、図５のＤＲＡＭ
と同様に、半導体基板上には、複数のビット線ＢＬｍ、
バーＢＬｍと、複数のワード線ＷＬｎとが配線されてお
り、ビット線ＢＬｍ、バーＢＬｍとワード線ＷＬｎで囲
まれた各領域には、メモリセル２がマトリクス状に配列
され、これでメモリセルアレイ１００が構成されてい
る。

【００１７】メモリセルアレイ１００の各ビット線ＢＬ
ｍ、バーＢＬｍには、データの増幅のためのビット線セ
ンスアンプ４が接続されている。各ビット線ＢＬｍ、バ
ーＢＬｍは、信号ＣＳＬにより制御される列選択ゲート
６を通じてデータ入出力線ＩＯ、バーＩＯに接続され
る。データ線であるデータ入出力線ＩＯ、バーＩＯは、
マルチプレクサ１０を通じて感知手段であるデータ入出
力線センスアンプ２００に接続される。

【００１８】ここで、このＤＲＡＭでは、データ入出力
線センスアンプ２００の出力線にラッチ回路３００が接
続されている。ラッチ回路３００は、直列接続された二
つのインバータ３０２、３０４で構成されている。

【００１９】符号５００は、上記同様にチップ外部に出
力データＤｏｕｔを出力するデータ出力バッファであ
り、このデータ出力バッファ５００とデータ入出力線セ
ンスアンプ２００との間、即ち、データ出力バッファ５
００の入力側にはスイッチ手段４００が設けられてい
る。このスイッチ手段４００は、入力制御信号φＣＩＯ
ＳＡにより制御されるＰＭＯＳＦＥＴとＮＭＯＳＦＥＴ
を用いた伝送ゲート４０４を有している。

【００２０】このＤＲＡＭの特徴は、電圧増幅されたセ
ルデータのデータ出力バッファ５００への入力が、スイ
ッチ手段４００のスイッチ動作に従い決定されることに
あり、また、データ入出力線センスアンプ２００の出力
線にラッチ回路３００が備えられている点にある。

【００２１】このようなスイッチ手段４００を設けるこ
とにより、ＤＲＡＭの有効データの出力を拡張させるこ
とができる。以下にその理由を説明する。

【００２２】図７に示す構成において、スイッチ手段４
００を制御する入力制御信号φＣＩＯＳＡは、図８に示
す回路構成の入力制御信号発生回路を用いて発生させる
ことができる。この入力制御信号発生回路は、行アドレ
スストローブ信号バーＲＡＳ及び列アドレスストローブ
信号バーＣＡＳの各入力にそれぞれ基づいて発生する信
号φＲＣＤ及び信号φＣを入力とするＮＡＮＤゲート２
２と、インバータを用いた遅延回路としての反転回路ブ
ロック２４、２６、２８とを備えて構成されている。

【００２３】なお、信号φＲＣＤは、選択されたワード
線ＷＬｎに接続されたメモリセル２のセルデータに対す
るビット線センスアンプ６での感知動作が完了したこと
を示す感知完了信号であり、信号φＣは、列アドレスス
トローブ信号バーＣＡＳをタイミングの合うように遅延
させて発生させるＣＡＳ遅延信号である。

【００２４】図８に示す入力制御信号発生回路の特徴
は、信号φＲＣＤ及び信号φＣが論理“Ｈｉｇｈ”にな
るときに、信号φＣＩＯＳＡがイネーブルされ、信号φ
ＲＣＤ及び信号φＣのいずれか一方が論理“Ｌｏｗ”に
なると、信号φＣＩＯＳＡがディスイネーブルされるこ
とにある。

【００２５】図７に示す構成において、データ出力バッ
ファ５００を駆動するための駆動信号φＴＲＳＴは、図
９に示す構成の駆動制御信号発生回路による駆動制御信
号φＴＲＳＴＥＮのイネーブルにより発生させることが
できる。

【００２６】この駆動制御信号発生回路は、信号φＲＣ
Ｄ及び信号φＣを入力とするＮＡＮＤゲート３０と、信
号φＲＣＤ及び信号φＣを入力とするＮＯＲゲート３２
と、ＮＡＮＤゲート３０の出力信号により駆動されるプ
ルアップＰチャネルトランジスタ３４と、このプルアッ
プＰチャネルトランジスタ３４に直列接続され、ＮＯＲ
ゲート３２の出力信号により駆動されるプルダウンＮチ
ャンネルトランジスタ３６と、信号φＴＲＳＴＥＮを出
力する接続ノード３８に設けられ、インバータ４０，４
２を直列接続してなるラッチ回路４３とを備えて構成さ
れている。

【００２７】図９に示す駆動制御信号発生回路の特徴
は、信号φＴＲＳＴＥＮが信号φＲＣＤ及び信号φＣが
全て論理“Ｈｉｇｈ”となる場合において、より遅く論
理“Ｈｉｇｈ”となる方の信号によりイネーブルされる
ことにある。また、信号φＲＣＤ及び信号φＣが全て論
理“Ｌｏｗ”となる揚合において、より遅く論理“Ｌｏ
ｗ”となる方の信号によりディスイネーブルされること
にある。

【００２８】次に、図７〜図１０に基づき拡張データ出
力モード（以下ではＥＤＯモードと称する）におけるデ
ータ読み出し動作について説明する。なお、図１０はＥ
ＤＯモードでのデータ読み出し動作のタイミングを示
す。

【００２９】行アドレスストローブ信号バーＲＡＳの下
降エッジで入力された行アドレスによりワード線ＷＬｎ
（ｎ＝１、２、３・・・・）のうちのいずれか１本のワード
線が選択される。選択されたワード線に接続されたメモ
リセルのセルデータは、ビット線センスアンプ４により
全て増幅される。

【００３０】その後、有効列アドレスＣＯＬ１が列アド
レスストローブ信号バーＣＡＳの下降エッジでラッチさ
れ、ｍ個の信号ＣＳＬの内のいずれか一つが選択され
る。信号ＣＳＬの選択により、ビット線センスアンプ４
により増幅されたデータが選択されてデータ入出力線Ｉ
Ｏ、バーＩＯに伝送される。そして、マルチプレクサ１
０により、複数のデータ入出力線ＩＯ、バーＩＯの内、
一対のデータ入出力線ＩＯ、バーＩＯに伝送されたデー
タのみが選択される。選択されたデータは、データ入出
力線センスアンプ２００により増幅される。このとき、
増幅されたデータがラッチ回路３００によりラッチさ
れ、このラッチ回路３００にラッチされたデータは、信
号φＣＩＯＳＡが論理“Ｈｉｇｈ”で供給される間に伝
送ゲート４０４を通じてデータ出力バッファ５００に入
力される。

【００３１】図１０に示すように、列アドレスストロー
ブ信号バーＣＡＳがプリチャージのために“Ｈｉｇｈ”
レベルにされると、信号φＣもそれに応じて論理“Ｌｏ
ｗ”になる。これに伴って、図８に示した入力制御信号
発生回路と図１０のタイミング図から分かるように、信
号φＣＩＯＳＡは論理“Ｌｏｗ”レベルにされる。

【００３２】これにより、図７に示すスイッチ手段４０
０の伝送ゲート４０４が非導通状態になり、ラッチ回路
３００にラッチされるデータのデータ出力バッファ５０
０への入力が遮断される。このため、非有効列アドレス
の入力により選択されたセルデータがデータ出力バッフ
ァ５００に入力されなくなる。この結果、以前に入力さ
れた有効列アドレスＣＯＬ１により選択されたデータに
よるデータ出力バッファ５００の出力状態は、列アドレ
スストローブ信号バーＣＡＳがプリチャージ状態になっ
ても維持される。

【００３３】更には、図９に示す駆動制御信号発生回路
と図１０のタイミング図から分かるように、信号φＲＣ
Ｄ及び信号φＣの内のいずれか一方のみの論理“Ｌｏ
ｗ”によっては、信号φＴＲＳＴＥＮがディスイネーブ
ルされることはなく、ラッチ回路４３によってイネーブ
ル状態を継続して維持する。これにより、データ出力バ
ッファ５００を駆動する信号φＴＲＳＴが引き続きイネ
ーブルされるので、データ出力バッファ５００は出力動
作を継続する。そして、信号φＲＣＤ及び信号φＣが全
て論理“Ｌｏｗ”となるときのみデータ出力バッファ５
００の出力動作は停止される。

【００３４】図１１はデータ出力バッファ５００の回路
例を示す。このデータ出力バッファ５００は、インバー
タ５０１，５０２、ＮＯＲゲート５０３，５０４、レベ
ルシフタ５０５及びＮＭＯＳトランジスタ５０６，５０
７で構成され、インバータ５０１に入力される信号φＴ
ＲＳＴが“Ｈｉｇｈ”レベルになるとデータＤが出力さ
れ、“Ｌｏｗ”レベルになると出力動作が停止される構
成になっている。

【００３５】以上のように、図７に示すＤＲＡＭは、有
効データ出力の拡張を可能としており、その結果、シス
テムは高信頼性の有効データの安定的サンプリングを保
障される。また、ファストページモード時のサイクルタ
イムを短縮できる利点もある。

【００３６】図１２は、ファストページモードとＥＤＯ
モードが切り換え可能になったＤＲＡＭの他の従来例を
示す。このＤＲＡＭは、特開平８−１８０６７４号公報
に記載されたものである。以下にこのＤＲＡＭの構成を
動作と共に説明する。

【００３７】行アドレス信号は行アドレスバッファ１２
４に入力され、列アドレス信号は列アドレスバッファ１
２５に入力される。また、データ入力バッファ１２６は
データ入力ピンに接続され、データ出力バッファ１２７
はデータ出力ピンに接続されている。多重化されたアド
レスは、行アドレスストローブ信号バーＲＡＳ及び列ア
ドレスストローブ信号バーＣＡＳの制御の下、各アドレ
ス・バッファ１２４、１２５に入力される。

【００３８】また、行アドレスストローブ信号バーＲＡ
Ｓは１番クロック発生器１２８に加えられる。この１番
クロック発生器１２８は行アドレス・バッファ１２４等
を駆動するための内部クロックを発生する。１番クロッ
ク発生器１２８は２番クロック発生器１２９にも接続さ
れている。２番クロック発生器１２９はデータ出力バッ
ファ１２７への信号を統合する。また、１番クロック発
生器１２８は、リフレッシュ制御器１３０とリフレッシ
ュカウンタ１３１にも接続されている。

【００３９】リフレッシュカウンタ１３１はリフレッシ
ュ・サイクルの制御動作を制御する。早期書込み検出回
路１３２が論理ゲート１２１、１２２、１２３と共に、
書込みイネーブル信号を受けるためのＷＥピンと、列ア
ドレス信号を受けるためのＣＡＳピンに接続される。

【００４０】また、ＣＢＲ検出回路１３３は、列アドレ
スストローブ信号バーＣＡＳが低くなる前にＷＥ（ライ
トイネーブル）が低く遷移する場合、「ロックアウト」
してどのような読み出しも禁止する。また、列アドレス
ストローブ信号バーＣＡＳが低くなった後でＷＥが低く
なった場合は、読み出しと書込みが行われる。

【００４１】このＣＢＲ検出回路１３３は、ＥＤＯパル
ス又はファスト（高速）ページモードパルスによってデ
ータ出力バッファ１２７がトリガされるように製造され
る。ＯＥ（出力イネーブル）ピン（高又は低）の状態が
データ出力のモード（ファストページモード又はＥＤＯ
モード）を実際に制御する。

【００４２】より具体的には、ＯＥ信号が高い時にのみ
ファストページモードパルスがトリガされ、同時にＣＢ
Ｒリフレッシュ・パルスがトリガされる。ＯＥが低であ
る時は、ＣＢＲリフレッシュ・パルスはトリガされない
が、持続的な動作の場合にはＥＤＯパルスはトリガされ
る。非持続的な動作では、リフレッシュ・コマンドを発
生もする。

【００４３】

【発明が解決しようとする課題】しかしながら、特開平
６−３３３３９３号公報に記載されたＤＲＡＭと特開平
８−１８０６７４号公報に記載されたＤＲＡＭでは、以
下に示す問題がある。

【００４４】まず、特開平６−３３３３９３号公報に記
載されたＤＲＡＭでは、ＥＤＯモードとファストページ
モードとの切り換えを、メタル配線で行なっている。即
ち、図７において、制御信号φＣＩＯＳＡは、ファスト
ページモードでは常に“Ｈｉｇｈ”レベルに配線され、
ＥＤＯモードでは図８の入力制御信号発生回路をメタル
配線で接続して形成される。

【００４５】また、制御信号φＴＲＳＴは、ファストペ
ージモードでは、列アドレスストローブ信号バーＣＡＳ
を反転させ、適当な時間遅延させて発生させた出力をメ
タル配線で接続して形成され、ＥＤＯモードは図９の駆
動制御信号発生回路をメタル配線で接続して形成され
る。

【００４６】このように、特開平６−３３３３９３号公
報に記載されたＤＲＡＭでは、メタル配線構造の異なる
ＥＤＯモード用のＤＲＡＭとファストページモード用の
ＤＲＡＭとを別々に製造し、モード切り換えを要する場
合にメタル配線構造を取り換えていた。このため、煩わ
し取り換え作業を要するという問題がある。更には、生
産、在庫及び流通効率が悪く、ＤＲＡＭのコストアップ
の要因になっていた。

【００４７】また、特開平８−１８０６７４号公報に記
載されたＤＲＡＭでは、上述のように、ＣＢＲリフレッ
シュ・サイクルを用いてファストペーシモードとＥＤＯ
モードとの切り換えを行っており、このＣＢＲリフレッ
シュ・サイクルは、通常約１００ｎｓを必要とするた
め、モードの切り換えに時間がかかるという問題を有す
る。この問題は、制御のための回路構成が複雑になるこ
とによる。更には、モード切り換えを行うのに、リフレ
ッシュサイクル中に行う必要があるため、制御及びその
ための回路構成が複雑になるという問題もある。

【００４８】本発明は、このような現状に鑑みてなされ
たものであり、ＥＤＯモードとファストページモードと
の切り換えを簡潔な回路手段を付加することによって実
現でき、ＥＤＯモード用の半導体記憶装置とファストペ
ージモード用の半導体記憶装置とを使い分けて製造する
必要がなく、結果的に、半導体記憶装置の生産、在庫及
び流通効率を向上でき、コストダウンが可能になる半導
体記憶装置を提供することを目的とする。

【００４９】本発明の他の目的は、ＥＤＯモードとファ
ストページモードとの切り換えを高速で行うことができ
る半導体記憶装置を提供することにある。

【００５０】

【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルから読み出されたセルデータをチップ外
部に出力するデータ出力バッファを有する半導体記憶装
置において、該セルデータが該データ出力バッファに入
力される経路にスイッチ手段を備え、且つ列アドレスス
トローブ信号がアクティブ状態からプリチャージ状態に
なるときに、該データ出力バッファがハイインピーダン
ス状態になるファストページモードと、該列アドレスス
トローブ信号がアクティブ状態からプリチャージ状態に
なるときに、次のアクティブ状態まで、該データ出力バ
ッファから有効セルデータが出力され続ける拡張データ
出力モードとを備え、該スイッチ手段は、該ファストペ
ージモードの場合には常時導通状態であり、該拡張デー
タ出力モードの場合には、該列アドレスストローブ信号
がアクティブ状態からプリチャージ状態になるときに、
該セルデータの該データ出力バッファへの入力を遮断
し、該ファストページモードと該拡張データ出力モード
との切り換えを外部入力端子からの入力信号により行う
ように構成されており、そのことにより上記目的が達成
される。

【００５１】好ましくは、前記データ出力バッファは、
所定の駆動制御信号により駆動され、前記ファストペー
ジモードの場合には、前記列アドレスストローブ信号が
アクティブ状態でデータを出力し、前記プリチャージ状
態で出力をハイインピーダンス状態に設定し、前記拡張
データ出力モードの場合には、該列アドレスストローブ
信号がプリチャージ状態からアクティブ状態になるとき
にデータを出力し、アクティブ状態からプリチャージ状
態になっても継続してデータを出力するように構成す
る。

【００５２】また、好ましくは、前記スイッチ手段は、
所定の入力制御信号によりその動作が制御され、該入力
制御信号が、前記列アドレスストローブ信号、行アドレ
スストローブ信号及び前記ファストページモードと拡張
データ出力モードとを切り換える切換信号の入力に基づ
いて発生される構成とする。

【００５３】また、好ましくは、前記データ出力バッフ
ァを駆動する前記駆動制御信号が、前記列アドレススト
ローブ信号、行アドレスストローブ信号及び前記ファス
トページモードと拡張データ出力モードとを切り換える
切換信号の入力に基づいて発生される構成とする。

【００５４】また、好ましくは、前記セルデータはビッ
ト線での感知動作後にデータ入出力線に伝送され、該セ
ルデータを電圧増幅するデータ入出力線センスアンプを
更に備え、前記データ出力バッファは、電圧増幅された
該セルデータをチップ外部に出力し、前記スイッチ手段
は、該データ入出力線センスアンプと該データ出力バッ
ファとの間に設けられ、該スイッチ手段は、前記ファス
トページモードの場合には常時導通状態であり、前記拡
張データ出力モードの場合には、該スイッチ手段は前記
列アドレスストローブ信号がアクティブ状態からプリチ
ャージ状態になるときに該セルデータのデータ出力バッ
ファへの入力を遮断し、該データ出力バッファは、該フ
ァストページモードの場合には該列アドレスストローブ
信号がアクティブ状態でデータを出力し、前記プリチャ
ージ状態で出力をハイインピーダンス状態に設定し、前
記拡張データ出力モードの場合には、該列アドレススト
ローブ信号がプリチャージ状態からアクティブ状態にな
るときにデータを出力し、アクティブ状態からプリチャ
ージ状態になっても継続してデータを出力するように構
成する。

【００５５】また、好ましくは、前記行アドレスストー
ブ信号に基づいて発生され、前記ビット線でのデータ感
知動作完了を示す感知完了信号、前記列アドレスストロ
ーブ信号を遅延させるＣＡＳ遅延信号及び前記ファスト
ページモードと拡張データ出力モードとを切り換える前
記切換信号の論理組合せにより、前記スイッチ手段を制
御する前記制御信号を発生するように構成する。

【００５６】また、好ましくは、前記行アドレスストー
ブ信号に基づいて発生され、前記ビット線でのデータ感
知動作完了を示す感知完了信号、前記列アドレスストロ
ーブ信号を遅延させるＣＡＳ遅延信号及び前記ファスト
ページモードと拡張データ出力モードとを切り換える前
記切換信号の論理組合せにより、前記データ出力バッフ
ァを制御する前記駆動制御信号を発生するように構成す
る。

【００５７】また、好ましくは、前記感知完了信号及び
前記ＣＡＳ遅延信号を入力とする第１のＮＡＮＤゲート
と、該第１のＮＡＮＤゲートの出力及び前記切換信号を
入力とする第２のＮＡＮＤゲートと、インバータを用い
た遅延回路とを有する入力制御信号発生回路を備え、該
入力制御信号発生回路が前記入力制御信号を発生させる
構成とする。

【００５８】また、好ましくは、前記感知完了信号及び
前記ＣＡＳ遅延信号を入力とする第３のＮＡＮＤゲート
と、該第３のＮＡＮＤゲートの出力をゲートに受けるプ
ルアップトランジスタと、該感知完了信号を入力とし、
前記切換信号又はその反転信号により制御される前記ス
イッ手段及び第１のプルダウントランジスタと、該スイ
ッチ手段、該第１のプルダウントランジスタの出力及び
前記ＣＡＳ遅延信号を入力とするＮＯＲゲートと、該Ｎ
ＯＲゲートの出力をゲートに受ける第２のプルダウント
ランジスタと、該プルアップトランジスタと該第１のプ
ルダウントランジスタとの接続ノードに設けられたラッ
チ手段とを有する駆動制御信号発生回路を備え、該駆動
制御信号発生回路により前記データ出力バッファを制御
する駆動信号を発生させる構成とする。

【００５９】以下に、本発明の作用について説明する。

【００６０】本発明の半導体記憶装置は、メモリセルか
ら読み出されたセルデータをチップ外部に出力するデー
タ出力バッファを有する半導体記憶装置において、セル
データがデータ出力バッファに入力される経路にスイッ
チ手段を備え、このスイッチ手段の切り換え動作を、チ
ップ外部に設けられた外部入力端子から入力される切り
換え信号（φＥＤＯ）によって行うことにより、ＥＤＯ
モードとファストページモードとの切り換えを行う構成
をとるので、上記した既存の半導体記憶装置に外部入力
端子を付加するだけで実現できる。

【００６１】今少しこの切り換え動作を具体的に説明す
ると、切り換え信号φＥＤＯにより、ファーストページ
モードの場合には、入力制御信号（φＣＩＯＳＡ）が常
時ハイレベルになり、データ入出力線センスアンプの出
力が常時データ出力バッファに入力される。また、駆動
制御信号（φＴＲＳＴ）が“Ｈｉｇｈ”レベルの期間に
はデータ出力バッファからセルデータが出力され、駆動
制御信号が“Ｌｏｗ”レベルの期間にはデータ出力バッ
ファの出力はハイインピーダンス状態になる。

【００６２】更に、ＥＤＯモードの場合には、入力制御
信号が“Ｈｉｇｈ”レベルの期間、データ入出力線セン
スアンプの出力がデータ出力バッファに入力され、入力
制御信号が“Ｌｏｗ”レベルの期間は、データ入出力線
センスアンプの出力がデータ出力バッファに入力されな
くなるので、入力制御信号が“Ｈｉｇｈ”レベルの期間
に伝達されたデータ出力バッファの出力は保持される。

【００６３】以上のように、本発明の半導体記憶装置で
は、外部入力端子から入力される切り換え信号により、
入力制御信号及び駆動制御信号の出力状態を変えること
により、ＥＤＯモードとファーストページモードとの切
り換えを行っている。

【００６４】このため、本発明の半導体記憶装置は、１
台の装置で、上記両モードを実行できるので、特開平６
−３３３３９３号公報に記載されたＤＲＡＭのように、
ＥＤＯモード用のＤＲＡＭと、ファストページモード用
のＤＲＡＭを使い分けて製造する必要がない。それ故、
本発明によれば、半導体記憶装置の生産、在庫及び流通
効率を向上できる。

【００６５】また、ＥＤＯモードとファーストページモ
ードとの切り換えに要する回路規模の増大がわずかで済
むので、この点においても、半導体記憶装置のコストダ
ウンに寄与できる。

【００６６】更には、簡潔な回路構成でモードの切り換
えを行えるので、特開平８−１８０６７４号公報に記載
されたＤＲＡＭに比べて、ＥＤＯモードとファストペー
ジモードとの切り換えを高速で行うことができる。

【００６７】また、特開平８−１８０６７４号公報に記
載されたＤＲＡＭのように、モードの切り換えをリフレ
ッシュ・サイクル中に行わなければならないという制約
もない。

【００６８】

【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。

【００６９】本発明における半導体記憶装置の構成は図
７に示すＤＲＡＭの構成と略同一であるが、以下で説明
する通り、そこで使用されている制御信号φＣＩＯＳＡ
及びφＴＲＳＴが、ＥＤＯモードとファーストページモ
ードとで切り換わる構成になっており、この点が上記従
来のＤＲＡＭとは異なっている。従って、図７中の回路
要素と対応する部分には同一の符号を付し、以下では異
なる部分についてのみ説明する。

【００７０】図１は、図７におけるスイッチ手段４００
を制御するための入力制御信号φＣＩＯＳＡを発生させ
る入力制御信号発生回路を示す。この入力制御信号発生
回路は、信号φＲＣＤ及び信号φＣが入力される第１の
ＮＡＮＤゲート２２と、ＮＡＮＤゲート２２の出力及び
信号φＥＤＯが入力される第２のＮＡＮＤゲート２３
と、インバータ２４，２６を直列接続してなるラッチ回
路２５とを備えて構成されている。

【００７１】ここで、信号φＥＤＯは、ＥＤＯモードと
ファストページモードとの切り換え信号である。ファス
トページモードの場合には、信号φＥＤＯは“Ｌｏｗ”
レベルとなり、入力制御信号φＣＩＯＳＡは常に“Ｈｉ
ｇｈ”レベルとなる。

【００７２】ＥＤＯモードの場合には、信号φＥＤＯは
“Ｈｉｇｈ”レベルとなり、上述の図８において説明し
た通り、信号φＲＣＤ及び信号φＣが論理“Ｈｉｇｈ”
になるときに信号φＣＩＯＳＡがイネーブルされる。一
方、信号φＲＣＤ及び信号φＣのいずれか一方が論理
“Ｌｏｗ”になると、信号φＣＩＯＳＡがディスイネー
ブルされる。

【００７３】図２は、データ出力バッファ５００を駆動
するための駆動制御信号φＴＲＳＴを発生させる駆動制
御信号発生回路である。この駆動制御信号発生回路は、
インバータ６０，６１と、ＰＭＯＳトランジスタ及びＮ
ＭＯＳトランジスタからな伝送ゲート６３で構成される
スイッチ手段４００と、信号φＲＣＤ及び信号φＣが入
力されるＮＡＮＤゲート３０と、信号φＣ及び信号φＥ
ＤＯが入力されるＮＯＲゲート３２と、ＮＡＮＤゲート
３０の出力信号により駆動されるプルアップＰチャネル
トランジスタ３４と、プルアップＰチャネルトランジス
タ３４に直列接続され、ＮＯＲゲート３２の出力により
駆動されるプルダウンＮチャネルトランジスタ３６と、
プルアップＰチャネルトランジスタ３４とプルダウンＮ
チャネルトランジスタ３６との接続ノード３８に設けら
れたラッチ回路４３とを備えて構成されている。

【００７４】ここで、ラッチ回路４３は、インバータ４
０，４２を直列接続して構成されている。また、スイッ
チ手段４００には、インバータ６０の出力により駆動さ
れ、伝送ゲート６３に接続されたＮチャネルトランジス
タ６２が設けられている。

【００７５】上記構成において、ファストページモード
の場合には、信号φＥＤＯは“Ｌｏｗ”レベルとなり、
信号φＲＣＤ及び信号φＣが全て論理“Ｈｉｇｈ”とな
る場合において、より遅く論理“Ｈｉｇｈ”となる方の
信号により信号φＴＲＳＴはイネーブルされ、信号φＣ
が論理“Ｌｏｗ”となる場合に信号φＴＲＳＴはディス
イネーブルされる。これは、前に図６において説明した
動作タイミングに等しい。

【００７６】一方、ＥＤＯモードの場合には、信号φＥ
ＤＯは“Ｈｉｇｈ”レベルとなり、前に図９において説
明した通り、信号φＴＲＳＴＥＮが、信号φＲＣＤ及び
信号φＣがすべて論理“Ｈｉｇｈ”となる場合におい
て、より遅く論理“Ｈｉｇｈ”となる方の信号によりイ
ネーブルされ、そして、信号φＲＣＤ及び信号φＣが全
て論理“Ｌｏｗ”となる場合において、より遅く論理
“Ｌｏｗ”となる方の信号によりディスイネーブルされ
る。

【００７７】これにより、ファストページモードの場合
には、データ入出力線センスアンプ２００の出力が常時
データ出力バッファ５００に入力され、φＴＲＳＴが
“Ｈｉｇｈ”レベルの期間にはデータ出力バッファ５０
０から出力され、φＴＲＳＴが“Ｌｏｗ”レベルの期間
にはデータ出力バッファ５００の出力はハイインピーダ
ンス状態になる。

【００７８】一方、ＥＤＯモードの場合には、信号φＣ
ＩＯＳＡが“Ｌｏｗ”レベルの期間は、データ入出力線
センスアンプ２００の出力がデータ出力バッファ５００
に入力されなくなるので、それ以前に入力された有効列
アドレスにより選択されたデータ出力バッファ５００の
出力は保持される。

【００７９】以上のように、本発明の半導体記憶装置
は、切り換え信号φＥＤＯにより、制御信号φＣＩＯＳ
Ａ及びφＴＲＳＴの出力状態を変えることによりＥＤＯ
モードとファーストページモードとを切り換えることが
できる。

【００８０】加えて、本発明のＤＲＡＭでは、ＥＤＯモ
ードとファストページモードとの切り換えを外部入力端
子からの入力信号によって制御する構成になっている。
図３は、ＥＤＯモードとファストページモードとの切り
換え端子（外部入力端子）５０からの入力信号が入力バ
ッファ５１を通り、φＥＤＯ信号として出力されること
を示している。

【００８１】より具体的には、ＥＤＯモードとファスト
ページモードとの切り換え端子５０に“Ｈｉｇｈ”レベ
ルの信号が入力されると、φＥＤＯ信号は“Ｈｉｇｈ”
レベルになり、上述したようにＥＤＯモードが実現され
る。一方、切り換え端子５０に“Ｌｏｗ”レベルの信号
が入力されると、φＥＤＯ信号は“Ｌｏｗ”レベルにな
り、ファストページモードが実現される。

【００８２】このように、本発明の半導体記憶装置によ
れば、既存のＤＲＡＭの回路構成に外部入力端子を付加
することにより、ＥＤＯモードとファストページモード
との切り換えを行うことができる。

【００８３】図４に、実際の１６ＭビットＤＲＡＭにＥ
ＤＯモードとファストページモードとの切り換え端子５
０を付加した例を示す。但し、この例は従来の１６Ｍビ
ットＤＲＡＭのＮＣ（ＮｏｎＣｏｎｅｃｔ）端子の１
つをＥＤＯモードとファーストページモードとの切り換
え端子５０に利用したものであり、他のＮＣ端子を用い
てもよいということは言うまでもない。

【００８４】

【発明の効果】以上の本発明の半導体記憶装置は、メモ
リセルから読み出されたセルデータをチップ外部に出力
するデータ出力バッファを有する半導体記憶装置におい
て、セルデータがデータ出力バッファに入力される経路
にスイッチ手段を備え、このスイッチ手段の切り換え動
作を外部入力端子から入力される切り換え信号によって
行うことにより、ＥＤＯモードとファストページモード
との切り換えを行う構成をとるので、上記した既存の半
導体記憶装置に外部入力端子を付加するだけで実現でき
る。

【００８５】このため、本発明の半導体記憶装置は、１
台の装置で、上記両モードを実行できるので、特開平６
−３３３３９３号公報に記載されたＤＲＡＭのように、
ＥＤＯモード用のＤＲＡＭと、ファストページモード用
のＤＲＡＭを使い分けて製造する必要がない。それ故、
本発明によれば、半導体記憶装置の生産、在庫及び流通
効率を向上できる利点がある。

【００８６】また、ＥＤＯモードとファーストページモ
ードとの切り換えに要する回路規模の増大がわずかで済
むので、この点においても、半導体記憶装置のコストダ
ウンに寄与できる。

【００８７】更には、簡潔な回路構成でモードの切り換
えが行えるので、特開平８−１８０６７４号公報に記載
されたＤＲＡＭに比べて、ＥＤＯモードとファストペー
ジモードとの切り換えを高速で行うことができる利点も
ある。

【００８８】今少し説明すると、本発明では、信号φＥ
ＤＯから信号φＣＩＯＳＡ、信号φＴＲＳＴまでに必要
とする論理ゲートが数個でよいため、モード切り換えに
要する時間は数ｎｓとなり、モード切り換えに要する時
間が約１００ｎｓであった図１２に示す従来例に比べ
て、モードの切り換え時間を大幅に高速化できる。

【００８９】また、特開平８−１８０６７４号公報に記
載されたＤＲＡＭのように、モードの切り換えをリフレ
ッシュ・サイクル中に行わなければならないという制約
もない。

【００９０】更には、ユーザサイドでそれぞれの用途に
合わせて２つのモードを切り換えることができるので、
市場からの需要に対し、柔軟な対応ができ、ユーザの満
足度が高まる。

【００９１】また、生産者側のメリットとして、市場か
らの需要に左右されずに同一品種を製造できるため、例
えば一方のモードの品種が余ってしまうということがな
くなるので、在庫調整が楽である。

【図面の簡単な説明】

【図１】本発明半導体記憶装置の入力制御信号発生回路
を示す回路図。

【図２】本発明半導体記憶装置の駆動制御信号発生回路
を示す回路図。

【図３】ＥＤＯモードとファストページモードとの切り
換え信号を入力する外部入力端子（切り換え端子）を入
力バッファとともに示す図。

【図４】１６ＭビットＤＲＡＭにＥＤＯモードとファス
トページモードとの切り換え端子を付加した例を示す
図。

【図５】ファストページモードを備えた従来のＤＲＡＭ
を示す回路図。

【図６】図５に示すＤＲＡＭのファストページモードに
おける動作タイミングを示すタイミングチャート。

【図７】ＥＤＯモードを備えた従来のＤＲＡＭを示す回
路図。

【図８】図７に示すＤＲＡＭの入力制御信号発生回路を
示す回路図。

【図９】図７に示すＤＲＡＭの駆動制御信号発生回路を
示す回路図。

【図１０】図７に示すＤＲＡＭにおけるＥＤＯモードで
のデータの読み出し動作を示すタイミングチャート。

【図１１】図７に示すＤＲＡＭの出力データバッファを
示す回路図。

【図１２】ファストページモードとＥＤＯモードとが切
り換え可能になった従来のＤＲＡＭを示す回路図。

【符号の説明】

２メモリセル４ビット線センスアンプ６列選択ゲート１０マルチプレクサ２２，２３，３０ＮＡＮＤゲート２４，２６，４０，４２，６０，６１インバータ２５，４３ラッチ回路３２ＮＯＲゲート３４プルアップＰチャネルトランジスタ３６プルダウンＮチャネルトランジスタ３８接続ノード５０切り換え端子５１データ入力バッファ６３伝送ゲート１００メモリセルアレイ２００データ入出力線センスアンプ４００スイッチ手段５００データ出力バッファＢＬｍビット線ＷＬｎワード線ＩＯデータ入出力線

Claims

【特許請求の範囲】

【請求項１】メモリセルから読み出されたセルデータ
をチップ外部に出力するデータ出力バッファを有する半
導体記憶装置において、該セルデータが該データ出力バッファに入力される経路
にスイッチ手段を備え、且つ列アドレスストローブ信号
がアクティブ状態からプリチャージ状態になるときに、
該データ出力バッファがハイインピーダンス状態になる
ファストページモードと、該列アドレスストローブ信号がアクティブ状態からプリ
チャージ状態になるときに、次のアクティブ状態まで、
該データ出力バッファから有効セルデータが出力され続
ける拡張データ出力モードとを備え、該スイッチ手段は、該ファストページモードの場合には
常時導通状態であり、該拡張データ出力モードの場合に
は、該列アドレスストローブ信号がアクティブ状態から
プリチャージ状態になるときに、該セルデータの該デー
タ出力バッファへの入力を遮断し、該ファストページモードと該拡張データ出力モードとの
切り換えを外部入力端子からの入力信号により行うよう
に構成された半導体記憶装置。
【請求項２】前記データ出力バッファは、所定の駆動
制御信号により駆動され、前記ファストページモードの
場合には、前記列アドレスストローブ信号がアクティブ
状態でデータを出力し、前記プリチャージ状態で出力を
ハイインピーダンス状態に設定し、前記拡張データ出力モードの場合には、該列アドレスス
トローブ信号がプリチャージ状態からアクティブ状態に
なるときにデータを出力し、アクティブ状態からプリチ
ャージ状態になっても継続してデータを出力するように
構成されている請求項１記載の半導体記憶装置。
【請求項３】前記スイッチ手段は、所定の入力制御信
号によりその動作が制御され、該入力制御信号が、前記
列アドレスストローブ信号、行アドレスストローブ信号
及び前記ファストページモードと拡張データ出力モード
とを切り換える切換信号の入力に基づいて発生される請
求項１又は請求項２記載の半導体記憶装置。
【請求項４】前記データ出力バッファを駆動する前記
駆動制御信号が、前記列アドレスストローブ信号、行ア
ドレスストローブ信号及び前記ファストページモードと
拡張データ出力モードとを切り換える切換信号の入力に
基づいて発生される請求項１〜請求項３のいずれかに記
載の半導体記憶装置。
【請求項５】前記セルデータはビット線での感知動作
後にデータ入出力線に伝送され、該セルデータを電圧増
幅するデータ入出力線センスアンプを更に備え、前記データ出力バッファは、電圧増幅された該セルデー
タをチップ外部に出力し、前記スイッチ手段は、該デー
タ入出力線センスアンプと該データ出力バッファとの間
に設けられ、該スイッチ手段は、前記ファストページモードの場合に
は常時導通状態であり、前記拡張データ出力モードの場
合には、該スイッチ手段は前記列アドレスストローブ信
号がアクティブ状態からプリチャージ状態になるときに
該セルデータのデータ出力バッファへの入力を遮断し、該データ出力バッファは、該ファストページモードの場
合には該列アドレスストローブ信号がアクティブ状態で
データを出力し、前記プリチャージ状態で出力をハイイ
ンピーダンス状態に設定し、前記拡張データ出力モードの場合には、該列アドレスス
トローブ信号がプリチャージ状態からアクティブ状態に
なるときにデータを出力し、アクティブ状態からプリチ
ャージ状態になっても継続してデータを出力するように
構成されている請求項１〜請求項４のいずれかに記載の
半導体記憶装置。
【請求項６】前記行アドレスストーブ信号に基づいて
発生され、前記ビット線でのデータ感知動作完了を示す
感知完了信号、前記列アドレスストローブ信号を遅延さ
せるＣＡＳ遅延信号及び前記ファストページモードと拡
張データ出力モードとを切り換える前記切換信号の論理
組合せにより、前記スイッチ手段を制御する前記制御信
号を発生するように構成した請求項３記載の半導体記憶
装置。
【請求項７】前記行アドレスストーブ信号に基づいて
発生され、前記ビット線でのデータ感知動作完了を示す
感知完了信号、前記列アドレスストローブ信号を遅延さ
せるＣＡＳ遅延信号及び前記ファストページモードと拡
張データ出力モードとを切り換える前記切換信号の論理
組合せにより、前記データ出力バッファを制御する前記
駆動制御信号を発生するように構成した請求項２又は請
求項４記載の半導体記憶装置。
【請求項８】前記感知完了信号及び前記ＣＡＳ遅延信
号を入力とする第１のＮＡＮＤゲートと、該第１のＮＡＮＤゲートの出力及び前記切換信号を入力
とする第２のＮＡＮＤゲートと、インバータを用いた遅延回路とを有する入力制御信号発
生回路を備え、該入力制御信号発生回路が前記入力制御信号を発生させ
る請求項３記載の半導体記憶装置。
【請求項９】前記感知完了信号及び前記ＣＡＳ遅延信
号を入力とする第３のＮＡＮＤゲートと、該第３のＮＡＮＤゲートの出力をゲートに受けるプルア
ップトランジスタと、該感知完了信号を入力とし、前記切換信号又はその反転
信号により制御される前記スイッ手段及び第１のプルダ
ウントランジスタと、該スイッチ手段、該第１のプルダウントランジスタの出
力及び前記ＣＡＳ遅延信号を入力とするＮＯＲゲート
と、該ＮＯＲゲートの出力をゲートに受ける第２のプルダウ
ントランジスタと、該プルアップトランジスタと該第１のプルダウントラン
ジスタとの接続ノードに設けられたラッチ手段とを有す
る駆動制御信号発生回路を備え、該駆動制御信号発生回路により前記データ出力バッファ
を制御する駆動信号を発生させる請求項２、請求項４又
は請求項７記載の半導体記億装置。