JPH11144465A5 - - Google Patents

Description

【０００７】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明の半導体記憶装置では、センスアンプの初期起動を外部電源電圧で行った後、当該センスアンプの駆動線に接続される電源電圧供給線を前記外部電源電圧の供給線から内部電源電圧の供給線に切り替えてデータの読み出しを行う半導体記憶装置であって、前記切り替えに先立って、前記内部電源電圧の供給線電圧を定常電圧より高い電圧に予め昇圧しておき、切り替え後に降下した前記供給線電圧を前記定常電圧まで回復させる電圧生成回路が、前記内部電源電圧の供給線に接続されている。
また、本発明の他の半導体記憶装置は、メモリアレイに結合されたセンスアンプと、前記センスアンプに給電するための第１の電圧レベルの電圧を供給する内部電源と、所定の期間に亘り、前記第１の電圧レベルよりも高い第２の電圧レベルの外部電源電圧を前記内部電源の出力に結合することによって、前記第１の電圧レベルの電圧を高い電圧に向上させる電圧発生回路とを有する。

一つのメモリアレイブロックは、例えば図２においてＭＡ０で代表して示すように、メモリセルマットＭ０〜Ｍ１５とセンスアンプバンクＳＢ０〜ＳＢ１６とから構成され、それぞれ周辺回路領域２に設けられたアレイ制御回路ＡＣ０に接続されている。各メモリセルマットは、例えば５１２Ｋｂ（キロビット）の記憶容量を有している。アレイ制御回路ＡＣ０は、メモリセルマット全体の動作を制御する回路である。
本例のＤＲＡＭでは、ＤＷＤ(Divided Word line Drive) 方式が採用され、ワード線はメインワード線ＭＷＬ（不図示）とサブワード線ＳＷＬに階層化されている。特に図示しないが、メインワード線駆動回路はメモリセルマットＭ０〜Ｍ１５に一つずつ設けられているに過ぎないが、サブワード線駆動回路は、各メモリセルマットの６４Ｋｂのブロックごとに配置されている。そして、図２で一部拡大して示すように、サブワード線駆動回路から延びたサブワード線ＳＷＬと、センスアンプバンク内のセンスアンプＳＡから延びたビット対線との各交差点に、メモリセルが配置されている。

また、同じくＶ_ＤＬ線とＶ_ＳＳ線との間に、２つのキャパシタＣ１，Ｃ２が直列接続されている。本例における２つのキャパシタは、それぞれソースとドレインが共通に接続されたｐ型とｎ型のＭＯＳトランジスタから構成されている。ｐ型とｎ型のＭＯＳトランジスタのゲートは相互接続されてノードＮＤ２に結線され、ｐＭＯＳトランジスタのソース及びドレインはＶ_ＤＬ線に接続され、ｎＭＯＳトランジスタのソース及びドレインはＶ_ＳＳ線に接続されている。このような構成のキャパシタＣ１，Ｃ２は、Ｖ_ＤＬ線が内部電源電圧Ｖ_ＤＬより大きく昇圧した際の電荷を蓄積するとともに、Ｖ_ＤＬ線の電位降下をノードＮＤ２に速やかに伝達するためのものである。

外部電源電圧Ｖ_ＤＤによるセンスアンプの駆動期間（ＯＶＤ期間）は、ＯＶＤ駆動信号ＳＡＰ１Ｂを“Ｌ”から“Ｈ”に立ち上げ、ｐＭＯＳアンプ駆動信号ＳＡＰ２を“Ｈ”から“Ｌ”に立ち下げることによって終了する。このとき、図５のｐＭＯＳトランジスタＭＴ５がオフしｐＭＯＳトランジスタＭＴ６がオンして、ｐＭＯＳアンプ駆動線ＳＤＰに供給される電源電圧がＶ_ＤＤからＶ_ＤＬに切り替わる。この電源切り替えの際、Ｖ_ＤＬを供給する内部電源はＶ_ＤＤを供給していた外部電源に比べてその駆動能力（電圧供給能力）が弱いので、図６に示すようにＶ_ＤＬ線の電位が瞬時に落ち込んでしまう。図４において、Ｖ_ＤＬ線の電位低下がキャパシタＣ１，Ｃ２により直ぐに電圧モニタ用ノードＮＤ２に伝えられると、今度は電流ｉ２が増加し電流ｉ１は減少する。電流ｉ１の減少によって第２のカレントミラー回路ＣＭ２を構成するｐＭＯＳトランジスタＭ７，Ｍ１２に流れる電流が減少する一方で、他方の第１のカレントミラー回路ＣＭ１に流れる電流ｉ３が増加し、このため第３のカレントミラー回路ＣＭ３においてｎＭＯＳトランジスタＭ１３が電流ｉ３と同じ量の電流ｉ４をＶ_ＳＳ側に引き抜く。この結果、ノードＮＤ１の電位が低下してｐＭＯＳトランジスタＭ１が駆動され、Ｖ_ＤＬ線が昇圧される。この昇圧動作は、Ｖ_ＤＬ線の電圧モニタによってフィードバック制御されることから、Ｖ_ＤＬ線の電位は内部電源電圧Ｖ_ＤＬに回復するまで続けられる。

Claims (12)

1. センスアンプの初期起動を外部電源電圧で行った後、当該センスアンプの駆動線に接続される電源電圧供給線を前記外部電源電圧の供給線から内部電源電圧の供給線に切り替えてデータの読み出しを行う半導体記憶装置であって、
   前記切り替えに先立って、前記内部電源電圧の供給線電圧を定常電圧より高い電圧に予め昇圧しておき、切り替え後に降下した前記供給線電圧を前記定常電圧まで回復させる電圧生成回路が、前記内部電源電圧の供給線に接続されている
   半導体記憶装置。
2. 前記電圧生成回路は、前記内部電源電圧の供給線の電位を検出する検出回路部と、
   前記内部電源電圧の供給線と外部電源電圧の供給線との間に接続され、前記検出回路部の検出結果に応じて動作する第１のスイッチング素子と、
   前記検出回路部および前記第１のスイッチング素子間の接続ノードと、共通電圧供給線との間に接続され、入力される昇圧信号に応じて導通して前記接続ノードの電位を変化させ、これにより前記第１のスイッチング素子を前記切り替えに先立って一定期間導通させる第２のスイッチング素子と
   を有する請求項１に記載の半導体記憶装置。
3. 前記検出回路部は、前記供給線電圧の分圧を所定の基準電圧と比較し、比較結果に応じて前記第１のスイッチング素子を駆動する比較回路からなる
   請求項２に記載の半導体記憶装置。
4. 前記内部電源電圧の供給線と共通電圧供給線との間に接続され、前記供給線電圧を定常電圧より高い電圧に予め昇圧するにしたがって蓄積電荷量が増大するキャパシタを有する
   請求項１または２に記載の半導体記憶装置。
5. 前記検出回路部の電位検出ノードと前記内部電源電圧の供給線、前記電位検出ノードと共通電圧供給線との間にそれぞれ接続され、前記供給線電圧を定常電圧より高い電圧に予め昇圧するにしたがって蓄積電荷量が増大する２つのキャパシタを有する
   請求項３に記載の半導体記憶装置。
6. 前記電圧生成回路は、メモリアレイごと又は複数のメモリアレイから構成されるメモリブロックごとに複数設けられ、メモリアレイの周辺回路が形成される領域内に分散配置されている
   請求項１、２、３、４又は５に記載の半導体記憶装置。
7. メモリアレイに結合されたセンスアンプと、
   前記センスアンプに給電するための第１の電圧レベルの電圧を供給する内部電源と、
   所定の期間に亘り、前記第１の電圧レベルよりも高い第２の電圧レベルの外部電源電圧を前記内部電源の出力に結合することによって、前記第１の電圧レベルの電圧を高い電圧に向上させる電圧発生回路と、
   を有する半導体記憶装置。
8. 前記電圧発生回路が、
   前記第１の電圧レベルの電圧を検出する検出回路と、
   前記内部電源の出力と前記外部電源電圧との間に接続され、前記検出回路の検出結果に従って作動される第１のスイッチング素子と、
   前記検出回路と前記第１のスイッチング素子との接続ノードと共通電圧との間に接続された第２のスイッチング素子と、
   を有する請求項７に記載の半導体記憶装置。
9. 前記検出回路が、前記内部電源の出力における分圧電圧を所定の基準電圧と比較し、その比較結果に応じて前記第１のスイッチング素子を駆動する比較回路を有する
   請求項８に記載の半導体記憶装置。
10. 前記内部電源の出力と前記共通電圧との間に接続されたキャパシタを更に有し、前記出力電圧が動作電圧よりも高い電圧に向上されるように蓄積電荷が増加する
    請求項７に記載の半導体記憶装置。
11. 前記検出回路の電位検出ノードと前記内部電源の出力の間と前記電位検出ノードと前記共通電圧との間にそれぞれ接続された２つのキャパシタを更に有し、前記出力電圧が高い電圧に向上されるように蓄積電荷が増加する
    請求項９に記載の半導体記憶装置。
12. 各メモリアレイ又は複数のメモリアレイで構成される各メモリブロックのための複数の電圧発生回路を有し、前記メモリアレイの周辺回路が形成される領域内に前記複数の電圧発生回路が分散されている
    請求項７、８、９、１０又は１１に記載の半導体記憶装置。