JPH11144491A - リペア可能な半導体メモリアレーおよびリペア可能な半導体メモリアレーの製造方法 - Google Patents

リペア可能な半導体メモリアレーおよびリペア可能な半導体メモリアレーの製造方法

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JPH11144491A
JPH11144491A JP10247068A JP24706898A JPH11144491A JP H11144491 A JPH11144491 A JP H11144491A JP 10247068 A JP10247068 A JP 10247068A JP 24706898 A JP24706898 A JP 24706898A JP H11144491 A JPH11144491 A JP H11144491A
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Abstract

(57)【要約】 【目的】 リペア可能な半導体メモリアレーを提供す
る。 【構成】 このリペア可能な半導体メモリアレーは１つ
の主メモリアレー２１０を含んでいる。冗長的ロウ・セ
ット２１２と冗長的カラム・セット２１４が主メモリア
レー内の１つのロウ素子または１つのカラム素子をリペ
アする。１つのヒューズバンクグループ２１６が冗長的
ロウの・セットおよび冗長的カラム・セットに電気的に
配線されている。このリペア可能な半導体メモリアレー
はさらに、ヒューズバンクグループ内に含まれる複数の
ヒューズバンク２１８を含んでいる。この複数のヒュー
ズバンクの各々は主メモリアレーのカラム素子またはロ
ウ素子をアドレスするようにプログラム可能であり、そ
してアドレスされたカラム素子およびロウ素子は冗長的
ロウ・セットの１つまたは冗長的カラム・セットの１つ
をもって置換される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイスの設
計および製造に関する。より特定すれば、本発明はメモ
リ回路内の回路密度を増加させるための改善された技術
に関する。
【０００２】
【従来の技術】例えばダイナミックランダムアクセスメ
モリまたはフィールドプログラマブルロジックデバイス
のようなメモリ回路においては、アドレス目的のため
に、複数のメモリセルがロウおよびカラムに配列されて
いるのが普通である。例えば、標準的な１つのダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）チップが、６
４００万にのぼるセルを有していることがある。これら
のセルはワードラインおよびビットラインによってアド
レスされるようにロウおよびカラムに配置されている。
ダイナミックランダムアクセスメモリ回路およびその設
計は、当業技術者にとって公知であり、ここで詳細に論
じられることはない。
【０００３】標準的なＤＲＡＭチップの製造の間には、
主アレー内の１００万またはそれ以上のセルが不良セル
として発見されることがある。従来の設計者は、チップ
全体を廃棄する代わりに、チップ上に複数の冗長セルを
準備していた。これらは不良セルの代理となり、これに
よって不良セルをバイパスして、そしてこのメモリ回路
が、あたかも不良がないかのように用いられることを可
能とする。
【０００４】より明確に説明すると、製造中に主メモリ
アレー内の１つのセルが不良セルとして発見されたなら
ば、普通は不良セルを含む全体のロウまたはカラムが冗
長的ロウまたはカラムによって置換される。参照を容易
にするために、セルの全体のロウまたはカラムは以下に
おいて「素子」として言及される。また、予備説明とし
ての目的から、以下の論議はロウに関して、そしてその
置換に関して行われるが、以下に提供される論議は等し
くカラムに、そしてその置換に関しても適用されること
は推量されるべきである。
【０００５】主アレー内の冗長素子が不良素子を置換す
るのに用いられるとき、置換の従来技術は、冗長素子が
主アレー素子の１つの代わりに用いられることを表すた
めに、製造中に冗長回路の１つのイネーブルヒューズを
セッティングすることを必要としている。冗長素子によ
って置換される不良主アレー素子のアドレスもまた、製
造中にその冗長回路のアドレスヒューズをセッティング
することによって明確にされる。
【０００６】稼働時においては、イネーブルヒューズお
よびアドレスヒューズの値は、イネーブルラッチおよび
アドレスラッチそれぞれの中にロードされる。冗長素子
が使用されるべきであることを示す値がイネーブルラッ
チに含まれているならば、そのアドレスがアドレスラッ
チによって示されている不良主アレー素子の代わりに、
冗長素子が用いられる。例えば、図１−Ａは、主アレー
１４を持つ、高度に簡単化されたＤＲＡＭセルを描いて
いる。主アレー１４は論議の容易さの都合上から、単に
４つのロウまたは素子（０〜３）を持つように示されて
いるが、実際の標準的な主アレーはより多くの素子を有
している。ここにはまた、素子０〜３のいずれをも置換
するのに用いられる冗長素子１６も示されている。
【０００７】図１−Ｂは１つの独立的にリペア可能なブ
ロック１００を示している。このブロックはかなりの数
の冗長的ロウおよびカラム素子を有している。実際、標
準的にはＤＲＡＭチップはセグメント化されて、いくつ
かの独立的にリペア可能なブロック１００に分割され、
各々は１冗長的ロウ素子・セット１１２および冗長的カ
ラム素子・セット１１４とを有しており、それらは主メ
モリアレーブロック１１０の１つまたはそれ以上のロウ
またはカラムを置換するのに用いることができる。例え
ば、主メモリアレーブロック１１０が２５６のロウ素子
および６４のカラム素子を含んでいると仮定する。この
仮定によれば、少なくとも８のヒューズビット（すなわ
ち２8＝２５６）がロウをアドレスするのに必要であ
り、そして少なくとも６のヒューズビット（すなわち２
6＝６４）がカラムをアドレスするのに必要である。こ
の理由によって、１つのヒューズバンクグループ１１６
は、各冗長的カラム１１４’のためのカラム特定ヒュー
ズ１１８ｂと、そして各冗長的ロウ１１２’のためのロ
ウ特定ヒューズ１１８ａとを持つ必要がある。このため
ヒューズバンクグループ１１６は全体で１２のヒューズ
バンク（カラムのために４つのヒューズバンク１１８ｂ
と、ロウのために８つのヒューズバンク１１８ａ）を持
っており、それらは主メモリアレーブロック１１０内の
不良素子を置換する手段を与える。
【０００８】図１−Ａおよび図１−Ｂに関連して説明さ
れた従来技術が不良主アレー素子を置換するのに都合良
く働くものであるとしても、いくつかの不都合がある。
例えば、ＤＲＡＭセルの容量が大きくなるに従い、所定
サイズのチップ内にかなり大きな数の主アレーメモリ素
子を取り入れる必要が存在する。基本的にヒューズバン
クがＤＲＡＭのようなメモリデバイスの効果的なリペア
性を有しているとしても、主メモリアレーブロック１１
０内の可能性のある不良をリペアするのに必要な、取り
分けられた数のロウ／カラム特定ヒューズバンクはま
た、増し加えられるチップサイズに寄与している。しか
し、実際には製造リペアが完了した後にも、利用できる
冗長的ロウおよびカラム素子の約５０％は未使用のまま
であることを設計者は指摘している。結果として、ヒュ
ーズバンクグループ１１６に関連した多数の未使用ヒュ
ーズバンク１１８ａおよび１１８ｂが、極めて価値の高
いチップスペースを占有してしまう。良く知られている
ように、高度の価格競争状態にあるＤＲＡＭマーケット
においては、浪費されたチップスペースの各１パーセン
トは、各半導体ウェファから製造することのできるチッ
プの数をより少なくするために、数百万ドルの利益損失
となって製造会社コストに反映されている。
【０００９】
【発明が解決しようとする課題】前記観点から、リペア
可能なメモリブロック内の使用されないロウ／カラム特
定ヒューズバンクの数を軽減するプログラム可能なヒュ
ーズバンクの必要性が存在している。このようにして、
現存する冗長素子を持つ不良メモリアレー素子の柔軟性
および高信頼リペア性を保ちながらも、ヒューズバンク
の数を減少させることも望まれている。
【００１０】
【課題を解決するための手段】広く言えば、本発明はよ
り少ないプログラム可能なヒューズバンクを備えること
によってそれらの必要を満たすものである。そのプログ
ラム可能なヒューズバンクは冗長的ロウまたは冗長的カ
ラム素子のいずれもアドレスできるように、そして同時
にチップスペースを減少させるように設けられている。
本発明は、処理、装置、システム、デバイスまたは方法
を含む、種々の手段で実行できることは明らかである。
本発明のいくつかの実施例が以下に説明される。
【００１１】
【発明の実施の形態】１つの実施例においては、１つの
リペア可能な半導体メモリが開示される。このリペア可
能な半導体メモリアレーは１つの主メモリアレーを含ん
でいる。冗長的ロウ・セットおよび冗長的カラム・セッ
トは、主メモリアレーの１つのロウ素子または１つのカ
ラム素子をリペアする。１つのヒューズバンクグループ
は冗長的ロウ・セットおよび冗長的カラム・セットに電
気的に配線されている。このリペア可能な半導体メモリ
アレーはさらに、ヒューズバンクグループ内に含まれる
複数のヒューズバンクを含んでいる。複数のヒューズバ
ンクの各々は主メモリアレーのカラム素子またはロウ素
子をアドレスするためにプログラマブルとなっており、
そしてアドレスされるカラム素子またはロウ素子は、冗
長的ロウ・セットの１つのロウと、または冗長的カラム
・セットの１つのカラムと置換される。
【００１２】別の実施例においては、リペア可能な半導
体メモリアレーを製造するための方法が開示される。こ
の方法は、複数のロウ素子および複数のカラム素子を持
つ主メモリアレーを準備することを含んでいる。複数の
ロウ素子および複数のカラム素子の不良の１つをリペア
するために、複数の冗長的ロウ素子および複数の冗長的
カラム素子が準備される。この方法はさらに、主メモリ
アレーの複数のカラム素子または複数のロウ素子の１つ
のいずれかアドレスされた１つを、少なくとも１つの冗
長的ロウまたは少なくとも１つの冗長的カラムによって
置換することを含んでいる。アドレスされた１つはヒュ
ーズバンクをプログラムすることによって選択される。
このヒューズバンクは複数の冗長的ロウ素子または複数
の冗長的カラム素子の両方に配線されている。
【００１３】さらに別の実施例によれば、主メモリアレ
ーの１つのロウ素子またはカラム素子をリペアするため
の、１つの主メモリアレーと、冗長的ロウ素子・セット
と、および冗長的カラム素子・セットとを含んでいるリ
ペア可能なメモリアレーが開示される。このリペア可能
なメモリアレーは１つのヒューズバンクグループ装置を
含んでいる。このヒューズバンクグループ装置は冗長的
ロウ・セットおよび冗長的カラム・セットに電気的に結
合されている。このリペア可能なメモリアレーはまた、
複数のヒューズバンク装置をも含んでいる。この複数の
ヒューズバンク装置は、ヒューズバンクグループ装置内
に含まれる。複数のヒューズバンク装置の各々は、主メ
モリアレーのカラム素子またはロウ素子の１つをアドレ
スするようプログラム可能である。カラム素子およびロ
ウ素子のアドレスされた１つは、冗長的ロウ素子・セッ
トの１つまたは冗長的カラム素子・セットの１つを用い
てバイパスされる。
【００１４】本発明の他の特色および利点は、本発明の
原理を例を用いて説明している添付図面と関連させて行
われる以下の詳細な説明から明らかとなるであろう。
【００１５】
【実施例】本発明は、添付図面と関連した以下の詳細な
説明によって容易に理解されるであろう。ここにおいて
同様な参照番号は同様な構成素子を指定している。
【００１６】１つの冗長的ロウ素子または１つの冗長的
カラム素子のいずれかをアドレスするために設けられ
る、そして同時にチップスペースを節減させる、プログ
ラム可能なヒューズバンクに関する本発明が開示され
る。以下の説明においては、いくつかの明確な詳細が明
らかにされて本発明の理解が得られる。しかし当業技術
者にとっては、それら明確な詳細のいくらかまたは全部
がなくても、本発明が実際的なものであることが理解さ
れるであろう。他の実施例においては、本発明を不必要
に曖昧にしないために、良く知られた処理動作が詳細に
は説明されていない。
【００１７】図２−Ａは本発明の１つの実施例による１
つの独立的にリペア可能なメモリブロック２００のブロ
ック図である。示されているように、例としての１つの
主メモリアレーブロック２１０は、ダイナミックＲＡＭ
（ＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、
または何らかの他のメモリアレーを含むランダムアクセ
スメモリ（ＲＡＭ）であり、冗長的カラム素子・セット
２１４および冗長的ロウ素子・セット２１２が備えられ
ている。示されているように、一般的に冗長素子は、選
択されたメモリセル内に不良が検出されたときに主メモ
リアレーブロック２１０の素子を置換するのに用いられ
ている。実例としては、１つのコンバクトヒューズバン
クグループ２１６は選択ノード２３０に結合している６
つのプログラム可能なヒューズバンク２１８を持つよう
に備えられている。次に選択ノード２３０は冗長的カラ
ム素子・セット２１４および冗長的ロウ素子・セット２
１２の両方に接続されている。
【００１８】コンパクトヒューズバンクグループ２１６
内に含まれているプログラム可能なヒューズバンク２１
８が冗長的カラム素子・セット２１４および冗長的ロウ
素子・セット２１２の両方に結合されているために、プ
ログラム可能なヒューズバンク２１８の各々は冗長的カ
ラム素子・セット２１４の１つまたは冗長的ロウ素子・
セット２１２の１つを用いて、主メモリアレーブロック
２１０のロウまたはカラムのいずれかを置換するようコ
ード化されることができる。主メモリアレーブロック２
１０内の置換されるべき素子の選択を実行するために、
プログラム可能なヒューズバンク２１８は、プログラム
可能なヒューズバンク２１８をロウまたはカラム特定ヒ
ューズバンクに転換するディメンションヒューズを持つ
ことが好都合である。そのようにして、プログラム可能
なヒューズバンク２１８の全ては包括的ヒューズバンク
となり、利用できるヒューズバンクの都合良い最適利用
を可能とする。この最適利用とは、実質的に従来技術設
計と同様のリペア性を持つ主メモリアレーブロック２１
０を提供しながら、ヒューズが消費するチップスペース
をより僅かなものとする能力を設計者に付与することで
ある。
【００１９】図２−Ｂは、１例として複数のヒューズを
持つプログラム可能なヒューズバンク２１８を描いてい
る。複数のヒューズは本発明の１つの実施例によるプロ
グラミングレーザを用いてプログラムすることができ
る。示されているように、プログラム可能なヒューズバ
ンク２１８は８つのアドレス用ヒューズ（Ｆ０〜Ｆ７）
を含んでいる。それらヒューズは、冗長的ロウまたは冗
長的カラム素子で置換される主メモリアレーブロック２
１０内のロウまたはカラムアドレスを選択するのに用い
られる。主メモリアレーブロック２１０は集積回路のメ
モリ要求に従ってどのようなサイズまたは形状をも持ち
うるが、ここでは２５６ロウおよび６４カラムが図２−
Ａの主メモリアレーブロック２１０内に備えられている
と仮定する。
【００２０】このため、主メモリアレーブロック２１０
内の２５６ロウをアドレスするためにプログラム可能な
ヒューズバンク２１８のアドレス用ヒューズは少なくと
も８のアドレス用ヒューズ（すなわち２8＝２５６）、
または主メモリアレーブロック２１０内のカラムをアド
レスするために少なくとも６のヒューズ（すなわち２ 6
＝６４）を有している。その結果、単一のプログラム可
能なヒューズバンク内にロウおよびカラムアドレスの両
方を収容するためには、選択されたメモリアレーブロッ
ク内のロウまたはカラムの最大数をプログラムするのに
少なくとも十分なアドレス用ヒューズが存在する必要が
ある。例えば、もし選択されたメモリアレーブロックが
５１２ロウおよび１２８カラムを含んでいるならば、メ
モリアレー内のロウ素子の適切な置換を可能とするに
は、少なくとも９つ（すなわち２9＝５１２）のアドレ
ス用ヒューズが存在するべきである。その結果、もし５
１２ロウを収容するのに９つのアドレス用ヒューズが備
えられるならば、メモリアレーブロック内の１２８カラ
ムをアドレスするのに必要な７つのヒューズ（すなわち
２7＝１２８）を収容するのに十分なアドレス用ヒュー
ズが存在することになる。
【００２１】そのため、図２−Ｂに描かれている８つの
アドレス用ヒューズは単に例であって、そして主メモリ
アレーブロック２１０のサイズを収容するための、いか
なる数のアドレス用ヒューズもプログラム可能なヒュー
ズバンク２１８の部分として備えられることができると
推量すべきである。さらに、本論議はセル不良が検出さ
れたときに全体素子を置換することに焦点を合わせてい
るが、より特定的なアドレッシングを実行することによ
り不良素子の選択された部分だけを置換することも可能
である。
【００２２】プログラム可能なヒューズバンク２１８は
また、冗長素子による主メモリアレーブロック２１０内
の選択されたアドレスの置換が適切であることを表す
「イネーブルヒューズ」を含むこともできる。実行上の
より多くの情報に関しては、そして標準的なダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）チップ内のイネ
ーブルヒューズの利用に関しては、全ての目的のため参
照として本明細に組み込まれている第０８／８７９，７
２６号（代理人処理番号第９７Ｐ７４９５ＵＳ／ＳＭＮ
ＪＰ００５号）のシリアル番号を持つ、１９９７年６月
２０日付出願の「改善された冗長回路およびそのための
方法」と題するコペンディング出願を参照することがで
きる。
【００２３】本発明の１つの実施例によるプログラム可
能なヒューズバンク２１８はまた、１つの「ディメンシ
ョンヒューズ」を含むことができる。これはプログラム
可能なヒューズバンク２１８を主メモリアレーブロック
のロウまたはカラムのいずれにもフレキシブルに適用可
能とする。ロウまたはカラム特定のいずれにもなるプロ
グラム可能なヒューズバンク２１８を備えることによっ
て、冗長的カラム素子・セット２１４および冗長的ロウ
素子・セット２１２を用いて主メモリアレーブロック２
１０内でリペアを実行するのに必要なヒューズバンクの
数を節減できることは明らかである。換言すれば、ロウ
またはカラム特定ヒューズバンクを持つ必要を除去する
ことにより、標準的な主メモリアレーブロック内の予想
されるリペアを実施するためには、単に約半分の多さの
ヒューズバンクを用いることが可能である。
【００２４】主メモリアレーブロック内の適切なリペア
を実施するのに必要な物理的ヒューズバンクの数の効果
的節減を説明する。図１−Ｂに示される従来技術による
設計においては１２のヒューズバンクが必要とされてい
た。より明確に言えば、４つのヒューズバンク１１８ｂ
はカラムアドレッシングのために必要であり、そして８
つのヒューズバンク１１８ａはロウアドレッシングのた
めに必要である。しかし、コンパクトヒューズバンクグ
ループ２１６内には単に６つのヒューズバンクが準備さ
れているだけなので、他の６つのヒューズバンクによっ
て以前に占有されていたチップ領域は今やチップサイズ
を減少させるために用いるか、またはルートが雑多な集
積回路論理のために用いることができる。１つの実施例
においては、６つのプログラム可能なヒューズバンク２
１８は今や、主メモリアレーブロック２１０内のロウま
たはカラムのいずれかを冗長的ロウ素子・セット２１２
および冗長的カラム素子・セット２１４で置換するのに
用いられる。そのようにして、６つの冗長素子が冗長素
子セット２１２および２１４の各々に備えられて、全て
の６つのプログラム可能なヒューズバンク２１８がロウ
またはカラム素子のみを置換するのに用いられる場合に
も適応される。
【００２５】上に指摘したように、かなりの数の節減は
実質的に、独立的にリペア可能なブロック２００の各々
をレイアウトするために必要なチップサイズにおける節
減という有益な効果を有している。さらに、より少ない
数のヒューズバンクによって供給される付加的チップサ
イズはまた、普通はチップサイズを増加させるという非
難をあびる回路ロジックを設けるために使用することも
できる。
【００２６】図３は１つの主メモリアレーブロックを持
つ半導体デバイス３００を描いている。この主メモリア
レーブロックは本発明の１つの実施例によっていくつか
の物理的サブメモリアレーに広げられている。この実施
例においては、図２−Ａの主メモリアレーブロック２１
０は、分割され、そして半導体デバイス３００を通して
使用できる雑多なロジックにレイアウトされている。上
に説明された通り、メモリデバイスの製造および試験の
間には、サブメモリアレー内の不良セルをリペアする必
要が生じることがある。合併したメモリアレーブロック
２１０の場合には、サブメモリアレー３１０ａ，３１０
ｂ，および３１０ｎの各々は、不良セルを持つ１つの連
合したサブメモリアレー内の素子を置換するための連合
した冗長的カラム素子３１４ａおよび冗長的ロウ素子３
１２ａを備えている。
【００２７】示されているように、半導体デバイス３０
０はスパイン領域３５０を有している。このスパイン領
域３５０においては、１つの整列されたヒューズバンク
グループ３１６がいかなる配置にもレイアウトでき、選
択された冗長的ロウ素子および冗長的カラム素子を構成
できる最善密度となるように改善される配線ルートを達
成する。この「スパイン」領域３５０はチップ上の１つ
の非メモリアレー領域であって、配線ルート付け、雑多
ロジックのレイアウト、およびヒューズバンクレイアウ
トのために用いることができる。さらに、標準的にはメ
モリチップはまた、一般的にはスパイン領域３５０に垂
直な（示されていない）非メモリアレーの「ベルト」領
域によって分割される。これらベルト領域はまた、標準
的には配線ルート付け、雑多ロジックのレイアウト、お
よびヒューズバンクレイアウトのために利用できる。
【００２８】図２−Ｂの実施例のように、プログラム可
能なヒューズバンク２１８の各々にはアドレス用ヒュー
ズ、１つのイネーブルヒューズ、および１つのディメン
ションヒューズが備えられる。このディメンションヒュ
ーズは、サブメモリアレー３１０ａ，３１０ｂ，および
３１０ｎの各々の中の不良カラム素子または不良ロウ素
子をアドレスするのに用いられるべきである。例えば、
プログラム可能なヒューズバンク２１８の１つが、１つ
のサブメモリアレー内の１つの不良カラム素子をリペア
するようプログラムされたと仮定する。冗長的カラム素
子３１４ａ，３１４ｂ，および３１４ｎは同時にサブメ
モリアレーの各々の中で置換される。合併されたメモリ
アレーブロックがサブメモリアレーに区分されているた
め、冗長的カラム素子３１４ａ，３１４ｂ，および３１
４ｎを用いての不良カラムの同時置換が発生する。
【００２９】しかし、プログラム可能なヒューズバンク
２１８のディメンションヒューズが１つのサブメモリア
レーの１つのロウ素子を置換するようプログラムされて
いれば、単に１つの冗長的ロウ素子が、サブメモリアレ
ー３１０ａ，３１０ｂ，または３１０ｎの１つの中の１
つのロウを置換するのに用いられる。レイアウト密度を
改善するように支援する、いかなる方法ででもプログラ
ム可能なヒューズバンクを配置する能力が実際的である
こともまた明らかである。そのため、プログラム可能な
ヒューズバンク２１８の描かれている整列された配置は
また、改善された密度となるよう支援するために半導体
デバイス３００のどの部分にもレイアウト可能である。
この方法においては、もし半導体デバイス３００内に集
積回路を構成するためにロジックデバイスが必要であれ
ば、より少ないプログラム可能なヒューズバンク２１８
がそのスペースを占有するだけであるから、スパイン領
域３５０よりも多くを用いることができる。
【００３０】他の実施例においては、メモリアレーから
離れた場所に冗長的ロウ、カラムおよびヒューズバンク
の全てをレイアウトすることが可能である。例えば、冗
長的カラムおよび冗長的ロウを含む１つの冗長メモリア
レーは前述スパイン領域３５０内に、またはベルト領域
内にレイアウトされることができる。加えて、ヒューズ
バンクはまた、デバイスのどの非メモリ部分にもレイア
ウトされることができる。そのため、ディメンションプ
ログラム可能なヒューズバンクヒューズバンクはメモリ
アレーおよびヒューズバンクをレイアウトすることに関
して、より少ない未使用ヒューズバンクを残して、最も
スペース効率の良い方法で、より大きな柔軟性を設計者
に提供するものであることは明らかである。前に説明さ
れたように、ＤＲＡＭメモりデバイスのようなメモリデ
バイスにおける価格競争は極めて激しいものであり、そ
して浪費されるチップスペースの各１パーセントは、よ
り少ない数のチップが各半導体ウェファから製造される
ため、数百万ドルの損失利益に換算される。
【図面の簡単な説明】
【図１】主アレー素子を置換するのに用いられる冗長素
子の使用を説明するための図Ａ、およびかなりの数の冗
長的ロウおよびカラム素子を持つ、独立的にリペア可能
なメモリブロックを示す図Ｂである。
【図２】本発明の１つの実施例による、１つの独立的に
リペア可能なメモリブロックのブロック図Ａ、および本
発明の１つの実施例によってロウまたはカラム特定とな
るようコード化される複数のヒューズを持つ例としての
プログラム可能なヒューズバンクを示す図Ｂである。
【図３】本発明の別の実施例によるいくつかの物理的サ
ブメモリアレーに区分された１つの主メモリアレーブロ
ックを持つ半導体デバイスを描いた図である。
【符号の説明】
１４ 主アレー １６ 冗長素子 １００ リペア可能なブロック １１２ 冗長的ロウ素子 １１４ 冗長的カラム素子 １１６ ヒューズバンクグループ １１８ ヒューズバンク ２００ メモリブロック ２１０ 主メモリアレーブロック ２１２ 冗長的ロウ素子 ２１４ 冗長的カラム素子 ２１６ コンバクトヒューズバンクグループ ２１８ プログラム可能なヒューズバンク ２３０ 選択ノード ３００ 半導体デバイス ３１２ 冗長的ロウ素子 ３１４ 冗長的カラム素子 ３５０ スパイン領域

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 １つの主メモリアレーと、該主メモリア
    レーの１つのロウ素子または１つのカラム素子をリペア
    するための冗長的ロウ・セットおよび冗長的カラム・セ
    ットと、複数のヒューズバンクとを有し、 複数のヒューズバンクの各々は主メモリアレーのカラム
    素子およびロウ素子の１つをアドレスするようプログラ
    ム可能であり、 カラム素子およびロウ素子のうちアドレスされた１つ
    は、冗長的ロウ・セットの１つのロウまたは冗長的カラ
    ム・セットの１つのカラムと置換される、ことを特徴と
    するリペア可能な半導体メモリアレー。
  2. 【請求項２】 複数のヒューズバンク内のヒューズバン
    クの各々が１つのディメンションヒューズを有してお
    り、 該ディメンションヒューズは置換されるカラム素子およ
    びロウ素子の１つのアドレスを選択するようにプログラ
    ムされる、請求項１記載のリペア可能な半導体メモリア
    レー。
  3. 【請求項３】 複数のヒューズバンクが１つのヒューズ
    バンクグループ内に配置され、 該ヒューズバンクグループは冗長的ロウ・セットおよび
    冗長的カラム・セットに電気的に配線されている、請求
    項２記載のリペア可能な半導体メモリアレー。
  4. 【請求項４】 複数のヒューズバンクの各々が、主メモ
    リアレーのアドレスをプログラムするための複数のアド
    レス用ヒューズを有している、請求項３記載のリペア可
    能な半導体メモリアレー。
  5. 【請求項５】 複数のヒューズバンクの各々が、アドレ
    ス用ヒューズ内にプログラムされたアドレスの選択を可
    能とさせるための１つのイネーブルヒューズを有する、
    請求項４記載のリペア可能な半導体メモリアレー。
  6. 【請求項６】 ヒューズバンクグループが、冗長的ロウ
    ・セットおよび冗長的カラム・セットに選択用ノードに
    おいて電気的に接続されている、請求項５記載のリペア
    可能な半導体メモリアレー。
  7. 【請求項７】 主メモリアレーがｎ個のロウ素子および
    ｍ個のカラム素子を有している、請求項４記載のリペア
    可能な半導体メモリアレー。
  8. 【請求項８】 主メモリアレーがサブメモリアレーのグ
    ループに区分され、 該サブメモリアレーは、冗長的ロウ・セットまたは冗長
    的カラム・セットの選択された一方によってリペア可能
    である、請求項２記載のリペア可能な半導体メモリアレ
    ー。
  9. 【請求項９】 ヒューズバンクグループが半導体メモリ
    チップのスパイン領域内にレイアウトされている、請求
    項８記載のリペア可能な半導体メモリアレー。
  10. 【請求項１０】 ヒューズバンクグループ内に含まれて
    いる複数のヒューズバンクは、サブメモリアレーのグル
    ープへの配線を容易にするために１つの整列された向き
    に配置される、請求項９記載のリペア可能な半導体メモ
    リアレー。
  11. 【請求項１１】 主メモリアレーがダイナミックランダ
    ムアクセスメモリアレーである、請求項４記載のリペア
    可能な半導体メモリアレー。
  12. 【請求項１２】 リペア可能な半導体メモリアレーを製
    造するための方法において、 複数のロウ素子および複数のカラム素子を備えた１つの
    主メモリアレーを設け、 複数のロウ素子および複数のカラム素子のうち不良であ
    る１つをリペアするための複数の冗長的ロウ素子および
    複数の冗長的カラム素子を設け、 主メモリアレーの複数のカラム素子および複数のロウ素
    子のいずれかのアドレスされた１つを、少なくとも１つ
    の冗長的ロウおよび冗長的カラムと置換し、 前記アドレスされた１つは、複数の冗長的ロウ素子およ
    び複数の冗長的カラム素子の両方に配線されたヒューズ
    バンクをプログラムすることによって選択される、こと
    を特徴とするリペア可能な半導体メモリアレーの製造方
    法。
  13. 【請求項１３】 ヒューズバンクはディメンションヒュ
    ーズをコーディングすることによりプログラムされ、 該コーディングされたディメンションヒューズは、主メ
    モリアレーの複数のカラム素子および複数のロウ素子の
    いずれか１つの置換を選択する、請求項１２記載のリペ
    ア可能な半導体メモリアレーの製造方法。
  14. 【請求項１４】 複数の冗長的ロウ素子および複数の冗
    長的カラム素子が両方ともヒューズバンクに結合してい
    る、請求項１３記載のリペア可能な半導体メモリアレー
    の製造方法。
  15. 【請求項１５】 ヒューズバンクが、主メモリアレーの
    アドレスをプログラムするための複数のアドレス用ヒュ
    ーズを含む、請求項１４記載のリペア可能な半導体メモ
    リアレーの製造方法。
  16. 【請求項１６】 ヒューズバンクが１つのイネーブルヒ
    ューズを含み、 該イネーブルヒューズはアドレス用ヒューズ内にプログ
    ラムされるアドレスの選択を可能とする、請求項１５記
    載のリペア可能な半導体メモリアレーの製造方法。
  17. 【請求項１７】 主メモリアレーが複数の関連するサブ
    メモリアレーに区分される、請求項１２記載のリペア可
    能な半導体メモリアレーの製造方法。
  18. 【請求項１８】 ヒューズバンクが半導体メモリチップ
    のスパイン領域内にレイアウトされる、請求項１７記載
    のリペア可能な半導体メモリアレーの製造方法。
  19. 【請求項１９】 複数の冗長的ロウ素子および複数の冗
    長的カラム素子が半導体メモリチップのスパイン領域内
    にレイアウトされる、請求項１８記載のリペア可能な半
    導体メモリアレーの製造方法。
  20. 【請求項２０】 半導体メモリチップがダイナミックラ
    ンダムアクセスメモリデバイスである、請求項１９記載
    のリペア可能な半導体メモリアレーの製造方法。
  21. 【請求項２１】 １つの主メモリアレーと、主メモリア
    レーのロウ素子またはカラム素子をリペアするための冗
    長的ロウ素子・セットおよび冗長的カラム素子・セット
    とを有するリペア可能なメモリアレーにおいて、 冗長的ロウ・セットおよび冗長的カラム・セットに電気
    的に接続されている１つのヒューズバンクグループ装置
    と、 該ヒューズバンクグループ装置内に含まれる複数のヒュ
    ーズバンク装置とを有し、 前記複数のヒューズバンク装置の各々は主メモリアレー
    のカラム素子およびロウ素子の１つをアドレスするよう
    プログラム可能であり、 カラム素子およびロウ素子のアドレスされた１つは冗長
    的ロウ素子・セットおよび冗長的カラム素子・セットの
    １つでバイパスされる、ことを特徴とするリペア可能な
    メモリアレー。
  22. 【請求項２２】 複数のヒューズバンク装置の各々が１
    つのディメンションヒューズを有しており、 該ディメンションヒューズは、置換のためにカラム素子
    およびロウ素子の１つのアドレスを選択するようにプロ
    グラムされる、請求項２１記載のリペア可能なメモリア
    レー。
  23. 【請求項２３】 複数のヒューズバンク装置の各々が、
    主メモリアレーのアドレスをプログラムするための複数
    のアドレス用ヒューズ装置を含んでいる、請求項２２記
    載のリペア可能なメモリアレー。
  24. 【請求項２４】 主メモリ装置がランダムアクセスメモ
    リである、請求項２３記載のリペア可能なメモリアレ
    ー。
  25. 【請求項２５】 主メモリ装置がダイナミックランダム
    アクセスメモリである、請求項２３記載のリペア可能な
    メモリアレー。
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