JPH11145286A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH11145286A JPH11145286A JP9308239A JP30823997A JPH11145286A JP H11145286 A JPH11145286 A JP H11145286A JP 9308239 A JP9308239 A JP 9308239A JP 30823997 A JP30823997 A JP 30823997A JP H11145286 A JPH11145286 A JP H11145286A
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- integrated circuit
- circuit device
- silicon nitride
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 窒化シリコン膜をエッチングストッパに用い
たＳＡＣ（セルフアラインコンタクト）技術によってゲ
ート電極のスペースのＳＯＧ膜にコンタクトホールを形
成する際、コンタクトホールの非開孔を生じることな
く、ＳＯＧ膜／窒化シリコン膜の選択比を向上する。 【解決手段】 半導体基板１上に形成したゲート電極１
４Ａ（ワード線ＷＬ）のスペースを埋め込むＳＯＧ膜２
４の材料に、ＦＴ−ＩＲスペクトル強度比（Ｓｉ−Ｎ／
Ｓｉ−Ｏ）が５％以下のポリシラザン系無機ＳＯＧを使
用し、窒化シリコン膜２０をエッチングストッパに用い
たドライエッチングでゲート電極１４Ａ（ワード線Ｗ
Ｌ）のスペースのＳＯＧ膜２４にセルフアラインでコン
タクトホール２８、２９を形成する際に、エッチングが
途中で停止する不具合を防止する。
たＳＡＣ（セルフアラインコンタクト）技術によってゲ
ート電極のスペースのＳＯＧ膜にコンタクトホールを形
成する際、コンタクトホールの非開孔を生じることな
く、ＳＯＧ膜／窒化シリコン膜の選択比を向上する。 【解決手段】 半導体基板１上に形成したゲート電極１
４Ａ（ワード線ＷＬ）のスペースを埋め込むＳＯＧ膜２
４の材料に、ＦＴ−ＩＲスペクトル強度比（Ｓｉ−Ｎ／
Ｓｉ−Ｏ）が５％以下のポリシラザン系無機ＳＯＧを使
用し、窒化シリコン膜２０をエッチングストッパに用い
たドライエッチングでゲート電極１４Ａ（ワード線Ｗ
Ｌ）のスペースのＳＯＧ膜２４にセルフアラインでコン
タクトホール２８、２９を形成する際に、エッチングが
途中で停止する不具合を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、窒化シリコン膜をエッチン
グストッパに用いたセルフアラインコンタクト(Self Al
ign Contact;ＳＡＣ) 技術を利用してＭＩＳＦＥＴ(Met
al Insulator Semiconductor Field Effect Transisto
r) のゲート電極間に微細なコンタクトホールを形成す
るプロセスに適用して有効な技術に関するものである。
置の製造技術に関し、特に、窒化シリコン膜をエッチン
グストッパに用いたセルフアラインコンタクト(Self Al
ign Contact;ＳＡＣ) 技術を利用してＭＩＳＦＥＴ(Met
al Insulator Semiconductor Field Effect Transisto
r) のゲート電極間に微細なコンタクトホールを形成す
るプロセスに適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）のメモリセルは、半導体基板の主面にマトリクス状
に配列した複数のワード線と複数のビット線との交点に
配置され、１個の情報蓄積用容量素子とこれに直列に接
続された１個のメモリセル選択用ＭＩＳＦＥＴ(Metal I
nsulator Semiconductor Field Effect Transistor) と
で構成されている。メモリセル選択用ＭＩＳＦＥＴは、
周囲を素子分離領域で囲まれた活性領域に形成され、主
としてゲート酸化膜、ワード線と一体に構成されたゲー
ト電極およびソース、ドレインを構成する一対の半導体
領域により構成されている。ビット線は、メモリセル選
択用ＭＩＳＦＥＴの上部に配置され、その延在方向に隣
接する２個のメモリセル選択用ＭＩＳＦＥＴによって共
有されるソース、ドレインの一方と電気的に接続されて
いる。情報蓄積用容量素子は、同じくメモリセル選択用
ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレイン
の他方と電気的に接続されている。
ry）のメモリセルは、半導体基板の主面にマトリクス状
に配列した複数のワード線と複数のビット線との交点に
配置され、１個の情報蓄積用容量素子とこれに直列に接
続された１個のメモリセル選択用ＭＩＳＦＥＴ(Metal I
nsulator Semiconductor Field Effect Transistor) と
で構成されている。メモリセル選択用ＭＩＳＦＥＴは、
周囲を素子分離領域で囲まれた活性領域に形成され、主
としてゲート酸化膜、ワード線と一体に構成されたゲー
ト電極およびソース、ドレインを構成する一対の半導体
領域により構成されている。ビット線は、メモリセル選
択用ＭＩＳＦＥＴの上部に配置され、その延在方向に隣
接する２個のメモリセル選択用ＭＩＳＦＥＴによって共
有されるソース、ドレインの一方と電気的に接続されて
いる。情報蓄積用容量素子は、同じくメモリセル選択用
ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレイン
の他方と電気的に接続されている。
【０００３】上記のように、ＤＲＡＭのメモリセルは、
ワード線の上部にビット線と情報蓄積用容量素子とが配
置され、さらにこのメモリセルの上部には、通常複数層
のＡｌ（アルミニウム）配線が配置される。そのため、
メモリアレイの領域内にはこれらの電極、配線に起因す
る段差が不可避的に発生する。また、メモリアレイが形
成される領域（メモリアレイ）と周辺回路領域との間に
も、ほぼ情報蓄積用容量素子の高さ分に相当する段差が
発生する。
ワード線の上部にビット線と情報蓄積用容量素子とが配
置され、さらにこのメモリセルの上部には、通常複数層
のＡｌ（アルミニウム）配線が配置される。そのため、
メモリアレイの領域内にはこれらの電極、配線に起因す
る段差が不可避的に発生する。また、メモリアレイが形
成される領域（メモリアレイ）と周辺回路領域との間に
も、ほぼ情報蓄積用容量素子の高さ分に相当する段差が
発生する。
【０００４】しかし、このような段差上に配線を形成す
ると、フォトリソグラフィ時に露光光の焦点ずれが生じ
たり、段差部にエッチング残りが生じたりするために、
配線を精度良く形成することができず、短絡や断線など
の不良が発生する。従って、これらの問題を解決するた
めには、下層の配線と上層の配線とを絶縁する層間絶縁
膜の平坦化技術が不可欠となる。
ると、フォトリソグラフィ時に露光光の焦点ずれが生じ
たり、段差部にエッチング残りが生じたりするために、
配線を精度良く形成することができず、短絡や断線など
の不良が発生する。従って、これらの問題を解決するた
めには、下層の配線と上層の配線とを絶縁する層間絶縁
膜の平坦化技術が不可欠となる。
【０００５】層間絶縁膜の平坦化については、リフロー
性が高いＢＰＳＧ(Boron-doped Phospho Silicate Glas
s)膜やＳＯＧ（スピンオングラス(Spin On Glass) ）膜
を用いる方法や、化学的機械研磨(Chemical Mechanical
Polishing; ＣＭＰ) 法など、種々の方法が開発されて
いる。
性が高いＢＰＳＧ(Boron-doped Phospho Silicate Glas
s)膜やＳＯＧ（スピンオングラス(Spin On Glass) ）膜
を用いる方法や、化学的機械研磨(Chemical Mechanical
Polishing; ＣＭＰ) 法など、種々の方法が開発されて
いる。
【０００６】例えば特開平９−６４３０３号公報は、ビ
ット線の上部に情報蓄積用容量素子を配置するキャパシ
タ・オーバー・ビットライン(Capacitor Over Bitline)
構造のＤＲＡＭを開示している。この公報に記載された
ＤＲＡＭは、ワード線（ゲート電極）とその上部のビッ
ト線との間の絶縁膜、およびビット線とその上部の情報
蓄積用容量素子との間の絶縁膜をそれぞれＢＰＳＧ膜で
構成することによって、絶縁膜の平坦化を図っている。
また、このＤＲＡＭは、情報蓄積用容量素子とその上部
のＡｌ配線との間の絶縁膜を酸化シリコン膜、ＳＯＧ膜
および酸化シリコン膜の３層膜で構成することによっ
て、メモリアレイと周辺回路領域との間に生じる段差の
低減を図っている。
ット線の上部に情報蓄積用容量素子を配置するキャパシ
タ・オーバー・ビットライン(Capacitor Over Bitline)
構造のＤＲＡＭを開示している。この公報に記載された
ＤＲＡＭは、ワード線（ゲート電極）とその上部のビッ
ト線との間の絶縁膜、およびビット線とその上部の情報
蓄積用容量素子との間の絶縁膜をそれぞれＢＰＳＧ膜で
構成することによって、絶縁膜の平坦化を図っている。
また、このＤＲＡＭは、情報蓄積用容量素子とその上部
のＡｌ配線との間の絶縁膜を酸化シリコン膜、ＳＯＧ膜
および酸化シリコン膜の３層膜で構成することによっ
て、メモリアレイと周辺回路領域との間に生じる段差の
低減を図っている。
【０００７】また、特開平９−４５７６６号公報に記載
されたＤＲＡＭは、Ｂ（ホウ素）を高濃度（１３モル％
程度）に含んだリフロー性の高いＢＰＳＧ膜を使って、
メモリアレイと周辺回路領域との間に生じる段差の低減
を図っている。
されたＤＲＡＭは、Ｂ（ホウ素）を高濃度（１３モル％
程度）に含んだリフロー性の高いＢＰＳＧ膜を使って、
メモリアレイと周辺回路領域との間に生じる段差の低減
を図っている。
【０００８】
【発明が解決しようとする課題】前記公報に記載された
従来技術は、ワード線（ゲート電極）とその上部のビッ
ト線との間の絶縁膜をＢＰＳＧ膜で構成することによっ
て、ワード線（ゲート電極）の段差に起因する絶縁膜の
段差を平坦化している。
従来技術は、ワード線（ゲート電極）とその上部のビッ
ト線との間の絶縁膜をＢＰＳＧ膜で構成することによっ
て、ワード線（ゲート電極）の段差に起因する絶縁膜の
段差を平坦化している。
【０００９】しかし、２５６Ｍｂｉｔ（メガビット）以
降のＤＲＡＭでは、メモリセルを構成するメモリセル選
択用ＭＩＳＦＥＴのゲート長が0.２５μｍ以下となり、
かつ隣接するワード線（ゲート電極）同士のスペースも
それと同等もしくはそれ以下となるために、ＢＰＳＧ膜
を高温で長時間リフローさせても、このスペースに生じ
たボイドを完全に無くすことが困難になり、ワード線
（ゲート電極）の上部の絶縁膜の平坦性を確保すること
ができなくなる。
降のＤＲＡＭでは、メモリセルを構成するメモリセル選
択用ＭＩＳＦＥＴのゲート長が0.２５μｍ以下となり、
かつ隣接するワード線（ゲート電極）同士のスペースも
それと同等もしくはそれ以下となるために、ＢＰＳＧ膜
を高温で長時間リフローさせても、このスペースに生じ
たボイドを完全に無くすことが困難になり、ワード線
（ゲート電極）の上部の絶縁膜の平坦性を確保すること
ができなくなる。
【００１０】従って、２５６Ｍｂｉｔ以降のＤＲＡＭで
は、ワード線（ゲート電極）の上部の絶縁膜を、ＢＰＳ
Ｇ膜よりもリフロー性が高いＳＯＧ膜で構成することに
よって、ワード線（ゲート電極）のスペースにボイドを
生じることなく絶縁膜を埋め込む技術が必須になるもの
と考えられる。
は、ワード線（ゲート電極）の上部の絶縁膜を、ＢＰＳ
Ｇ膜よりもリフロー性が高いＳＯＧ膜で構成することに
よって、ワード線（ゲート電極）のスペースにボイドを
生じることなく絶縁膜を埋め込む技術が必須になるもの
と考えられる。
【００１１】しかし他方で、ワード線（ゲート電極）の
上部の絶縁膜をＳＯＧ膜で構成した場合には、窒化シリ
コン膜をエッチングストッパに用いたＳＡＣ（セルフア
ラインコンタクト）技術を利用してゲート電極のスペー
スに微細なコンタクトホールを形成する際に、ＢＰＳＧ
膜に比べて対窒化シリコン膜の選択比が小さいＳＯＧ膜
の選択比を如何にして向上するかが課題となる。
上部の絶縁膜をＳＯＧ膜で構成した場合には、窒化シリ
コン膜をエッチングストッパに用いたＳＡＣ（セルフア
ラインコンタクト）技術を利用してゲート電極のスペー
スに微細なコンタクトホールを形成する際に、ＢＰＳＧ
膜に比べて対窒化シリコン膜の選択比が小さいＳＯＧ膜
の選択比を如何にして向上するかが課題となる。
【００１２】すなわち、ＳＯＧ膜／窒化シリコン膜の選
択比が小さい場合には、ゲート電極の側壁に形成した窒
化シリコンのサイドウォールスペーサがスパッタイオン
でオーバーエッチングされるために、コンタクトホール
とゲート電極がショートしてしまう。他方、Ｃ（炭素）
／Ｆ（フッ素）比の高いフルオロカーボン系のガス（Ｃ
4 Ｆ8 、Ｃ3 Ｆ8 、Ｃ2 Ｆ6 など）を多く含有するエッ
チングガスを使用してＳＯＧ膜／窒化シリコン膜の選択
比を大きくしようとすると、エッチング反応で生成した
フルオロカーボン系の保護膜がＳＯＧ膜の表面に堆積す
るようになるために、ＳＯＧ膜のエッチングが途中で停
止してコンタクトホールが開孔できなくなるという問題
が生じる。
択比が小さい場合には、ゲート電極の側壁に形成した窒
化シリコンのサイドウォールスペーサがスパッタイオン
でオーバーエッチングされるために、コンタクトホール
とゲート電極がショートしてしまう。他方、Ｃ（炭素）
／Ｆ（フッ素）比の高いフルオロカーボン系のガス（Ｃ
4 Ｆ8 、Ｃ3 Ｆ8 、Ｃ2 Ｆ6 など）を多く含有するエッ
チングガスを使用してＳＯＧ膜／窒化シリコン膜の選択
比を大きくしようとすると、エッチング反応で生成した
フルオロカーボン系の保護膜がＳＯＧ膜の表面に堆積す
るようになるために、ＳＯＧ膜のエッチングが途中で停
止してコンタクトホールが開孔できなくなるという問題
が生じる。
【００１３】本発明の目的は、窒化シリコン膜をエッチ
ングストッパに用いたＳＡＣ（セルフアラインコンタク
ト）技術を利用してゲート電極のスペースに埋め込んだ
ＳＯＧ膜にコンタクトホールを形成する際に、コンタク
トホールの非開孔を生じることなく、ＳＯＧ膜／窒化シ
リコン膜の選択比を向上することのできる技術を提供す
ることにある。
ングストッパに用いたＳＡＣ（セルフアラインコンタク
ト）技術を利用してゲート電極のスペースに埋め込んだ
ＳＯＧ膜にコンタクトホールを形成する際に、コンタク
トホールの非開孔を生じることなく、ＳＯＧ膜／窒化シ
リコン膜の選択比を向上することのできる技術を提供す
ることにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１６】（１）本発明の半導体集積回路装置の製造
方法は、以下の工程（ａ）〜（ｃ）を含んでいる。
方法は、以下の工程（ａ）〜（ｃ）を含んでいる。
【００１７】（ａ）半導体基板の主面上に複数の電極配
線を形成した後、前記複数の電極配線の上部に窒化シリ
コン膜を堆積する工程、（ｂ）前記窒化シリコン膜で覆
われた前記複数の電極配線の上部に、Ｓｉ−Ｏ結合に対
するＳｉ−Ｎ結合の割合が５％以下（赤外線スペクトル
強度比換算）の無機ＳＯＧ膜をスピン塗布して、前記複
数の電極配線間のスペースに前記無機ＳＯＧ膜を埋め込
む工程、（ｃ）前記窒化シリコン膜をエッチングストッ
パに用いて前記無機ＳＯＧ膜をドライエッチングするこ
とにより、前記複数の電極配線間のスペースに接続孔を
形成する工程。
線を形成した後、前記複数の電極配線の上部に窒化シリ
コン膜を堆積する工程、（ｂ）前記窒化シリコン膜で覆
われた前記複数の電極配線の上部に、Ｓｉ−Ｏ結合に対
するＳｉ−Ｎ結合の割合が５％以下（赤外線スペクトル
強度比換算）の無機ＳＯＧ膜をスピン塗布して、前記複
数の電極配線間のスペースに前記無機ＳＯＧ膜を埋め込
む工程、（ｃ）前記窒化シリコン膜をエッチングストッ
パに用いて前記無機ＳＯＧ膜をドライエッチングするこ
とにより、前記複数の電極配線間のスペースに接続孔を
形成する工程。
【００１８】（２）本発明の半導体集積回路装置の製造
方法は、以下の工程（ａ）〜（ｃ）を含んでいる。
方法は、以下の工程（ａ）〜（ｃ）を含んでいる。
【００１９】（ａ）半導体基板の主面上に複数のＭＩＳ
ＦＥＴのゲート電極を形成した後、前記複数のゲート電
極の上部に窒化シリコン膜を堆積する工程、（ｂ）前記
窒化シリコン膜で覆われた前記複数のゲート電極の上部
に、Ｓｉ−Ｏ結合に対するＳｉ−Ｎ結合の割合が５％以
下（赤外線スペクトル強度比換算）の無機ＳＯＧ膜をス
ピン塗布して、前記複数のゲート電極間のスペースに前
記無機ＳＯＧ膜を埋め込む工程、（ｃ）前記窒化シリコ
ン膜をエッチングストッパに用いて前記無機ＳＯＧ膜を
ドライエッチングすることにより、前記複数のゲート電
極間のスペースに接続孔を形成する工程。
ＦＥＴのゲート電極を形成した後、前記複数のゲート電
極の上部に窒化シリコン膜を堆積する工程、（ｂ）前記
窒化シリコン膜で覆われた前記複数のゲート電極の上部
に、Ｓｉ−Ｏ結合に対するＳｉ−Ｎ結合の割合が５％以
下（赤外線スペクトル強度比換算）の無機ＳＯＧ膜をス
ピン塗布して、前記複数のゲート電極間のスペースに前
記無機ＳＯＧ膜を埋め込む工程、（ｃ）前記窒化シリコ
ン膜をエッチングストッパに用いて前記無機ＳＯＧ膜を
ドライエッチングすることにより、前記複数のゲート電
極間のスペースに接続孔を形成する工程。
【００２０】（３）本発明の半導体集積回路装置の製造
方法は、前記複数のＭＩＳＦＥＴが、ＤＲＡＭのメモリ
セルの一部を構成するメモリセル選択用ＭＩＳＦＥＴで
ある。
方法は、前記複数のＭＩＳＦＥＴが、ＤＲＡＭのメモリ
セルの一部を構成するメモリセル選択用ＭＩＳＦＥＴで
ある。
【００２１】（４）本発明の半導体集積回路装置の製造
方法は、前記接続孔が、前記メモリセル選択用ＭＩＳＦ
ＥＴのソース、ドレインの一方とビット線とを電気的に
接続する第１の接続孔、および前記メモリセル選択用Ｍ
ＩＳＦＥＴのソース、ドレインの他方と前記ＤＲＡＭの
メモリセルの他の一部を構成する情報蓄積用容量素子と
を電気的に接続する第２の接続孔のうち、少なくとも一
方である。
方法は、前記接続孔が、前記メモリセル選択用ＭＩＳＦ
ＥＴのソース、ドレインの一方とビット線とを電気的に
接続する第１の接続孔、および前記メモリセル選択用Ｍ
ＩＳＦＥＴのソース、ドレインの他方と前記ＤＲＡＭの
メモリセルの他の一部を構成する情報蓄積用容量素子と
を電気的に接続する第２の接続孔のうち、少なくとも一
方である。
【００２２】（５）本発明の半導体集積回路装置の製造
方法は、前記接続孔の底部の径が、フォトリソグラフィ
の解像限界で決まる最小寸法以下である。
方法は、前記接続孔の底部の径が、フォトリソグラフィ
の解像限界で決まる最小寸法以下である。
【００２３】（６）本発明の半導体集積回路装置の製造
方法は、以下の工程（ａ）〜（ｃ）を含んでいる。
方法は、以下の工程（ａ）〜（ｃ）を含んでいる。
【００２４】（ａ）半導体基板の主面上に、少なくとも
その上部に窒化金属膜が積層されたアルミニウム系の導
電膜からなる配線を形成する工程、（ｂ）前記配線の上
部に、Ｓｉ−Ｏ結合に対するＳｉ−Ｎ結合の割合が５％
以下（赤外線スペクトル強度比換算）の無機ＳＯＧ膜を
スピン塗布することにより、前記配線の上部に前記無機
ＳＯＧ膜を含んだ層間絶縁膜を形成する工程、（ｃ）前
記無機ＳＯＧ膜を含んだ層間絶縁膜をドライエッチング
することにより、前記配線の上部に前記配線とその上層
の配線とを電気的に接続する接続孔を形成する工程。
その上部に窒化金属膜が積層されたアルミニウム系の導
電膜からなる配線を形成する工程、（ｂ）前記配線の上
部に、Ｓｉ−Ｏ結合に対するＳｉ−Ｎ結合の割合が５％
以下（赤外線スペクトル強度比換算）の無機ＳＯＧ膜を
スピン塗布することにより、前記配線の上部に前記無機
ＳＯＧ膜を含んだ層間絶縁膜を形成する工程、（ｃ）前
記無機ＳＯＧ膜を含んだ層間絶縁膜をドライエッチング
することにより、前記配線の上部に前記配線とその上層
の配線とを電気的に接続する接続孔を形成する工程。
【００２５】（７）本発明の半導体集積回路装置の製造
方法は、ポリシラザン系の無機ＳＯＧに酸化反応促進剤
を添加することによって、Ｓｉ−Ｏ結合に対するＳｉ−
Ｎ結合の割合が５％以下（赤外線スペクトル強度比換
算）の無機ＳＯＧを得るものである。
方法は、ポリシラザン系の無機ＳＯＧに酸化反応促進剤
を添加することによって、Ｓｉ−Ｏ結合に対するＳｉ−
Ｎ結合の割合が５％以下（赤外線スペクトル強度比換
算）の無機ＳＯＧを得るものである。
【００２６】（８）本発明の半導体集積回路装置の製造
方法は、前記無機ＳＯＧ膜にリンまたはホウ素、あるい
はそれらの両方を添加する。
方法は、前記無機ＳＯＧ膜にリンまたはホウ素、あるい
はそれらの両方を添加する。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２８】図１は、ポリシラザン(poly silazane) 系
の無機ＳＯＧ（スピンオングラス）の分子構造を示す模
式図である。図示のように、ポリシラザン系の無機ＳＯ
Ｇは、基本骨格がＳｉ−Ｎ結合で構成された原料ポリマ
ーを酸素および水を含む雰囲気中でベークし、Ｓｉ−Ｎ
結合をＳｉ−Ｏ結合に置換することにより得られる。但
し、このときすべてのＳｉ−Ｎ結合がＳｉ−Ｏ結合に置
換されるわけではなく、通常は、ＦＴ−ＩＲのスペクト
ル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）換算で１０数％程度の
Ｓｉ−Ｎ結合が残留した無機ＳＯＧ膜が得られる。
の無機ＳＯＧ（スピンオングラス）の分子構造を示す模
式図である。図示のように、ポリシラザン系の無機ＳＯ
Ｇは、基本骨格がＳｉ−Ｎ結合で構成された原料ポリマ
ーを酸素および水を含む雰囲気中でベークし、Ｓｉ−Ｎ
結合をＳｉ−Ｏ結合に置換することにより得られる。但
し、このときすべてのＳｉ−Ｎ結合がＳｉ−Ｏ結合に置
換されるわけではなく、通常は、ＦＴ−ＩＲのスペクト
ル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）換算で１０数％程度の
Ｓｉ−Ｎ結合が残留した無機ＳＯＧ膜が得られる。
【００２９】本発明者は、上記原料ポリマー中に酸化反
応促進剤を添加してベークを行うことにより、Ｓｉ−Ｎ
／Ｓｉ−Ｏの割合（ＦＴ−ＩＲのスペクトル強度比換
算、以下同様）が５％以下の無機ＳＯＧ膜を調製した。
酸化反応促進剤には主にメチルアルコールを使用した
が、それ以外の低級アルコール（エチルアルコール、プ
ロピルアルコールなど）を添加した場合でも同様の結果
が得られた。
応促進剤を添加してベークを行うことにより、Ｓｉ−Ｎ
／Ｓｉ−Ｏの割合（ＦＴ−ＩＲのスペクトル強度比換
算、以下同様）が５％以下の無機ＳＯＧ膜を調製した。
酸化反応促進剤には主にメチルアルコールを使用した
が、それ以外の低級アルコール（エチルアルコール、プ
ロピルアルコールなど）を添加した場合でも同様の結果
が得られた。
【００３０】図２は、酸化反応促進剤の添加量を変えた
原料ポリマーをシリコン基板上にスピン塗布してベーク
処理した結果得られた３種の無機ＳＯＧ膜（ａ）、
（ｂ）、（ｃ）のＦＴ−ＩＲスペクトル強度比（Ｓｉ−
Ｎ／Ｓｉ−Ｏ）を示すグラフである。図の横軸はＩＲの
波数(Wave Number) 、縦軸はスペクトル強度(Intensit
y)をそれぞれ示し、図中の破線はＳｉ−Ｎ結合のスペク
トル（波数〜９００）を示している。これら３種の無機
ＳＯＧ膜（ａ）、（ｂ）、（ｃ）のスペクトル強度比
（Ｓｉ−Ｎ／Ｓｉ−Ｏ）は、それぞれ1.１％、3.４％、
２0.４％である。
原料ポリマーをシリコン基板上にスピン塗布してベーク
処理した結果得られた３種の無機ＳＯＧ膜（ａ）、
（ｂ）、（ｃ）のＦＴ−ＩＲスペクトル強度比（Ｓｉ−
Ｎ／Ｓｉ−Ｏ）を示すグラフである。図の横軸はＩＲの
波数(Wave Number) 、縦軸はスペクトル強度(Intensit
y)をそれぞれ示し、図中の破線はＳｉ−Ｎ結合のスペク
トル（波数〜９００）を示している。これら３種の無機
ＳＯＧ膜（ａ）、（ｂ）、（ｃ）のスペクトル強度比
（Ｓｉ−Ｎ／Ｓｉ−Ｏ）は、それぞれ1.１％、3.４％、
２0.４％である。
【００３１】次に、図３（ａ）に示すように、単結晶シ
リコンの半導体基板１を用意し、その表面にＳＯＧ膜２
と酸化シリコン膜３とを順次堆積した後、酸化シリコン
膜３の上部に孔径を少しずつ変えたフォトレジスト膜４
を形成し、このフォトレジスト膜４をマスクにして上記
酸化シリコン膜３とＳＯＧ膜３とを順次ドライエッチン
グした。ＳＯＧ膜２は、前記３種の無機ＳＯＧ膜
（ａ）、（ｂ）、（ｃ）をそれぞれ単独で使用した。ま
た、酸化シリコン膜３はＣＶＤ法で堆積した。
リコンの半導体基板１を用意し、その表面にＳＯＧ膜２
と酸化シリコン膜３とを順次堆積した後、酸化シリコン
膜３の上部に孔径を少しずつ変えたフォトレジスト膜４
を形成し、このフォトレジスト膜４をマスクにして上記
酸化シリコン膜３とＳＯＧ膜３とを順次ドライエッチン
グした。ＳＯＧ膜２は、前記３種の無機ＳＯＧ膜
（ａ）、（ｂ）、（ｃ）をそれぞれ単独で使用した。ま
た、酸化シリコン膜３はＣＶＤ法で堆積した。
【００３２】また、比較例として、図３（ｂ）に示すよ
うに、酸素（Ｏ2 ）とテトラエトキシシランとをソース
ガスに用いたプラズマＣＶＤ法で半導体基板１の表面に
酸化シリコン膜（ｐ−ＴＥＯＳ）膜６を堆積した後、ｐ
−ＴＥＯＳ膜６の上部に孔径を少しずつ変えたフォトレ
ジスト膜４を形成し、このフォトレジスト膜４をマスク
にして酸化シリコン膜６をドライエッチングした。ｐ−
ＴＥＯＳ膜は、窒化シリコン膜に対するドライエッチン
グ選択比が高いことが知られている。
うに、酸素（Ｏ2 ）とテトラエトキシシランとをソース
ガスに用いたプラズマＣＶＤ法で半導体基板１の表面に
酸化シリコン膜（ｐ−ＴＥＯＳ）膜６を堆積した後、ｐ
−ＴＥＯＳ膜６の上部に孔径を少しずつ変えたフォトレ
ジスト膜４を形成し、このフォトレジスト膜４をマスク
にして酸化シリコン膜６をドライエッチングした。ｐ−
ＴＥＯＳ膜は、窒化シリコン膜に対するドライエッチン
グ選択比が高いことが知られている。
【００３３】次に、上記フォトレジスト膜４の孔径とエ
ッチング深さとの関係を、前記３種の無機ＳＯＧ膜
（ａ）、（ｂ）、（ｃ）を使用した場合とｐ−ＴＥＯＳ
膜６を使用した場合とでそれぞれ測定し、図４に示す結
果を得た。
ッチング深さとの関係を、前記３種の無機ＳＯＧ膜
（ａ）、（ｂ）、（ｃ）を使用した場合とｐ−ＴＥＯＳ
膜６を使用した場合とでそれぞれ測定し、図４に示す結
果を得た。
【００３４】図２から得られた３種の無機ＳＯＧ膜
（ａ）、（ｂ）、（ｃ）のＦＴ−ＩＲスペクトル強度比
（Ｓｉ−Ｎ／Ｓｉ−Ｏ）と、図４から得られた３種の無
機ＳＯＧ膜（ａ）、（ｂ）、（ｃ）の対ｐ−ＴＥＯＳ膜
エッチング速度比の関係を図５に示す。このグラフか
ら、無機ＳＯＧ膜のスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ
−Ｏ）が低下するにつれてそのエッチング速度がｐ−Ｔ
ＥＯＳ膜のそれに近づき、スペクトル強度比が５％以下
になると対ｐ−ＴＥＯＳ膜エッチング速度比が0.６以上
となることが分かる。
（ａ）、（ｂ）、（ｃ）のＦＴ−ＩＲスペクトル強度比
（Ｓｉ−Ｎ／Ｓｉ−Ｏ）と、図４から得られた３種の無
機ＳＯＧ膜（ａ）、（ｂ）、（ｃ）の対ｐ−ＴＥＯＳ膜
エッチング速度比の関係を図５に示す。このグラフか
ら、無機ＳＯＧ膜のスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ
−Ｏ）が低下するにつれてそのエッチング速度がｐ−Ｔ
ＥＯＳ膜のそれに近づき、スペクトル強度比が５％以下
になると対ｐ−ＴＥＯＳ膜エッチング速度比が0.６以上
となることが分かる。
【００３５】以上のことから、スペクトル強度比（Ｓｉ
−Ｎ／Ｓｉ−Ｏ）が５％以下の無機ＳＯＧ膜を使用する
ことにより、ＳＯＧ膜／窒化シリコン膜の選択比を向上
できること、およびこのスペクトル強度比（Ｓｉ−Ｎ／
Ｓｉ−Ｏ）が小さいほど選択比をより向上できることが
判明した。
−Ｎ／Ｓｉ−Ｏ）が５％以下の無機ＳＯＧ膜を使用する
ことにより、ＳＯＧ膜／窒化シリコン膜の選択比を向上
できること、およびこのスペクトル強度比（Ｓｉ−Ｎ／
Ｓｉ−Ｏ）が小さいほど選択比をより向上できることが
判明した。
【００３６】次に、スペクトル強度比（Ｓｉ−Ｎ／Ｓｉ
−Ｏ）が５％以下の無機ＳＯＧ膜を絶縁膜の一部に使用
したＤＲＡＭの製造方法の一例を図６〜図３６を用いて
説明する。
−Ｏ）が５％以下の無機ＳＯＧ膜を絶縁膜の一部に使用
したＤＲＡＭの製造方法の一例を図６〜図３６を用いて
説明する。
【００３７】図６に示すように、このＤＲＡＭのメモリ
アレイ（ＭＡＲＹ）は、マトリクス状に配置された複数
のワード線ＷＬ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複
数のビット線ＢＬおよびそれらの交点に配置された複数
のメモリセル（ＭＣ）により構成されている。１ビット
の情報を記憶する１個のメモリセルは、１個の情報蓄積
用容量素子Ｃとこれに直列に接続された１個のメモリセ
ル選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリ
セル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方
は、情報蓄積用容量素子Ｃと電気的に接続され、他方は
ビット線ＢＬと電気的に接続されている。ワード線ＷＬ
の一端は、ワードドライバＷＤに接続され、ビット線Ｂ
Ｌの一端は、センスアンプＳＡに接続されている。
アレイ（ＭＡＲＹ）は、マトリクス状に配置された複数
のワード線ＷＬ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複
数のビット線ＢＬおよびそれらの交点に配置された複数
のメモリセル（ＭＣ）により構成されている。１ビット
の情報を記憶する１個のメモリセルは、１個の情報蓄積
用容量素子Ｃとこれに直列に接続された１個のメモリセ
ル選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリ
セル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方
は、情報蓄積用容量素子Ｃと電気的に接続され、他方は
ビット線ＢＬと電気的に接続されている。ワード線ＷＬ
の一端は、ワードドライバＷＤに接続され、ビット線Ｂ
Ｌの一端は、センスアンプＳＡに接続されている。
【００３８】このＤＲＡＭを製造するには、まず図７に
示すように、ｐ型で比抵抗が１０Ωcm程度の半導体基板
１を用意し、この半導体基板１の主面の素子分離領域を
エッチングして溝を形成した後、この溝の内部に酸化シ
リコン膜７を埋め込んで素子分離溝５を形成する。
示すように、ｐ型で比抵抗が１０Ωcm程度の半導体基板
１を用意し、この半導体基板１の主面の素子分離領域を
エッチングして溝を形成した後、この溝の内部に酸化シ
リコン膜７を埋め込んで素子分離溝５を形成する。
【００３９】次に、図８に示すように、メモリセルを形
成する領域（メモリアレイ）の半導体基板１にｎ型不純
物、例えばＰ（リン）をイオン打ち込みしてｎ型半導体
領域１０を形成し、メモリアレイと周辺回路の一部（ｎ
チャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不純
物、例えばＢ（ホウ素）をイオン打ち込みしてｐ型ウエ
ル１１を形成し、周辺回路の他の一部（ｐチャネル型Ｍ
ＩＳＦＥＴを形成する領域）にｎ型不純物、例えばＰ
（リン）をイオン打ち込みしてｎ型ウエル１２を形成す
る。ｎ型半導体領域１０は、入出力回路などから半導体
基板１を通じてメモリアレイのｐ型ウエル１１にノイズ
が侵入するのを防ぐために形成する。
成する領域（メモリアレイ）の半導体基板１にｎ型不純
物、例えばＰ（リン）をイオン打ち込みしてｎ型半導体
領域１０を形成し、メモリアレイと周辺回路の一部（ｎ
チャネル型ＭＩＳＦＥＴを形成する領域）にｐ型不純
物、例えばＢ（ホウ素）をイオン打ち込みしてｐ型ウエ
ル１１を形成し、周辺回路の他の一部（ｐチャネル型Ｍ
ＩＳＦＥＴを形成する領域）にｎ型不純物、例えばＰ
（リン）をイオン打ち込みしてｎ型ウエル１２を形成す
る。ｎ型半導体領域１０は、入出力回路などから半導体
基板１を通じてメモリアレイのｐ型ウエル１１にノイズ
が侵入するのを防ぐために形成する。
【００４０】次に、ＭＩＳＦＥＴのしきい値電圧を調整
するための不純物、例えばＢＦ2(フッ化ホウ素) ）をｐ
型ウエル１１およびｎ型ウエル１２にイオン打ち込み
し、次いでｐ型ウエル１１およびｎ型ウエル１２の各表
面をＨＦ（フッ酸）系の洗浄液を使って除去した後、半
導体基板１をウェット酸化してｐ型ウエル１１およびｎ
型ウエル１２の各表面に清浄なゲート酸化膜１３を形成
する。
するための不純物、例えばＢＦ2(フッ化ホウ素) ）をｐ
型ウエル１１およびｎ型ウエル１２にイオン打ち込み
し、次いでｐ型ウエル１１およびｎ型ウエル１２の各表
面をＨＦ（フッ酸）系の洗浄液を使って除去した後、半
導体基板１をウェット酸化してｐ型ウエル１１およびｎ
型ウエル１２の各表面に清浄なゲート酸化膜１３を形成
する。
【００４１】次に、図９に示すように、ゲート酸化膜１
３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成す
る。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦＥ
Ｔの一部を構成し、活性領域以外の領域ではワード線Ｗ
Ｌとして機能する。また、こゲート電極１４Ｂおよびゲ
ート電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥ
Ｔおよびｐチャネル型ＭＩＳＦＥＴの各一部を構成す
る。
３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成す
る。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦＥ
Ｔの一部を構成し、活性領域以外の領域ではワード線Ｗ
Ｌとして機能する。また、こゲート電極１４Ｂおよびゲ
ート電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥ
Ｔおよびｐチャネル型ＭＩＳＦＥＴの各一部を構成す
る。
【００４２】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物をドープした多結晶シリコン膜を半導体基板
１上にＣＶＤ法で堆積し、次いでその上部にＷＮ（タン
グステンナイトライド）膜とＷ膜とをスパッタリング法
で堆積し、さらにその上部に窒化シリコン膜１５をＣＶ
Ｄ法で堆積した後、フォトレジスト膜１６をマスクにし
てこれらの膜をパターニングすることによって形成す
る。
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物をドープした多結晶シリコン膜を半導体基板
１上にＣＶＤ法で堆積し、次いでその上部にＷＮ（タン
グステンナイトライド）膜とＷ膜とをスパッタリング法
で堆積し、さらにその上部に窒化シリコン膜１５をＣＶ
Ｄ法で堆積した後、フォトレジスト膜１６をマスクにし
てこれらの膜をパターニングすることによって形成す
る。
【００４３】次に、図１０に示すように、ｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。
【００４４】次に、図１１に示すように、半導体基板１
上にＣＶＤ法で窒化シリコン膜２０を堆積した後、メモ
リアレイの窒化シリコン膜２０をフォトレジスト膜で覆
い、周辺回路の窒化シリコン膜２０を異方性エッチング
することにより、周辺回路のゲート電極１４Ｂ、１４Ｃ
の側壁にサイドウォールスペーサ２０ａを形成する。こ
のエッチングは、ゲート酸化膜１３や素子分離溝５に埋
め込まれた酸化シリコン膜７の削れ量を最少とするため
に、酸化シリコン膜に対する窒化シリコン膜２０の選択
比が高くなるようなエッチングガスを使用して行う。ま
た、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１５
の削れ量を最少とするために、オーバーエッチング量を
必要最小限にとどめるようにする。
上にＣＶＤ法で窒化シリコン膜２０を堆積した後、メモ
リアレイの窒化シリコン膜２０をフォトレジスト膜で覆
い、周辺回路の窒化シリコン膜２０を異方性エッチング
することにより、周辺回路のゲート電極１４Ｂ、１４Ｃ
の側壁にサイドウォールスペーサ２０ａを形成する。こ
のエッチングは、ゲート酸化膜１３や素子分離溝５に埋
め込まれた酸化シリコン膜７の削れ量を最少とするため
に、酸化シリコン膜に対する窒化シリコン膜２０の選択
比が高くなるようなエッチングガスを使用して行う。ま
た、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１５
の削れ量を最少とするために、オーバーエッチング量を
必要最小限にとどめるようにする。
【００４５】次に、周辺回路のｎ型ウエル１２にｐ型不
純物、例えばＢ（ホウ素）をイオン打ち込みしてｐチャ
ネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２（ソース、
ドレイン）を形成し、周辺回路のｐ型ウエル１１にｎ型
不純物、例えばＡｓ（ヒ素）をイオン打ち込みしてｎチ
ャネル型ＭＩＳＦＥＴのｎ+ 型半導体領域２３（ソー
ス、ドレイン）を形成する。これにより、周辺回路にｐ
チャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳ
ＦＥＴＱｎが形成される。
純物、例えばＢ（ホウ素）をイオン打ち込みしてｐチャ
ネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２（ソース、
ドレイン）を形成し、周辺回路のｐ型ウエル１１にｎ型
不純物、例えばＡｓ（ヒ素）をイオン打ち込みしてｎチ
ャネル型ＭＩＳＦＥＴのｎ+ 型半導体領域２３（ソー
ス、ドレイン）を形成する。これにより、周辺回路にｐ
チャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳ
ＦＥＴＱｎが形成される。
【００４６】次に、図１２に示すように、半導体基板１
上にＳＯＧ膜２４をスピン塗布してゲート電極１４Ａ
（ワード線ＷＬ）のスペースをこのＳＯＧ膜２４で埋め
込んだ後、半導体基板１を４００℃程度で熱処理してＳ
ＯＧ膜２４をベークする。このＳＯＧ膜２４は、前述し
たＦＴ−ＩＲスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）
が５％以下のポリシラザン系無機ＳＯＧを使用する。
上にＳＯＧ膜２４をスピン塗布してゲート電極１４Ａ
（ワード線ＷＬ）のスペースをこのＳＯＧ膜２４で埋め
込んだ後、半導体基板１を４００℃程度で熱処理してＳ
ＯＧ膜２４をベークする。このＳＯＧ膜２４は、前述し
たＦＴ−ＩＲスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）
が５％以下のポリシラザン系無機ＳＯＧを使用する。
【００４７】ＳＯＧ膜２４は、ＣＶＤ法で堆積した酸化
シリコン膜に比べてリフロー性が高く、微細な配線間の
ギャップフィル性に優れているので、ゲート電極１４Ａ
（ワード線ＷＬ）のスペースがフォトリソグラフィの解
像限界程度まで微細化されている場合でも、このスペー
スを良好に埋め込むことができる。
シリコン膜に比べてリフロー性が高く、微細な配線間の
ギャップフィル性に優れているので、ゲート電極１４Ａ
（ワード線ＷＬ）のスペースがフォトリソグラフィの解
像限界程度まで微細化されている場合でも、このスペー
スを良好に埋め込むことができる。
【００４８】また、ＳＯＧ膜２４は、ＢＰＳＧ膜などで
必要とされる高温、長時間の熱処理を行わなくとも高い
リフロー性が得られるため、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ
（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳ
ＦＥＴＱｐ）のソース、ドレインに含まれる不純物の熱
拡散を抑制して浅接合化を図ることができ、かつゲート
電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、
１４Ｃを構成するメタル（Ｗ膜）が熱処理時に酸化する
のを抑制できるので、ＤＲＡＭのメモリセルおよび周辺
回路を構成するＭＩＳＦＥＴの高性能化を実現すること
ができる。
必要とされる高温、長時間の熱処理を行わなくとも高い
リフロー性が得られるため、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ
（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳ
ＦＥＴＱｐ）のソース、ドレインに含まれる不純物の熱
拡散を抑制して浅接合化を図ることができ、かつゲート
電極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、
１４Ｃを構成するメタル（Ｗ膜）が熱処理時に酸化する
のを抑制できるので、ＤＲＡＭのメモリセルおよび周辺
回路を構成するＭＩＳＦＥＴの高性能化を実現すること
ができる。
【００４９】ＳＯＧ膜２４のリフロー性をさらに向上さ
せるために、上記ポリシラザン系無機ＳＯＧにリン
（Ｐ）またはホウ素（Ｂ）、あるいはそれらの両方を添
加したものを使用してもよい。
せるために、上記ポリシラザン系無機ＳＯＧにリン
（Ｐ）またはホウ素（Ｂ）、あるいはそれらの両方を添
加したものを使用してもよい。
【００５０】次に、図１３に示すように、ＳＯＧ膜２４
の上部に酸化シリコン膜２５を堆積し、この酸化シリコ
ン膜２５をＣＭＰ法で研磨してその表面を平坦化する。
酸化シリコン膜２５は、例えば酸素（Ｏ2 ）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法で堆積する。
の上部に酸化シリコン膜２５を堆積し、この酸化シリコ
ン膜２５をＣＭＰ法で研磨してその表面を平坦化する。
酸化シリコン膜２５は、例えば酸素（Ｏ2 ）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法で堆積する。
【００５１】このように、本実施の形態では、ゲート電
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃの上部に成膜直後でも平坦性が良好なＳＯＧ膜２４
を塗布し、さらにその上部に堆積した酸化シリコン膜２
５をＣＭＰ法で平坦化する。これにより、ゲート電極１
４Ａ（ワード線ＷＬ）間の微細なスペースのギャップフ
ィル性が向上すると共に、ゲート電極１４Ａ（ワード線
ＷＬ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜
の平坦化を実現することができる。また、高温・長時間
の熱処理を行わないため、メモリセルおよび周辺回路を
構成するＭＩＳＦＥＴの特性劣化を防止して高性能化を
実現することができる。
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃの上部に成膜直後でも平坦性が良好なＳＯＧ膜２４
を塗布し、さらにその上部に堆積した酸化シリコン膜２
５をＣＭＰ法で平坦化する。これにより、ゲート電極１
４Ａ（ワード線ＷＬ）間の微細なスペースのギャップフ
ィル性が向上すると共に、ゲート電極１４Ａ（ワード線
ＷＬ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜
の平坦化を実現することができる。また、高温・長時間
の熱処理を行わないため、メモリセルおよび周辺回路を
構成するＭＩＳＦＥＴの特性劣化を防止して高性能化を
実現することができる。
【００５２】次に、図１４に示すように、酸化シリコン
膜２５の上部に酸化シリコン膜２６を堆積する。この酸
化シリコン膜２６は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜２５の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜２６は、例えば酸素
（Ｏ2 ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。酸化シリ
コン膜２５の上部には、上記酸化シリコン膜２６に代え
てＰＳＧ(Phospho Silicate Glass)膜などを堆積しても
よい。
膜２５の上部に酸化シリコン膜２６を堆積する。この酸
化シリコン膜２６は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜２５の表面の微細な傷を補修する
ために堆積する。酸化シリコン膜２６は、例えば酸素
（Ｏ2 ）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。酸化シリ
コン膜２５の上部には、上記酸化シリコン膜２６に代え
てＰＳＧ(Phospho Silicate Glass)膜などを堆積しても
よい。
【００５３】次に、図１５に示すように、酸化シリコン
膜２６の上部に形成したフォトレジスト膜２７をマスク
にしてメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体
領域１９（ソース、ドレイン）の上部の酸化シリコン膜
２６、２５をドライエッチングし、続いて窒化シリコン
膜２０をエッチングストッパに用いてＳＯＧ膜２４をド
ライエッチングする。
膜２６の上部に形成したフォトレジスト膜２７をマスク
にしてメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体
領域１９（ソース、ドレイン）の上部の酸化シリコン膜
２６、２５をドライエッチングし、続いて窒化シリコン
膜２０をエッチングストッパに用いてＳＯＧ膜２４をド
ライエッチングする。
【００５４】このとき、スペクトル強度比（Ｓｉ−Ｎ／
Ｓｉ−Ｏ）が５％以下のポリシラザン系無機ＳＯＧで構
成されたＳＯＧ膜２４は、窒化シリコン膜２０に対する
エッチング選択比が高い（ゲート電極１４Ａの肩部で１
０程度、ゲート電極１４Ａのスペースの底部で２０程
度）ので、Ｃ（炭素）／Ｆ（フッ素）比の高いフルオロ
カーボン系のガス（Ｃ4 Ｆ8 、Ｃ3 Ｆ8 、Ｃ2 Ｆ6 な
ど）を多く含有するエッチングガスを使用しなくとも、
窒化シリコン膜２０が完全に除去されないようにするこ
とができる。
Ｓｉ−Ｏ）が５％以下のポリシラザン系無機ＳＯＧで構
成されたＳＯＧ膜２４は、窒化シリコン膜２０に対する
エッチング選択比が高い（ゲート電極１４Ａの肩部で１
０程度、ゲート電極１４Ａのスペースの底部で２０程
度）ので、Ｃ（炭素）／Ｆ（フッ素）比の高いフルオロ
カーボン系のガス（Ｃ4 Ｆ8 、Ｃ3 Ｆ8 、Ｃ2 Ｆ6 な
ど）を多く含有するエッチングガスを使用しなくとも、
窒化シリコン膜２０が完全に除去されないようにするこ
とができる。
【００５５】続いて、図１６に示すように、上記フォト
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜１５とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール（接続孔）２８を形成し、他方の上部にコンタク
トホール（接続孔）２９を形成する。
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜１５とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール（接続孔）２８を形成し、他方の上部にコンタク
トホール（接続孔）２９を形成する。
【００５６】このエッチングは、酸化シリコン膜（ゲー
ト酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜１５の選択比が高くなるよ
うな条件で行い、ｎ型半導体領域１９や素子分離溝５が
深く削れないようにする。また、このエッチングは、窒
化シリコン膜１５が異方的にエッチングされるような条
件で行い、ゲート電極１４Ａ（ワード線ＷＬ）の側壁に
窒化シリコン膜１５が残るようにする。これにより、フ
ォトリソグラフィの解像限界以下の微細な径を有するコ
ンタクトホール２８、２９がゲート電極１４Ａ（ワード
線ＷＬ）に対して自己整合で形成される。なお、コンタ
クトホール２８、２９をゲート電極１４Ａ（ワード線Ｗ
Ｌ）に対して自己整合で形成するには、あらかじめ窒化
シリコン膜１５を異方性エッチングしてゲート電極１４
Ａ（ワード線ＷＬ）の側壁にサイドウォールスペーサを
形成しておいてもよい。
ト酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜１５の選択比が高くなるよ
うな条件で行い、ｎ型半導体領域１９や素子分離溝５が
深く削れないようにする。また、このエッチングは、窒
化シリコン膜１５が異方的にエッチングされるような条
件で行い、ゲート電極１４Ａ（ワード線ＷＬ）の側壁に
窒化シリコン膜１５が残るようにする。これにより、フ
ォトリソグラフィの解像限界以下の微細な径を有するコ
ンタクトホール２８、２９がゲート電極１４Ａ（ワード
線ＷＬ）に対して自己整合で形成される。なお、コンタ
クトホール２８、２９をゲート電極１４Ａ（ワード線Ｗ
Ｌ）に対して自己整合で形成するには、あらかじめ窒化
シリコン膜１５を異方性エッチングしてゲート電極１４
Ａ（ワード線ＷＬ）の側壁にサイドウォールスペーサを
形成しておいてもよい。
【００５７】このように、ゲート電極１４Ａ（ワード線
ＷＬ）のスペースを埋め込むＳＯＧ膜２４として、スペ
クトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下のポリ
シラザン系無機ＳＯＧを使用することにより、ＳＯＧ膜
２４のエッチングが途中で停止してコンタクトホール２
８、２９が非開孔になるといった不具合を生じることな
く、ＳＯＧ膜／窒化シリコン膜の選択比を向上すること
ができる。
ＷＬ）のスペースを埋め込むＳＯＧ膜２４として、スペ
クトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下のポリ
シラザン系無機ＳＯＧを使用することにより、ＳＯＧ膜
２４のエッチングが途中で停止してコンタクトホール２
８、２９が非開孔になるといった不具合を生じることな
く、ＳＯＧ膜／窒化シリコン膜の選択比を向上すること
ができる。
【００５８】次に、図１７に示すように、コンタクトホ
ール２８、２９の内部にプラグ３０を形成し、次いで酸
化シリコン膜２６の上部に酸化シリコン膜３１を堆積し
た後、半導体基板１を８００℃程度で熱処理する。プラ
グ３０は、酸化シリコン膜２６の上部にｎ型不純物（例
えばＰ（リン））をドープした多結晶シリコン膜をＣＶ
Ｄ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で
研磨してコンタクトホール２８、２９の内部に残すこと
により形成する。また、上記熱処理によって、プラグ３
０を構成する多結晶シリコン膜中のｎ型不純物がコンタ
クトホール２８、２９の底部からメモリセル選択用ＭＩ
ＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイ
ン）に拡散し、ｎ型半導体領域１９が低抵抗化される。
ール２８、２９の内部にプラグ３０を形成し、次いで酸
化シリコン膜２６の上部に酸化シリコン膜３１を堆積し
た後、半導体基板１を８００℃程度で熱処理する。プラ
グ３０は、酸化シリコン膜２６の上部にｎ型不純物（例
えばＰ（リン））をドープした多結晶シリコン膜をＣＶ
Ｄ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で
研磨してコンタクトホール２８、２９の内部に残すこと
により形成する。また、上記熱処理によって、プラグ３
０を構成する多結晶シリコン膜中のｎ型不純物がコンタ
クトホール２８、２９の底部からメモリセル選択用ＭＩ
ＳＦＥＴＱｓのｎ型半導体領域１９（ソース、ドレイ
ン）に拡散し、ｎ型半導体領域１９が低抵抗化される。
【００５９】次に、図１８に示すように、フォトレジス
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図１９に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図１９に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。
【００６０】上記のように、メモリアレイの酸化シリコ
ン膜３１を除去してプラグ３０の表面を露出させるエッ
チングと、周辺回路領域にコンタクトホール３４〜３７
を形成するエッチングを別工程で行うことにより、深い
コンタクトホール３４〜３７を形成する際にプラグ３０
が削れるのを防ぐことができる。プラグ３０の表面を露
出させるエッチングとコンタクトホール３４〜３７を形
成するエッチングは、上記と逆の順序で行ってもよい。
ン膜３１を除去してプラグ３０の表面を露出させるエッ
チングと、周辺回路領域にコンタクトホール３４〜３７
を形成するエッチングを別工程で行うことにより、深い
コンタクトホール３４〜３７を形成する際にプラグ３０
が削れるのを防ぐことができる。プラグ３０の表面を露
出させるエッチングとコンタクトホール３４〜３７を形
成するエッチングは、上記と逆の順序で行ってもよい。
【００６１】次に、フォトレジスト膜３３を除去した
後、図２０に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬと周辺回路の第１層配線３８、３９とを形
成する。ビット線ＢＬおよび第１層配線３８、３９を形
成するには、まず酸化シリコン膜３１の上部にＴｉ膜を
スパッタリング法で堆積し、半導体基板１を８００℃程
度で熱処理する。次いで、Ｔｉ膜の上部にＴｉＮ膜をス
パッタリング法で堆積し、さらにその上部にＷ膜と窒化
シリコン膜４０とをＣＶＤ法で堆積した後、フォトレジ
スト膜４１をマスクにしてこれらの膜をパターニングす
る。
後、図２０に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬと周辺回路の第１層配線３８、３９とを形
成する。ビット線ＢＬおよび第１層配線３８、３９を形
成するには、まず酸化シリコン膜３１の上部にＴｉ膜を
スパッタリング法で堆積し、半導体基板１を８００℃程
度で熱処理する。次いで、Ｔｉ膜の上部にＴｉＮ膜をス
パッタリング法で堆積し、さらにその上部にＷ膜と窒化
シリコン膜４０とをＣＶＤ法で堆積した後、フォトレジ
スト膜４１をマスクにしてこれらの膜をパターニングす
る。
【００６２】酸化シリコン膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とに低抵抗
のＴｉＳｉ2 （チタンシリサイド）層４２が形成され
る。図示は省略するが、このとき、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域１９の上部のコンタク
トホール２８に埋め込まれたプラグ３０の表面にもＴｉ
Ｓｉ2 層４２が形成される。これにより、ｎ+ 型半導体
領域２３およびｐ+ 型半導体領域２２に接続される配線
（ビット線ＢＬ、第１層配線３８、３９）のコンタクト
抵抗を低減することができる。また、ビット線ＢＬをＷ
膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そのシー
ト抵抗を２Ω／□以下にまで低減できるので、情報の読
み出し速度および書き込み速度を向上させることがで
き、かつビット線ＢＬと周辺回路の第１層配線３８、３
９とを一つの工程で同時に形成することができる。さら
に、周辺回路の第１層配線（３８、３９）をビット線Ｂ
Ｌと同層の配線で構成した場合は、第１層配線をメモリ
セルの上層に形成されるＡｌ配線で構成する場合に比べ
て、周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線
とを接続するコンタクトホール（３４〜３７）のアスペ
クト比が低減されるため、第１層配線の接続信頼性が向
上する。
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とに低抵抗
のＴｉＳｉ2 （チタンシリサイド）層４２が形成され
る。図示は省略するが、このとき、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域１９の上部のコンタク
トホール２８に埋め込まれたプラグ３０の表面にもＴｉ
Ｓｉ2 層４２が形成される。これにより、ｎ+ 型半導体
領域２３およびｐ+ 型半導体領域２２に接続される配線
（ビット線ＢＬ、第１層配線３８、３９）のコンタクト
抵抗を低減することができる。また、ビット線ＢＬをＷ
膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そのシー
ト抵抗を２Ω／□以下にまで低減できるので、情報の読
み出し速度および書き込み速度を向上させることがで
き、かつビット線ＢＬと周辺回路の第１層配線３８、３
９とを一つの工程で同時に形成することができる。さら
に、周辺回路の第１層配線（３８、３９）をビット線Ｂ
Ｌと同層の配線で構成した場合は、第１層配線をメモリ
セルの上層に形成されるＡｌ配線で構成する場合に比べ
て、周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線
とを接続するコンタクトホール（３４〜３７）のアスペ
クト比が低減されるため、第１層配線の接続信頼性が向
上する。
【００６３】次に、フォトレジスト膜４１を除去した
後、図２１に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。
後、図２１に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。
【００６４】次に、図２２に示すように、ビット線ＢＬ
および第１層配線３８、３９の上部にＳＯＧ膜４４をス
ピン塗布する。このＳＯＧ膜４４は、前述したＦＴ−Ｉ
Ｒスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下
のポリシラザン系無機ＳＯＧを使用してもよく、あるい
はこのスペクトル強度比が５％を超える無機ＳＯＧや、
有機ＳＯＧを使用してもよい。
および第１層配線３８、３９の上部にＳＯＧ膜４４をス
ピン塗布する。このＳＯＧ膜４４は、前述したＦＴ−Ｉ
Ｒスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下
のポリシラザン系無機ＳＯＧを使用してもよく、あるい
はこのスペクトル強度比が５％を超える無機ＳＯＧや、
有機ＳＯＧを使用してもよい。
【００６５】ＳＯＧ膜４４は、ＢＰＳＧ膜に比べてリフ
ロー性が高く、微細な配線間のギャップフィル性に優れ
ているので、ビット線ＢＬのスペースを良好に埋め込む
ことができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必
要とされる高温、長時間の熱処理を行わなくとも高いリ
フロー性が得られるため、ビット線ＢＬの下層に形成さ
れたメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレ
インや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦ
ＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、
ドレインに含まれる不純物の熱拡散を抑制して浅接合化
を図ることができる。さらに、ゲート電極１４Ａ（ワー
ド線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成する
メタル（Ｗ膜）の酸化を抑制できるので、ＤＲＡＭのメ
モリセルおよび周辺回路を構成するＭＩＳＦＥＴの高性
能化を実現することができる。また、ビット線ＢＬおよ
び第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、
Ｗ膜の酸化を抑制して配線低抵の低減を図ることができ
る。
ロー性が高く、微細な配線間のギャップフィル性に優れ
ているので、ビット線ＢＬのスペースを良好に埋め込む
ことができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必
要とされる高温、長時間の熱処理を行わなくとも高いリ
フロー性が得られるため、ビット線ＢＬの下層に形成さ
れたメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレ
インや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦ
ＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、
ドレインに含まれる不純物の熱拡散を抑制して浅接合化
を図ることができる。さらに、ゲート電極１４Ａ（ワー
ド線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成する
メタル（Ｗ膜）の酸化を抑制できるので、ＤＲＡＭのメ
モリセルおよび周辺回路を構成するＭＩＳＦＥＴの高性
能化を実現することができる。また、ビット線ＢＬおよ
び第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、
Ｗ膜の酸化を抑制して配線低抵の低減を図ることができ
る。
【００６６】次に、図２３に示すように、ＳＯＧ膜４４
の上部に酸化シリコン膜４５を堆積し、次いでこの酸化
シリコン膜４５をＣＭＰ法で研磨してその表面を平坦化
した後、酸化シリコン膜４５の上部に酸化シリコン膜４
６を堆積する。酸化シリコン膜４５、４６は、例えば酸
素（Ｏ2 ）とテトラエトキシシラン（ＴＥＯＳ）とをソ
ースガスに用いたプラズマＣＶＤ法で堆積する。また、
酸化シリコン膜４６は、ＣＭＰ法で研磨されたときに生
じた前記酸化シリコン膜４５の表面の微細な傷を補修す
るために堆積する。
の上部に酸化シリコン膜４５を堆積し、次いでこの酸化
シリコン膜４５をＣＭＰ法で研磨してその表面を平坦化
した後、酸化シリコン膜４５の上部に酸化シリコン膜４
６を堆積する。酸化シリコン膜４５、４６は、例えば酸
素（Ｏ2 ）とテトラエトキシシラン（ＴＥＯＳ）とをソ
ースガスに用いたプラズマＣＶＤ法で堆積する。また、
酸化シリコン膜４６は、ＣＭＰ法で研磨されたときに生
じた前記酸化シリコン膜４５の表面の微細な傷を補修す
るために堆積する。
【００６７】次に、図２４に示すように、フォトレジス
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
小さくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
小さくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。
【００６８】次に、図２５に示すように、スルーホール
４８の内部にプラグ４９を形成する。プラグ４９は、酸
化シリコン膜４６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール４８の内部に残すことにより形成する。
４８の内部にプラグ４９を形成する。プラグ４９は、酸
化シリコン膜４６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール４８の内部に残すことにより形成する。
【００６９】次に、図２６に示すように、酸化シリコン
膜４６の上部に窒化シリコン膜５１をＣＶＤ法で堆積し
た後、フォトレジスト膜５２をマスクにしたドライエッ
チングで周辺回路領域の窒化シリコン膜５１を除去す
る。メモリアレイに残った窒化シリコン膜５１は、後述
する情報蓄積用容量素子の下部電極を形成する工程で下
部電極の間の酸化シリコン膜をエッチングする際のエッ
チングストッパとして使用される。
膜４６の上部に窒化シリコン膜５１をＣＶＤ法で堆積し
た後、フォトレジスト膜５２をマスクにしたドライエッ
チングで周辺回路領域の窒化シリコン膜５１を除去す
る。メモリアレイに残った窒化シリコン膜５１は、後述
する情報蓄積用容量素子の下部電極を形成する工程で下
部電極の間の酸化シリコン膜をエッチングする際のエッ
チングストッパとして使用される。
【００７０】次に、フォトレジスト膜５２を除去した
後、図２７に示すように、窒化シリコン膜５１の上部に
酸化シリコン膜５３を堆積し、フォトレジスト膜５４を
マスクにしたドライエッチングで酸化シリコン膜５３お
よび窒化シリコン膜５１を除去することにより、スルー
ホール４８の上部に溝５５を形成する。このとき同時
に、メモリアレイの周囲にメモリアレイを取り囲む枠状
の溝５５ａを形成する。酸化シリコン膜５３は、例えば
酸素（Ｏ2 ）とテトラエトキシシラン（ＴＥＯＳ）とを
ソースガスに用いたプラズマＣＶＤ法で堆積する。
後、図２７に示すように、窒化シリコン膜５１の上部に
酸化シリコン膜５３を堆積し、フォトレジスト膜５４を
マスクにしたドライエッチングで酸化シリコン膜５３お
よび窒化シリコン膜５１を除去することにより、スルー
ホール４８の上部に溝５５を形成する。このとき同時
に、メモリアレイの周囲にメモリアレイを取り囲む枠状
の溝５５ａを形成する。酸化シリコン膜５３は、例えば
酸素（Ｏ2 ）とテトラエトキシシラン（ＴＥＯＳ）とを
ソースガスに用いたプラズマＣＶＤ法で堆積する。
【００７１】次に、フォトレジスト膜５４を除去した
後、図２８に示すように、酸化シリコン膜５３の上部
に、情報蓄積用容量素子の下部電極材料として使用され
るｎ型不純物（例えばＰ（リン））をドープした多結晶
シリコン膜５６をＣＶＤ法で堆積した後、多結晶シリコ
ン膜５６の上部に溝５５、５５ａを埋め込むのに十分な
膜厚のＳＯＧ膜５７をスピン塗布し、次いで４００℃程
度の熱処理でＳＯＧ膜５７をベークする。このＳＯＧ膜
５７は、前述したＦＴ−ＩＲスペクトル強度比（Ｓｉ−
Ｎ／Ｓｉ−Ｏ）が５％以下のポリシラザン系無機ＳＯＧ
を使用してもよく、あるいはこのスペクトル強度比が５
％を超える無機ＳＯＧ）や、有機ＳＯＧを使用してもよ
い。
後、図２８に示すように、酸化シリコン膜５３の上部
に、情報蓄積用容量素子の下部電極材料として使用され
るｎ型不純物（例えばＰ（リン））をドープした多結晶
シリコン膜５６をＣＶＤ法で堆積した後、多結晶シリコ
ン膜５６の上部に溝５５、５５ａを埋め込むのに十分な
膜厚のＳＯＧ膜５７をスピン塗布し、次いで４００℃程
度の熱処理でＳＯＧ膜５７をベークする。このＳＯＧ膜
５７は、前述したＦＴ−ＩＲスペクトル強度比（Ｓｉ−
Ｎ／Ｓｉ−Ｏ）が５％以下のポリシラザン系無機ＳＯＧ
を使用してもよく、あるいはこのスペクトル強度比が５
％を超える無機ＳＯＧ）や、有機ＳＯＧを使用してもよ
い。
【００７２】次に、図２９に示すように、ＳＯＧ膜５７
をエッチバックし、さらに酸化シリコン膜５３の上部の
多結晶シリコン膜５６をエッチバックすることにより、
溝５５、５５ａの内側（内壁および底部）に多結晶シリ
コン膜５６を残す。
をエッチバックし、さらに酸化シリコン膜５３の上部の
多結晶シリコン膜５６をエッチバックすることにより、
溝５５、５５ａの内側（内壁および底部）に多結晶シリ
コン膜５６を残す。
【００７３】次に、図３０に示すように、周辺回路領域
の酸化シリコン膜５３をフォトレジスト膜５８で覆い、
溝５５の内部のＳＯＧ膜５７と溝５５の隙間の酸化シリ
コン膜５３とをウェットエッチングで除去することによ
り、情報蓄積用容量素子の下部電極６０を形成する。こ
のとき、溝５５の隙間には窒化シリコン膜５１が残って
いるので、この隙間の酸化シリコン膜４６がエッチング
されることはない。また、周辺回路領域の酸化シリコン
膜５３を覆うフォトレジスト膜５８の一端は、メモリア
レイの最も外側に形成される下部電極６０と周辺回路領
域との境界部、すなわち溝５５ａの上部に配置される。
このようにすると、フォトレジスト膜５８に合わせずれ
が生じた場合でも、その端部がメモリアレイの最も外側
に形成される下部電極６０上に位置することがないの
で、この下部電極６０の溝５５の内部にＳＯＧ膜５７が
残ったり、この下部電極６０と溝５５ａとの隙間に酸化
シリコン膜５３が残ったりすることはない。また、周辺
回路領域の酸化シリコン膜５３の一部がエッチング液に
曝されることもないので、周辺回路領域の酸化シリコン
膜５３の一部が削れて深い溝ができたりすることもな
い。
の酸化シリコン膜５３をフォトレジスト膜５８で覆い、
溝５５の内部のＳＯＧ膜５７と溝５５の隙間の酸化シリ
コン膜５３とをウェットエッチングで除去することによ
り、情報蓄積用容量素子の下部電極６０を形成する。こ
のとき、溝５５の隙間には窒化シリコン膜５１が残って
いるので、この隙間の酸化シリコン膜４６がエッチング
されることはない。また、周辺回路領域の酸化シリコン
膜５３を覆うフォトレジスト膜５８の一端は、メモリア
レイの最も外側に形成される下部電極６０と周辺回路領
域との境界部、すなわち溝５５ａの上部に配置される。
このようにすると、フォトレジスト膜５８に合わせずれ
が生じた場合でも、その端部がメモリアレイの最も外側
に形成される下部電極６０上に位置することがないの
で、この下部電極６０の溝５５の内部にＳＯＧ膜５７が
残ったり、この下部電極６０と溝５５ａとの隙間に酸化
シリコン膜５３が残ったりすることはない。また、周辺
回路領域の酸化シリコン膜５３の一部がエッチング液に
曝されることもないので、周辺回路領域の酸化シリコン
膜５３の一部が削れて深い溝ができたりすることもな
い。
【００７４】次に、フォトレジスト膜５８を除去し、次
いで下部電極６０を構成する多結晶シリコン膜（５６）
の酸化を防止するために、半導体基板１をアンモニア雰
囲気中、８００℃程度で熱処理して多結晶シリコン膜
（５６）の表面を窒化した後、図３１に示すように、下
部電極６０の上部にＴａ2 Ｏ5(酸化タンタル) 膜６１を
ＣＶＤ法で堆積し、次いで半導体基板１を８００℃程度
で熱処理してＴａ2 Ｏ5膜６１の欠陥を修復した後、Ｔ
ａ2 Ｏ5 膜６１の上部にＣＶＤ法とスパッタリング法と
でＴｉＮ膜６２を堆積し、フォトレジスト膜６３をマス
クにしたドライエッチングでＴｉＮ膜６２およびＴａ2
Ｏ5 膜６１をパターニングすることにより、ＴｉＮ膜６
２からなる上部電極と、Ｔａ2 Ｏ5 膜６１からなる容量
絶縁膜と、多結晶シリコン膜５６からなる下部電極６０
とで構成される情報蓄積用容量素子Ｃを形成する。これ
により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直
列に接続された情報蓄積用容量素子Ｃとで構成されるＤ
ＲＡＭのメモリセルが完成する。
いで下部電極６０を構成する多結晶シリコン膜（５６）
の酸化を防止するために、半導体基板１をアンモニア雰
囲気中、８００℃程度で熱処理して多結晶シリコン膜
（５６）の表面を窒化した後、図３１に示すように、下
部電極６０の上部にＴａ2 Ｏ5(酸化タンタル) 膜６１を
ＣＶＤ法で堆積し、次いで半導体基板１を８００℃程度
で熱処理してＴａ2 Ｏ5膜６１の欠陥を修復した後、Ｔ
ａ2 Ｏ5 膜６１の上部にＣＶＤ法とスパッタリング法と
でＴｉＮ膜６２を堆積し、フォトレジスト膜６３をマス
クにしたドライエッチングでＴｉＮ膜６２およびＴａ2
Ｏ5 膜６１をパターニングすることにより、ＴｉＮ膜６
２からなる上部電極と、Ｔａ2 Ｏ5 膜６１からなる容量
絶縁膜と、多結晶シリコン膜５６からなる下部電極６０
とで構成される情報蓄積用容量素子Ｃを形成する。これ
により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直
列に接続された情報蓄積用容量素子Ｃとで構成されるＤ
ＲＡＭのメモリセルが完成する。
【００７５】次に、フォトレジスト膜６３を除去した
後、図３２に示すように、情報蓄積用容量素子Ｃの上部
に膜厚１００nm程度の酸化シリコン膜６４を堆積する。
酸化シリコン膜６５は、例えば酸素（Ｏ2 ）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法で堆積する。続いて、フォトレジスト膜６
５をマスクにしたドライエッチングで周辺回路の第１層
配線３８の上部の酸化シリコン膜６４、５３、４６、４
５、ＳＯＧ膜４４および窒化シリコン膜４０を除去する
ことにより、スルーホール６６を形成する。
後、図３２に示すように、情報蓄積用容量素子Ｃの上部
に膜厚１００nm程度の酸化シリコン膜６４を堆積する。
酸化シリコン膜６５は、例えば酸素（Ｏ2 ）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法で堆積する。続いて、フォトレジスト膜６
５をマスクにしたドライエッチングで周辺回路の第１層
配線３８の上部の酸化シリコン膜６４、５３、４６、４
５、ＳＯＧ膜４４および窒化シリコン膜４０を除去する
ことにより、スルーホール６６を形成する。
【００７６】次に、フォトレジスト膜６５を除去した
後、図３３に示すように、スルーホール６６の内部にプ
ラグ６７を形成し、続いて酸化シリコン膜６４の上部に
第２層配線６８、６９を形成する。プラグ６７は、酸化
シリコン膜６４の上部にスパッタリング法でＴｉＮ膜を
堆積し、さらにその上部にＣＶＤ法でＷ膜を堆積した
後、これらの膜をエッチバックしてスルーホール６６の
内部に残すことにより形成する。第２層配線６８、６９
は、酸化シリコン膜６４の上部にスパッタリング法でＴ
ｉＮ膜、Ａｌ（アルミニウム）膜、ＴｉＮ膜を順次堆積
した後、フォトレジスト膜をマスクにしたドライエッチ
ングでこれらの膜をパターニングして形成する。
後、図３３に示すように、スルーホール６６の内部にプ
ラグ６７を形成し、続いて酸化シリコン膜６４の上部に
第２層配線６８、６９を形成する。プラグ６７は、酸化
シリコン膜６４の上部にスパッタリング法でＴｉＮ膜を
堆積し、さらにその上部にＣＶＤ法でＷ膜を堆積した
後、これらの膜をエッチバックしてスルーホール６６の
内部に残すことにより形成する。第２層配線６８、６９
は、酸化シリコン膜６４の上部にスパッタリング法でＴ
ｉＮ膜、Ａｌ（アルミニウム）膜、ＴｉＮ膜を順次堆積
した後、フォトレジスト膜をマスクにしたドライエッチ
ングでこれらの膜をパターニングして形成する。
【００７７】次に、図３４に示すように、第２層配線６
８、６９の上部に層間絶縁膜を堆積する。層間絶縁膜
は、例えばＳＯＧ膜７２および酸化シリコン膜７３の積
層膜で構成する。ＳＯＧ膜７２は、前述したＦＴ−ＩＲ
スペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下の
ポリシラザン系無機ＳＯＧを使用してスピン塗布し、酸
化シリコン膜７３は、例えば酸素（Ｏ2 ）とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積する。
８、６９の上部に層間絶縁膜を堆積する。層間絶縁膜
は、例えばＳＯＧ膜７２および酸化シリコン膜７３の積
層膜で構成する。ＳＯＧ膜７２は、前述したＦＴ−ＩＲ
スペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％以下の
ポリシラザン系無機ＳＯＧを使用してスピン塗布し、酸
化シリコン膜７３は、例えば酸素（Ｏ2 ）とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積する。
【００７８】次に、図３５に示すように、情報蓄積用容
量素子Ｃの上部の層間絶縁膜にスルーホール（接続孔）
７４を形成し、周辺回路の第２層配線６９の上部の層間
絶縁膜にスルーホール（接続孔）７５を形成する。スル
ーホール７４、７５は、フォトレジスト膜をマスクにし
たドライエッチングで酸化シリコン膜７３およびＳＯＧ
膜７２を除去することにより形成する。
量素子Ｃの上部の層間絶縁膜にスルーホール（接続孔）
７４を形成し、周辺回路の第２層配線６９の上部の層間
絶縁膜にスルーホール（接続孔）７５を形成する。スル
ーホール７４、７５は、フォトレジスト膜をマスクにし
たドライエッチングで酸化シリコン膜７３およびＳＯＧ
膜７２を除去することにより形成する。
【００７９】上記スルーホール７４、７５を形成するた
めのドライエッチングでは、スルーホール７５の底部に
第２層配線６９の表面が露出する。この第２層配線６９
の最上層はＴｉＮ膜で構成されているために、第２層配
線６９を覆う層間絶縁膜の一部を構成するＳＯＧ膜７２
として、窒化シリコン膜に対するドライエッチング選択
比が低いＳＯＧ材料（例えばスペクトル強度比（Ｓｉ−
Ｎ／Ｓｉ−Ｏ）が５％を超えるポリシラザン系無機ＳＯ
Ｇ）を使用すると、窒化シリコン膜と同様に窒素を含有
するＴｉＮ膜がオーバーエッチングされてＡｌ膜が露出
する。すると、次の工程でスルーホール７４、７５の内
部にプラグを埋め込む際、その前処理としてスルーホー
ル７４、７５の内部を洗浄したときに、Ａｌ膜が洗浄液
に晒されて腐蝕を引き起こすことがある。
めのドライエッチングでは、スルーホール７５の底部に
第２層配線６９の表面が露出する。この第２層配線６９
の最上層はＴｉＮ膜で構成されているために、第２層配
線６９を覆う層間絶縁膜の一部を構成するＳＯＧ膜７２
として、窒化シリコン膜に対するドライエッチング選択
比が低いＳＯＧ材料（例えばスペクトル強度比（Ｓｉ−
Ｎ／Ｓｉ−Ｏ）が５％を超えるポリシラザン系無機ＳＯ
Ｇ）を使用すると、窒化シリコン膜と同様に窒素を含有
するＴｉＮ膜がオーバーエッチングされてＡｌ膜が露出
する。すると、次の工程でスルーホール７４、７５の内
部にプラグを埋め込む際、その前処理としてスルーホー
ル７４、７５の内部を洗浄したときに、Ａｌ膜が洗浄液
に晒されて腐蝕を引き起こすことがある。
【００８０】ところが、ＳＯＧ膜７２として、窒化シリ
コン膜に対するドライエッチング選択比が高い材料、す
なわちスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％
以下のポリシラザン系無機ＳＯＧを使用した場合には、
窒化シリコン膜と同じく含窒素化合物であるＴｉＮ膜が
オーバーエッチングされてＡｌ膜が露出するのを防ぐこ
とができるので、第２層配線６９の腐蝕による断線など
を防止することができる。なお、第２層配線６９の最上
層をＴｉＮ膜に代えて他の窒化金属膜（例えばＷＮ膜）
で構成した場合でも、同様の効果（Ａｌ膜の腐蝕防止）
を得ることができる。
コン膜に対するドライエッチング選択比が高い材料、す
なわちスペクトル強度比（Ｓｉ−Ｎ／Ｓｉ−Ｏ）が５％
以下のポリシラザン系無機ＳＯＧを使用した場合には、
窒化シリコン膜と同じく含窒素化合物であるＴｉＮ膜が
オーバーエッチングされてＡｌ膜が露出するのを防ぐこ
とができるので、第２層配線６９の腐蝕による断線など
を防止することができる。なお、第２層配線６９の最上
層をＴｉＮ膜に代えて他の窒化金属膜（例えばＷＮ膜）
で構成した場合でも、同様の効果（Ａｌ膜の腐蝕防止）
を得ることができる。
【００８１】次に、図３６に示すように、スルーホール
７４、７５の内部にプラグ７６を形成し、続いて層間絶
縁膜の上部に第３層配線７７、７８、７９を形成する。
プラグ７６は、層間絶縁膜の上部にスパッタリング法で
ＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法でＷ膜を
堆積した後、これらの膜をエッチバックしてスルーホー
ル７４、７５の内部に残すことにより形成する。第３層
配線７７〜７９は、層間絶縁膜の上部にスパッタリング
法でＴｉＮ膜、Ａｌ膜、ＴｉＮ膜を堆積した後、フォト
レジスト膜をマスクにしたドライエッチングでこれらの
膜をパターニングして形成する。
７４、７５の内部にプラグ７６を形成し、続いて層間絶
縁膜の上部に第３層配線７７、７８、７９を形成する。
プラグ７６は、層間絶縁膜の上部にスパッタリング法で
ＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法でＷ膜を
堆積した後、これらの膜をエッチバックしてスルーホー
ル７４、７５の内部に残すことにより形成する。第３層
配線７７〜７９は、層間絶縁膜の上部にスパッタリング
法でＴｉＮ膜、Ａｌ膜、ＴｉＮ膜を堆積した後、フォト
レジスト膜をマスクにしたドライエッチングでこれらの
膜をパターニングして形成する。
【００８２】その後、第３層配線７７〜７９の上部に酸
化シリコン膜と窒化シリコン膜とで構成されたパッシベ
ーション膜を堆積するが、その図示は省略する。以上の
工程により、本実施の形態のＤＲＡＭが略完成する。
化シリコン膜と窒化シリコン膜とで構成されたパッシベ
ーション膜を堆積するが、その図示は省略する。以上の
工程により、本実施の形態のＤＲＡＭが略完成する。
【００８３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００８４】前記実施の形態では、ＤＲＡＭの製造プロ
セスに適用した場合について説明したが、本発明は、メ
モリＬＳＩやロジックＬＳＩを問わず、一般に微細な間
隔で形成された電極配線のスペースにＳＯＧ膜を埋め込
むプロセスを有する高集積ＬＳＩに広く適用することが
できる。
セスに適用した場合について説明したが、本発明は、メ
モリＬＳＩやロジックＬＳＩを問わず、一般に微細な間
隔で形成された電極配線のスペースにＳＯＧ膜を埋め込
むプロセスを有する高集積ＬＳＩに広く適用することが
できる。
【００８５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００８６】本発明によれば、窒化シリコン膜をエッチ
ングストッパに用いたＳＡＣ（セルフアラインコンタク
ト）技術を利用し電極配線のスペースに埋め込んだＳＯ
Ｇ膜にコンタクトホールを形成する際に、コンタクトホ
ールの非開孔を生じることなく、ＳＯＧ膜／窒化シリコ
ン膜の選択比を向上することができる。
ングストッパに用いたＳＡＣ（セルフアラインコンタク
ト）技術を利用し電極配線のスペースに埋め込んだＳＯ
Ｇ膜にコンタクトホールを形成する際に、コンタクトホ
ールの非開孔を生じることなく、ＳＯＧ膜／窒化シリコ
ン膜の選択比を向上することができる。
【００８７】本発明によれば、少なくともその上部に窒
化金属膜が積層されたＡｌ系の導電膜からなる配線の上
部にＳＯＧ膜を含んだ層間絶縁膜を形成し、この層間絶
縁膜をドライエッチングしてこの配線の上部に接続孔を
形成する際に、窒化金属膜がオーバーエッチングされて
Ａｌ系の導電膜が接続孔の底部に露出するのを防ぐこと
ができるので、配線腐蝕を防止することができる。
化金属膜が積層されたＡｌ系の導電膜からなる配線の上
部にＳＯＧ膜を含んだ層間絶縁膜を形成し、この層間絶
縁膜をドライエッチングしてこの配線の上部に接続孔を
形成する際に、窒化金属膜がオーバーエッチングされて
Ａｌ系の導電膜が接続孔の底部に露出するのを防ぐこと
ができるので、配線腐蝕を防止することができる。
【図１】ポリシラザン系の無機ＳＯＧの分子構造を示す
模式図である。
模式図である。
【図２】酸化反応促進剤の添加量を変えた原料ポリマー
をシリコン基板上にスピン塗布してベーク処理した結果
得られた無機ＳＯＧ膜のＦＴ−ＩＲスペクトル強度比
（Ｓｉ−Ｎ／Ｓｉ−Ｏ）を示すグラフである。
をシリコン基板上にスピン塗布してベーク処理した結果
得られた無機ＳＯＧ膜のＦＴ−ＩＲスペクトル強度比
（Ｓｉ−Ｎ／Ｓｉ−Ｏ）を示すグラフである。
【図３】（ａ）、（ｂ）は、無機ＳＯＧ膜の対ｐ−ＴＥ
ＯＳ膜エッチング速度比を調べるために行ったテスト方
法を示す半導体基板の要部断面図である。
ＯＳ膜エッチング速度比を調べるために行ったテスト方
法を示す半導体基板の要部断面図である。
【図４】フォトレジスト膜の孔径とエッチング深さとの
関係を、無機ＳＯＧ膜を使用した場合とｐ−ＴＥＯＳ膜
を使用した場合とでそれぞれ測定した結果を示すグラフ
である。
関係を、無機ＳＯＧ膜を使用した場合とｐ−ＴＥＯＳ膜
を使用した場合とでそれぞれ測定した結果を示すグラフ
である。
【図５】無機ＳＯＧ膜の対ｐ−ＴＥＯＳ膜エッチング速
度比を調べるために行ったテスト結果を示すグラフであ
る。
度比を調べるために行ったテスト結果を示すグラフであ
る。
【図６】本発明の一実施の形態であるＤＲＡＭの回路図
である。
である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
１ 半導体基板 １Ａ 半導体チップ ２ ＳＯＧ膜 ３ 酸化シリコン膜 ４ フォトレジスト膜 ５ 素子分離溝 ６ 酸化シリコン（ｐ−ＴＥＯＳ）膜 ７ 酸化シリコン膜 １０ ｎ型半導体領域 １１ ｐ型ウエル １２ ｎ型ウエル １３ ゲート酸化膜 １４Ａ〜１４Ｃ ゲート電極 １５ 窒化シリコン膜 １６ フォトレジスト膜 １７ ｐ- 型半導体領域 １８ ｎ- 型半導体領域 １９ ｎ型半導体領域 ２０ 窒化シリコン膜 ２０ａ サイドウォールスペーサ ２２ ｐ+ 型半導体領域 ２３ ｎ+ 型半導体領域 ２４ ＳＯＧ（スピンオングラス）膜 ２５ 酸化シリコン膜 ２６ 酸化シリコン膜 ２７ フォトレジスト膜 ２８ コンタクトホール（接続孔） ２９ コンタクトホール（接続孔） ３０ プラグ ３１ 酸化シリコン膜 ３２ フォトレジスト膜 ３３ フォトレジスト膜 ３４〜３７ コンタクトホール ３８、３９ 第１層配線 ４０ 窒化シリコン膜 ４１ フォトレジスト膜 ４２ ＴｉＳｉ2 層 ４３ サイドウォールスペーサ ４４ ＳＯＧ膜 ４５ 酸化シリコン膜 ４６ 酸化シリコン膜 ４７ フォトレジスト膜 ４８ スルーホール ４９ プラグ ５１ 窒化シリコン膜 ５２ フォトレジスト膜 ５３ 酸化シリコン膜 ５４ フォトレジスト膜 ５５ 溝 ５５ａ 溝 ５６ 多結晶シリコン膜５７ ＳＯＧ膜 ５８ フォトレジスト膜 ６０ 下部電極 ６１ Ｔａ2 Ｏ5(酸化タンタル) 膜 ６２ ＴｉＮ膜（上部電極） ６３ フォトレジスト膜 ６４ 酸化シリコン膜 ６５ フォトレジスト膜 ６６ スルーホール ６７ プラグ ６８、６９ 第２層配線 ７２ ＳＯＧ膜 ７３ 酸化シリコン膜 ７４、７５ スルーホール（接続孔） ７６ プラグ ７７〜７９ 第３層配線 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｆ
Claims (8)
- 【請求項１】 以下の工程（ａ）〜（ｃ）を含むことを
特徴とする半導体集積回路装置の製造方法； （ａ）半導体基板の主面上に複数の電極配線を形成した
後、前記複数の電極配線の上部に窒化シリコン膜を堆積
する工程、（ｂ）前記窒化シリコン膜で覆われた前記複
数の電極配線の上部に、Ｓｉ−Ｏ結合に対するＳｉ−Ｎ
結合の割合が５％以下（赤外線スペクトル強度比換算）
の無機ＳＯＧ膜をスピン塗布して、前記複数の電極配線
間のスペースに前記無機ＳＯＧ膜を埋め込む工程、
（ｃ）前記窒化シリコン膜をエッチングストッパに用い
て前記無機ＳＯＧ膜をドライエッチングすることによ
り、前記複数の電極配線間のスペースに接続孔を形成す
る工程。 - 【請求項２】 以下の工程（ａ）〜（ｃ）を含むことを
特徴とする半導体集積回路装置の製造方法； （ａ）半導体基板の主面上に複数のＭＩＳＦＥＴのゲー
ト電極を形成した後、前記複数のゲート電極の上部に窒
化シリコン膜を堆積する工程、（ｂ）前記窒化シリコン
膜で覆われた前記複数のゲート電極の上部に、Ｓｉ−Ｏ
結合に対するＳｉ−Ｎ結合の割合が５％以下（赤外線ス
ペクトル強度比換算）の無機ＳＯＧ膜をスピン塗布し
て、前記複数のゲート電極間のスペースに前記無機ＳＯ
Ｇ膜を埋め込む工程、（ｃ）前記窒化シリコン膜をエッ
チングストッパに用いて前記無機ＳＯＧ膜をドライエッ
チングすることにより、前記複数のゲート電極間のスペ
ースに接続孔を形成する工程。 - 【請求項３】 請求項２記載の半導体集積回路装置の製
造方法であって、前記複数のＭＩＳＦＥＴは、ＤＲＡＭ
のメモリセルの一部を構成するメモリセル選択用ＭＩＳ
ＦＥＴであることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法であって、前記接続孔は、前記メモリセル選択用
ＭＩＳＦＥＴのソース、ドレインの一方とビット線とを
電気的に接続する第１の接続孔、および前記メモリセル
選択用ＭＩＳＦＥＴのソース、ドレインの他方と前記Ｄ
ＲＡＭのメモリセルの他の一部を構成する情報蓄積用容
量素子とを電気的に接続する第２の接続孔のうち、少な
くとも一方であることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記接続孔の底
部の径は、フォトリソグラフィの解像限界で決まる最小
寸法以下であることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項６】 以下の工程（ａ）〜（ｃ）を含むことを
特徴とする半導体集積回路装置の製造方法； （ａ）半導体基板の主面上に、少なくともその上部に窒
化金属膜が積層されたアルミニウム系の導電膜からなる
配線を形成する工程、（ｂ）前記配線の上部に、Ｓｉ−
Ｏ結合に対するＳｉ−Ｎ結合の割合が５％以下（赤外線
スペクトル強度比換算）の無機ＳＯＧ膜をスピン塗布す
ることにより、前記配線の上部に前記無機ＳＯＧ膜を含
んだ層間絶縁膜を形成する工程、（ｃ）前記無機ＳＯＧ
膜を含んだ層間絶縁膜をドライエッチングすることによ
り、前記配線の上部に前記配線とその上層の配線とを電
気的に接続する接続孔を形成する工程。 - 【請求項７】 請求項１〜６のいずれか１項に記載の半
導体集積回路装置の製造方法であって、ポリシラザン系
の無機ＳＯＧに酸化反応促進剤を添加することによっ
て、前記Ｓｉ−Ｏ結合に対するＳｉ−Ｎ結合の割合が５
％以下（赤外線スペクトル強度比換算）の無機ＳＯＧ膜
を得ることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項８】 請求項１〜７のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記無機ＳＯＧ
膜にリンまたはホウ素、あるいはそれらの両方を添加す
ることを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30823997A JP3718034B2 (ja) | 1997-11-11 | 1997-11-11 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30823997A JP3718034B2 (ja) | 1997-11-11 | 1997-11-11 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145286A true JPH11145286A (ja) | 1999-05-28 |
| JP3718034B2 JP3718034B2 (ja) | 2005-11-16 |
Family
ID=17978619
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30823997A Expired - Fee Related JP3718034B2 (ja) | 1997-11-11 | 1997-11-11 | 半導体集積回路装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3718034B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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