JPH11145300A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】半導体集積回路のマスクパターンレイアウト技
術に関する。基本回路セルの高さを規定することで配置
配線の整合性を実現してきたが、高さを規定する事によ
り、回路素子領域を電源配線で囲み込んでしまい、配線
経路の制限とデッドスペースを発生させていた。また配
線層においては、配線密度の偏ったものとなっていた。 【解決手段】基本回路セルの構成において、Ｐチャンネ
ル回路素子領域および、Ｎチャンネル回路素子領域の間
に、第１の電源系配線領域と第２の電源系配線領域が挟
む配置とすることにより、基本回路セルの高さの規定
と、配線層における分布密度の偏りを積極的に解消し
た。 【効果】設計工程におけるライブラリ設計負荷を減らす
と共に、基本回路セルの最適化による配線領域の効率活
用によりチップサイズの縮小を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
マスクパターンレイアウト技術に関する。

【０００２】

【従来の技術】電子回路を特定の単位でパッケージ化
し、セルと称する基本回路構成として繰り返し利用する
手法は、手作業，自動配置配線に関わらず有効な手法と
して利用されている。基本回路セルとしてパッケージさ
れたセル群は、ライブラリと称する集合体としてまとめ
られ、半導体集積回路を設計するための部品として利用
される。ライブラリとしての取りまとめには、隣接して
配置されるセルとの接続に問題が無い様、デザインルー
ルとは別にマスクパターンレイアウトの整合性を取るた
めの取り決めが存在するが、それらを満足するための手
段として、セルの高さを統一する事で達成している。

【０００３】基本回路セルの高さを決める要素として、
実質的な回路を形成するＰチャンネル回路素子領域とＮ
チャンネル回路素子領域、それぞれの回路素子領域に電
源を供給する第１の電源（ＶＤＤ）系配線領域と第２の
電源（ＶＳＳ）系配線領域があげられるが、個々のセル
高さを決定する最大の要因はＰチャンネル回路素子領域
とＮチャンネル回路素子領域に構成される素子サイズお
よび、回路規模による素子領域の大きさによるが、その
際、電源関係はライブラリ全般に渡って共通の形状或い
は、高さを採用しなければならないため、妥当なセル高
さを決定し、基本回路セル毎第１の電源（ＶＤＤ）系配
線領域と第２の電源（ＶＳＳ）系配線領域を回路素子領
域に付加したうえで、あわせ込む形式となる。

【０００４】しかし、従来のマスクパターンレイアウト
では、Ｐチャンネル回路素子領域とＮチャンネル回路素
子領域を挟む形で、Ｐチャンネル回路素子の外側に第１
の電源（ＶＤＤ）系配線領域が、Ｎチャンネル回路素子
領域の外側に第２の電源（ＶＳＳ）系配線領域が配置さ
れているため基本回路セルのスペース効率に問題を残し
ている。

【０００５】半導体集積回路として大規模な回路を構成
するには、基本回路セル同士の接続を矛盾なく達成しな
ければならないが、その基本となる配置配線の手法とし
ては、隣接する基本回路セル同士が電源配線の接続にお
いて整合性が取れていることが条件となる。従来のマス
クパターンレイアウトでは、基本回路セルの下端と上端
に配置されており、基本回路セルそのものの高さを規定
する事となる。半導体集積回路を実現するライブラリは
様々な回路規模を持つ基本回路セルから成り立ってお
り、特定の高さに規定される事はパターンレイアウト上
の制限となるが、高さを規定する際、大きな回路規模の
基本回路セルまで満足する設定としなければならない。
この際、回路素子領域の小さい基本回路セルは、回路素
子領域と電源領域の間にデッドスペースを持つこととな
り、これが集積度向上を妨げる要因となる。この点を緩
和させる手段として、基本回路セルの高さを複数設定
し、デッドスペースを最小に押さえたセル群を使い分け
ることで対応しているが、同じ高さの基本回路セルのみ
隣接接続を可能とする配置配線の条件を満足していない
事から根本的な解決とはなっていない。また、基本回路
セルの高さを複数設定する事から、同様の機能，性能を
持つ基本回路セルを重複して整備することとなり、設計
負担を増加する要因となっている。

【０００６】図２は従来の技術による基本回路セルを配
置した一例を示す。図中１はＰチャンネル回路素子領
域、２は第１の電源（ＶＤＤ）系配線領域、３は第２の
電源（ＶＳＳ）系配線領域、４はＮチャンネル回路素子
領域、５は基本回路セルの占有領域、６は第１の電源
（ＶＤＤ）系配線領域内の電源配線、７は第２の電源
（ＶＳＳ）系配線領域内の電源配線、１１は回路素子規
模の差により発生したデッドスペースである。

【０００７】それぞれの基本回路は、異なる回路規模を
持つため、Ｐチャンネル回路素子領域および、Ｎチャン
ネル回路素子領域は、占有する範囲が異なっている。従
来の技術では、基本回路セル構成において、第１の電源
（ＶＤＤ）系配線領域および、第２電源（ＶＳＳ）系配
線領域が、Ｐチャンネル回路素子領域および、Ｎチャン
ネル回路素子領域を挟む配置となっているため、第１の
電源（ＶＤＤ）系配線領域とＰチャンネル回路素子領域
および、第２電源（ＶＳＳ）系配線領域とＮチャンネル
回路素子領域の間にデッドスペースを生ずる。この回路
素子規模の差により発生したデッドスペースは、電源配
線により配線領域から隔離された状態に有るため、無駄
なスペースとなり、チップサイズ縮小の妨げとなる。

【０００８】

【発明が解決しようとする課題】以上述べて来たよう
に、マスクパターンレイアウトは、配置配線技術の向
上、ソフトウェア及び、ハードウェアの性能アップによ
り、集積度の向上、大規模回路の１チップへの集積化が
達成されているが、その基本となる基本回路セルについ
ては何ら改善が図られてきていないといえる。

【０００９】本発明はまさにこの点に着目したものであ
り、設計生産性向上と、集積度向上による低コスト，歩
留まり確保，向上を達成することにある。

【００１０】

【課題を解決するための手段】本発明において （１）基本回路セル構成において、第１の電源（ＶＤ
Ｄ）系配線領域，第２の電源（ＶＳＳ）系配線領域，Ｐ
チャンネル回路素子領域および、Ｎチャンネル回路素子
領域から成る配置において、前記第１の電源系配線領域
および、前記第２電源系配線領域を、Ｐチャンネル回路
素子領域および、Ｎチャンネル回路素子領域で挟む配置
を特徴とする半導体集積回路。

【００１１】（２）請求項１記載の基本回路セルの構成
において、配置配線における隣接セル同士の配置接続基
準となる第１の電源（ＶＤＤ）系配線配線と第２の電源
（ＶＳＳ）系配線の位置関係が、残りのセル構成要素で
ある、Ｐチャンネル回路素子領域とＮチャンネル回路素
子領域から独立することを特徴とする半導体集積回路。

【００１２】（３）半導体集積回路の基本回路セル構成
において、第１のメタル配線からなる第１の電源（ＶＤ
Ｄ）系配線配線領域および、第２の電源（ＶＳＳ）系配
線領域で、回路素子領域をＰチャンネル回路素子領域と
Ｎチャンネル回路素子領域に分離することにより、両回
路素子領域を接続するための第１のメタル配線からなる
電源配線を跨ぐ、第１とは別の第２のメタル配線を強制
的に施設することを特徴とする半導体集積回路。

【００１３】（４）基本回路セルの構成において、電源
配線を基本回路セルの中心に配置し、Ｐチャンネル回路
素子領域とＮチャンネル回路素子領域を電源配線の外側
に配置する事により、異なる高さを持つ基本回路セルを
配置する際に発生する凹凸領域を、配線領域とすること
を特徴とする半導体集積回路。

【００１４】

【作用】以下、本発明の作用について、具体的な実施の
形態を踏まえながら説明する。

【００１５】

【発明の実施の形態】図１は本発明を使用した実施例で
ある。図中１はＰチャンネル回路素子領域、２は第１の
電源（ＶＤＤ）系配線領域、３は第２の電源（ＶＳＳ）
系配線領域、４はＮチャンネル回路素子領域、５は基本
回路セルの占有領域、６は第１の電源（ＶＤＤ）系配線
領域内の電源配線、７は第２の電源（ＶＳＳ）系配線領
域内の電源配線である。

【００１６】図１（ａ）は、半導体集積回路上に配置す
る基本回路セルの概略レイアウトを示す。

【００１７】ここでは、１のＰチャンネル回路素子領域
と、３のＮチャンネル回路素子領域の間に、２の第１の
電源（ＶＤＤ）系領域と４の第２の電源（ＶＳＳ）系領
域が挟まれるように配置されることにより、基本回路セ
ルの占有領域を形成している。これにより、第１の電源
（ＶＤＤ）系配線領域と第２の電源（ＶＳＳ）系配線領
域内に配置される電源配線の位置は、基本回路セルの回
路規模からなる回路素子領域の高さに影響される事無
く、双方の位置関係のみで決定する事が可能となる。

【００１８】一方、Ｐチャンネル回路素子領域とＮチャ
ンネル回路素子領域は、従来、第１の電源（ＶＤＤ）系
配線領域と第２の電源（ＶＳＳ）系配線領域の位置によ
って決められていたセルの高さの制限が解消され、基本
回路セルの高さの統一を不要とした。これにより、配置
配線の都合で整備されていた、共通の機能を持つものの
高さの異なる基本回路セルライブラリの存在そのもの
と、ライブラリの構築，維持管理に必要とされた工数が
不要となる。また、最適化された基本回路セルライブラ
リは、実運用における使い分けを不要とし、設計負担の
軽減となる。

【００１９】さらに、回路素子領域の範囲を制限する必
要が無い事から、大きな回路素子領域を必要とする基本
回路セルでは、回路素子領域の高さ，幅を有効に利用し
て最適な基本回路セルを設計可能としている。また小さ
い回路素子領域を必要とする基本回路セルにおいては、
適切なセルの高さを確保する事により、従来、Ｐチャン
ネル回路素子領域と第１の電源（ＶＤＤ）系配線領域お
よび、第２の電源（ＶＳＳ）系配線領域とＮチャンネル
回路素子領域の間に存在したデッドスペースを排除する
事となる。

【００２０】その他、基本回路セルの高さを規定する際
には、Ｐ，Ｎ各チャンネルの分配比率までが規定される
事となっていたが、本発明の基本回路セルの回路素子配
置では、第１の電源（ＶＤＤ）系配線領域と第２の電源
（ＶＳＳ）系配線領域の配置と同様にチャンネルの分岐
点が設定されることから、高さ方向を制限するものとは
ならない。これにより、基本回路セル毎に、機能，特性
に合わせたＰ，Ｎ各チャンネル領域を設定可能としてお
り、より品質の高い電子回路を提供する事となる。

【００２１】図１（ｂ）は、半導体集積回路上に基本回
路セルを隣接して配置した実施例を示す。ここでは、隣
接する各基本回路セル内の、２の第１の電源（ＶＤＤ）
系配線領域及び、３の第２の電源（ＶＳＳ）系配線領域
に配置された、６の第１の電源（ＶＤＤ）系配線領域内
の電源配線と７の第２の電源（ＶＳＳ）系配線領域内の
電源配線の位置関係が一致するものの、異なるセルの高
さを有する基本回路セルを配置している。基本回路セル
の中心付近に電源領域を設定している事から、回路の規
模による回路素子領域の占有面積に関わらず、第１の電
源（ＶＤＤ）系配線領域内の電源配線と第２の電源（Ｖ
ＳＳ）系配線領域内の電源配線の位置関係を全基本回路
セルに適用している。このことにより、基本回路セルの
配置における整合性は、回路素子領域に左右される事無
く取れるものとなる。また同時に、従来基本回路セルの
回路素子領域を挟むように配置されていたＶＤＤ系電源
領域とＶＳＳ系電源領域が、基本回路セルの中央部にま
とめられる事により、隣接基本回路セル同士の接続を確
保するために必要とされていたセルの高さを規制する制
限が無くなり、基本回路セル毎に最適なセルの高さを実
現している。回路素子領域においては、独自の素子領域
高さを設定する事が可能となり、最適な回路素子を構成
している。これらの事から、基本回路セルのライブラリ
を構築する上で重要となる、配置配線における整合性を
容易に得られる事により、設計負荷の削減が可能とな
る。

【００２２】図３は本発明の特徴である、異なる高さを
持つ基本回路セルを配置配線した一例を示す。図中１は
Ｐチャンネル回路素子領域、２は第１の電源（ＶＤＤ）
系配線領域、３は第２の電源（ＶＳＳ）系配線領域、４
はＮチャンネル回路素子領域、５は基本回路セルの占有
領域、６は第１の電源（ＶＤＤ）系配線領域内の電源配
線、７は第２の電源（ＶＳＳ）系配線領域内の電源配
線、８は従来の配線領域、９は基本回路セルの高さの違
いにより発生する領域である。

【００２３】配置された基本回路セルは、基本回路セル
構成において、２の第１の電源（ＶＤＤ）系配線領域お
よび、３の第２の電源（ＶＳＳ）系配線領域を、１のＰ
チャンネル回路素子領域および、４のＮチャンネル回路
素子領域で挟む配置となっている事から、１のＰチャン
ネル回路素子領域および、４のＮチャンネル回路素子領
域と８の従来の配線領域を阻んでいた電源配線が排除さ
れ、領域的にオープンなものとなる。この事により、従
来の配線方法では、配線領域からの信号線を回路素子領
域に接続するために、第１のメタル配線で敷設された電
源配線を跨ぐための第２のメタル配線を経由しなければ
ならなかったものを、直接第１のメタル配線を接続する
事を可能とし、信号配線の接続をより容易なものとして
いる。さらに、Ｐチャンネル回路素子領域とＮチャンネ
ル回路素子領域に直接信号配線を敷設できることから、
回路素子領域を従来の配線領域の延長線として使用する
事が可能となり、実質的な配線領域を増やす事となり、
配線領域の余裕よって配線が容易になる。また、従来の
基本回路セルの構成では、回路素子領域が第１の電源
（ＶＤＤ）系配線領域と第２の電源（ＶＳＳ）系配線領
域に囲まれた状態である事によって発生していたデッド
スペースが、基本回路セルの高さの違いにより発生する
領域として、従来の配線領域と配置された基本回路セル
の占有領域の間にオープンな領域として得られる。これ
により、従来の配線領域に加え、基本回路セルの高さの
違いにより発生する領域が配線領域として増加し、これ
を利用する事により、より配線を容易なものとする。更
に、実質配線領域が増加した事により、従来の配線領域
を減少する事となり、半導体集積回路のチップサイズ縮
小に貢献する事となる。

【００２４】図４は、本発明の特徴である回路素子領域
を分離した基本回路セルに配線を施した実施例である。
図中１はＰチャンネル回路素子領域、２は第１の電源
（ＶＤＤ）系配線領域、３は第２の電源（ＶＳＳ）系配
線領域、４はＮチャンネル回路素子領域、５は基本回路
セルの占有領域、６は第１の電源（ＶＤＤ）系配線領域
内の電源配線、７は第２の電源（ＶＳＳ）系配線領域内
の電源配線、１０はＰチャンネル回路素子領域とＮチャ
ンネル回路素子領域を結ぶ第２のメタル配線である。

【００２５】基本回路セルを電子回路として成立させる
ために、Ｐチャンネル回路素子領域の回路素子とＮチャ
ンネル回路素子領域の回路素子を第２のメタル配線にて
接続している。これにより、基本回路セルの占有領域に
おける第２のメタル配線の密度を上げることとなる。電
源配線を、Ｐチャンネル回路素子とＮチャンネル回路素
子が挟む配置をとる事で、第１のメタル配線からなる第
１の電源（ＶＤＤ）系配線と第２の電源（ＶＳＳ）系配
線を跨る第２のメタル配線を強制的に敷設する事とな
り、基本回路セル内における第１のメタル配線層と第２
のメタル配線層の均等化を図っている。この基本回路セ
ルを使用した配置配線によって、半導体集積回路チップ
全体に隈なく配線データが配置される事となる。従来の
基本回路セルのレイアウトでは、第１のメタル配線を主
に使用して配線しているため、半導体集積回路チップに
配置した際には、第１のメタル配線のみ配置された状態
となる。基本回路セル配置領域における第２のメタル配
線の敷設は、基本回路セルへの接続および、通過配線の
みであり、配置配線における配線分布によっては、半導
体集積回路チップ内のばらつきは非常に大きいものとな
ってしまう。配線分布のばらつきによる疎密は、製造工
程におけるデバイス生成に大きな影響を及ぼし、疎密の
差によって素子の太り、細りを生じ、特性そのものを変
える要因となる。本発明の基本回路セルを使用する事に
より、基本回路セル領域において第１のメタル配線層と
同等の配線分布を実現し、配置配線における基本回路セ
ルの配置によって、第２のメタル配線層の配線密度のば
らつきを最小限に抑え、製造工程における条件を緩和
し、安定生産と歩留まり向上を可能とする。

【００２６】

【発明の効果】本発明によれば、次のような効果を享受
できる。

【００２７】（１）基本回路セルの構成において、Ｐチ
ャンネル回路素子領域および、Ｎチャンネル回路素子領
域の間に、第１の電源（ＶＤＤ）系配線領域と第２の電
源（ＶＳＳ）系電源領域が挟まれるように配置すること
により、基本回路セルの回路規模の大小からなる回路素
子領域の高さのちがいに影響される事無く電源配線の位
置を決定する事が可能となる。従来手法では、回路素子
領域の外側に配置されていたため、回路素子の規模によ
り回路素子領域の変動の可能性が有るため、特定のまた
は、複数の設定が決められ、全基本回路セルに対して適
用してきた。本発明によれば、電源配線の位置を優先的
に決定するため、基本回路セル全てに共通する唯一の電
源位置を設定できる。これにより、配置配線上の接続を
達成するために作成される、異なるセル高さを持ちなが
ら同じ機能を有する基本回路セルは不要となり、重複の
無い基本回路セルライブラリと容易な配置配線条件が選
られる。同時に、重複する基本回路セルライブラリに費
やしていた設計工数の軽減が図れる。

【００２８】（２）基本回路セルの構成において、Ｐチ
ャンネル回路素子領域 および、Ｎチャンネル回路素子
領域を、第１の電源（ＶＤＤ）系配線領域と第２の電源
（ＶＳＳ）系配線領域の外側に配置することにより、基
本回路セルライブラリに共通して設定していたセル高さ
の制限を解消する。従来の手法では、基本回路セルの上
辺，下辺に電源配線を配置し、共通のセル高さを保ち、
回路素子領域を囲む事で配置配線を実現してきた。本発
明では、回路素子領域を電源配線の外に出す事によっ
て、セル高さを制限するものが排除されたことにより基
本回路セル毎に適切なセルの高さを設定でき、実質的な
半導体集積回路チップサイズの縮小につながる。また、
Ｐチャンネル回路素子領域とＮチャンネル回路素子領域
のそれぞれにおいても最適なサイズを個別に設定可能で
あることから、基本回路セル設計における制限が緩和さ
れ、設計工数の削減につながる。

【００２９】（３）基本回路セルの構成において、Ｐチ
ャンネル回路素子領域および、Ｎチャンネル回路素子領
域の間に、第１の電源（ＶＤＤ）系配線領域と第２の電
源（ＶＳＳ）系配線領域が挟まれるように配置すること
により、基本回路セルの回路素子領域と半導体集積回路
チップの配線領域が電源配線に阻まれる事無く接する事
となり、配線領域からの配線を直接基本回路セル内に接
続する事を可能とする。従来方法では、配線領域からの
信号線を回路素子領域に接続するために、第１のメタル
配線で敷設された電源配線を跨ぐための第２のメタル配
線を経由しなければならなかった。本発明によれば、直
接第１のメタル配線を接続する事を可能とし、信号配線
をより容易なものとしている。さらに、Ｐチャンネル回
路素子領域とＮチャンネル回路素子領域に、配線領域か
ら直接信号配線を敷設できることから、回路素子領域を
従来の配線領域の延長線として使用する事が可能とな
り、実質的な配線領域が増加し、配線の余裕を増す事と
なる。

【００３０】（４）基本回路セルの構成において、Ｐチ
ャンネル回路素子領域および、Ｎチャンネル回路素子領
域の間に、第１の電源（ＶＤＤ）系配線領域と第２の電
源（ＶＳＳ）系配線領域が挟まれるように配置すること
により、回路素子領域と電源配線間のデッドスペース
が、基本回路セルの高さの違いにより発生する領域とし
て、従来の配線領域と配置された基本回路セルの占有領
域の間にオープンな領域として得られる。従来手法で
は、基本回路セルの構成として、回路素子領域が第１の
電源（ＶＤＤ）系配線領域と第２の電源（ＶＳＳ）系電
源領域に囲まれた状態であり、基本回路セルの高さを規
定される事により、基準となる基本回路セルより小さい
回路素子領域を持つ場合には、電源配線領域と回路素子
領域の間にデッドスペースを発生すると同時に、チップ
サイズ増加の要因ともなっていた。本発明によれば、基
本回路セルの高さの違いにより発生する領域となり、従
来の配線領域と配置された基本回路セルの占有領域の間
に配線領域として得られるため、実質配線領域が増加す
るためより配線を容易なものとする。更に、実質配線領
域が増加した事により、従来の配線領域の使用領域の減
少が図れ、半導体集積回路のチップサイズ縮小に貢献す
る事となる。

【００３１】（５）基本回路セル内の回路素子領域を、
電源配線により、ＰチャンネルとＮチャンネルに分離さ
せ、強制的に第２のメタル配線を使用する事により、基
本回路セル配置後の半導体集積回路チップの配線密度の
偏りを緩和する。従来手法では、基本回路セルのレイア
ウトにおいて第１のメタル配線を主に使用しているた
め、半導体集積回路チップに配置した際には、第１のメ
タル配線のみ配置された状態となる。そのため、配置配
線の結果によって配線の分布に偏りが生じていた。本発
明によれば、基本回路セルの設計段階から第２のメタル
配線を使用することで配線分布の均等化を図り、半導体
集積回路チップ全体における配線分布の偏りを緩和さ
せ、半導体集積回路製造における製造条件を緩和し、容
易なものとする。

【図面の簡単な説明】

【図１】本発明の基本回路セルの概略レイアウト図およ
び、隣接配置実施例の概略レイアウト図。

【図２】従来の技術による基本回路セルを配置した実施
例の概略レイアウト図。

【図３】本発明の基本回路セルによる配置配線実施例の
概略レイアウト図。

【図４】本発明の基本回路セル内の配線を施した実施例
の概略レイアウト図。

【符号の説明】

１・・・Ｐチャンネル回路素子領域 ２・・・第１の電源（ＶＤＤ）系配線領域 ３・・・第２の電源（ＶＳＳ）系配線領域 ４・・・Ｎチャンネル回路素子領域 ５・・・基本回路セルの占有領域 ６・・・第１の電源（ＶＤＤ）系配線領域内の電源配線 ７・・・第２の電源（ＶＳＳ）系配線領域内の電源配線 ８・・・従来の配線領域 ９・・・基本回路セルの高さの違いにより発生する領域 １０・・Ｐチャンネル回路素子領域とＮチャンネル回路
素子領域を結ぶメタル２層目配線 １１・・回路素子規模の差により発生したデッドスペー
ス

Claims (4)

【特許請求の範囲】
1. 【請求項１】基本回路セル構成において、第１の電源
   （ＶＤＤ）系配線領域，第２の電源（ＶＳＳ）系配線領
   域，Ｐチャンネル回路素子領域および、Ｎチャンネル回
   路素子領域から成る配置において、前記第１の電源系配
   線領域および、前記第２電源系配線領域を、Ｐチャンネ
   ル回路素子領域および、Ｎチャンネル回路素子領域で挟
   む配置を特徴とする半導体集積回路。
2. 【請求項２】請求項１記載の基本回路セルの構成におい
   て、配置配線における隣接セル同士の配置接続基準とな
   る第１の電源（ＶＤＤ）系配線配線と第２の電源（ＶＳ
   Ｓ）系配線の位置関係が、残りのセル構成要素である、
   Ｐチャンネル回路素子領域とＮチャンネル回路素子領域
   から独立することを特徴とする半導体集積回路。
3. 【請求項３】半導体集積回路の基本回路セル構成におい
   て、第１のメタル配線からなる第１の電源（ＶＤＤ）系
   配線配線領域および、第２の電源（ＶＳＳ）系配線領域
   で、回路素子領域をＰチャンネル回路素子領域とＮチャ
   ンネル回路素子領域に分離することにより、両回路素子
   領域を接続するための第１のメタル配線からなる電源配
   線を跨ぐ、第１とは別の第２のメタル配線を強制的に施
   設することを特徴とする半導体集積回路。
4. 【請求項４】基本回路セルの構成において、電源配線を
   基本回路セルの中心に配置し、Ｐチャンネル回路素子領
   域とＮチャンネル回路素子領域を電源配線の外側に配置
   する事により、異なる高さを持つ基本回路セルを配置す
   る際に発生する凹凸領域を、配線領域とすることを特徴
   とする半導体集積回路。