JPS5824950B2 - 半導体論理回路装置 - Google Patents
半導体論理回路装置Info
- Publication number
- JPS5824950B2 JPS5824950B2 JP52034971A JP3497177A JPS5824950B2 JP S5824950 B2 JPS5824950 B2 JP S5824950B2 JP 52034971 A JP52034971 A JP 52034971A JP 3497177 A JP3497177 A JP 3497177A JP S5824950 B2 JPS5824950 B2 JP S5824950B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- unit
- circuit device
- logic circuit
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体論理回路装置、特にチップ面上に、１
個または複数個の単位ロジック部を組にしたロジック・
ユニットを分布配置して構成した例えばマスク・スライ
ス設計法にもとずいて製造された半導体論理回路装置に
おいて、上記チップ面の中央部における配線領域を周辺
部のそれにくらべて大とするよう、上記ロジック・ユニ
ットを配置した半導体論理回路装置に関するものである
。
個または複数個の単位ロジック部を組にしたロジック・
ユニットを分布配置して構成した例えばマスク・スライ
ス設計法にもとずいて製造された半導体論理回路装置に
おいて、上記チップ面の中央部における配線領域を周辺
部のそれにくらべて大とするよう、上記ロジック・ユニ
ットを配置した半導体論理回路装置に関するものである
。
最近、製造した半導体論理回路装置に使用上の融通性を
与えるために、いわゆるマスク・スライス設計法にもと
ずいて製造された半導体論理回路装置が知られている。
与えるために、いわゆるマスク・スライス設計法にもと
ずいて製造された半導体論理回路装置が知られている。
ここでいうマスク・スライス設計法とは次の如き考え方
にもとすくものと考えてよい。
にもとすくものと考えてよい。
即ち１個または複数個の比較的簡単な論理ゲートやフリ
ップ・フロップを構成するだけの個数のトランジスタや
抵抗などの回路素子を１まとめにした単位ロジック部を
構成する。
ップ・フロップを構成するだけの個数のトランジスタや
抵抗などの回路素子を１まとめにした単位ロジック部を
構成する。
このような単位ロジック部を１つまたは複数個分担にし
てロジック・ユニットを構成する。
てロジック・ユニットを構成する。
このようなロジック・ユニットをチップ面上に分布配置
し、残余の領域を配線領域として残しておくようにする
。
し、残余の領域を配線領域として残しておくようにする
。
このように構成された半導体論理回路装置を予めストッ
ク生産しておき、必要な論理回路が与えられたとき、上
記ロジック・ユニット上の論理ゲートなどによりロジッ
クを構成せしめ、更に必要な配線などを行なって所望の
論理回路装置を完成する。
ク生産しておき、必要な論理回路が与えられたとき、上
記ロジック・ユニット上の論理ゲートなどによりロジッ
クを構成せしめ、更に必要な配線などを行なって所望の
論理回路装置を完成する。
しかし、従来から上記マスク・スライス設計法にもとず
いて製造される半導体論理回路装置は、将来任意の論理
回路を構成できるようにすることを考慮して、上記ロジ
ック・ユニット相互間に存在する配線領域の幅は均一に
なるようにされ、該配線領域を各ロジック・ユニットか
らみて均等に使用できるようにしていた。
いて製造される半導体論理回路装置は、将来任意の論理
回路を構成できるようにすることを考慮して、上記ロジ
ック・ユニット相互間に存在する配線領域の幅は均一に
なるようにされ、該配線領域を各ロジック・ユニットか
らみて均等に使用できるようにしていた。
即ち換言するとロジック・ユニット相互間の間隔が等し
くなるようロジックユニットが分布配置されていた。
くなるようロジックユニットが分布配置されていた。
しかし、現実に使用される半導体論理回路装置をみると
き、第１図を参照して後述する如く、チップ面の中央部
における配線本数が犬となっており、従来の如く配線領
域を均等にとっておくようにするとチップ周辺部におい
ても各ロジック・ユニット相互間の配線領域を夫々大に
しなければならず、全体のチップ・サイズが非所望に大
となる。
き、第１図を参照して後述する如く、チップ面の中央部
における配線本数が犬となっており、従来の如く配線領
域を均等にとっておくようにするとチップ周辺部におい
ても各ロジック・ユニット相互間の配線領域を夫々大に
しなければならず、全体のチップ・サイズが非所望に大
となる。
本発明は上記の点を解決することを目的としており、本
発明の半導体論理回路装置はチップ面上に、１個または
複数個の単位ロジック部を組にし、たロジック・ユニッ
トとして単一の形状のものを用いると共に当該ロジック
・ユニットを分布配置すると共に該ロジック・ユニット
上において回路素子が存在しない上記チップ面上の残余
の領域を配線領域にし、上記ロジック・ユニットおよび
／または上記配線領域に接続端子を有する半導体論理回
路装置において、上記配線領域の幅が上記チップ面の中
央部において該チップ面の周辺部におけるよりも犬にな
るよう、単一のチップ上で上記ロジック・ユニットを非
均等に分布配置したことを特徴としている。
発明の半導体論理回路装置はチップ面上に、１個または
複数個の単位ロジック部を組にし、たロジック・ユニッ
トとして単一の形状のものを用いると共に当該ロジック
・ユニットを分布配置すると共に該ロジック・ユニット
上において回路素子が存在しない上記チップ面上の残余
の領域を配線領域にし、上記ロジック・ユニットおよび
／または上記配線領域に接続端子を有する半導体論理回
路装置において、上記配線領域の幅が上記チップ面の中
央部において該チップ面の周辺部におけるよりも犬にな
るよう、単一のチップ上で上記ロジック・ユニットを非
均等に分布配置したことを特徴としている。
以下図面を参照しつつ説明する。
第１図は半導体論理回路装置における配線本数の分布を
説明する説明図、第２図は本発明の半導体論理回路装置
の一実施例、第３図ないし第６図は夫々本発明の他の一
実施例を示す。
説明する説明図、第２図は本発明の半導体論理回路装置
の一実施例、第３図ないし第６図は夫々本発明の他の一
実施例を示す。
第１図において、１はチップ（又はチップ面）、２はロ
ジック・ユニット、３はロジック・ユニット間領域であ
って本発明にいう配線領域又はその１部を構成するもの
、４はチップ端辺に存在する。
ジック・ユニット、３はロジック・ユニット間領域であ
って本発明にいう配線領域又はその１部を構成するもの
、４はチップ端辺に存在する。
空き領域であって本発明にいう配線領域又はその１部を
構成するものを表わしている。
構成するものを表わしている。
なお、第１図においては、１個の単位ロジック部がその
まま１つのロジック・ユニットを構成している。
まま１つのロジック・ユニットを構成している。
チップ面１上にロジック・ユニット２が分布配。
置され、必要に応じて配線などをほどこした上で使用状
態に置かれる。
態に置かれる。
このようにして使用状態に置かれた多数の半導体論理回
路装置について、Ｘ座標またはＹ座標上の１つの座標位
置を交差する配線本数を調べて頻度グラフに示すと、図
示曲線ＡまたはＢの如き曲線となる。
路装置について、Ｘ座標またはＹ座標上の１つの座標位
置を交差する配線本数を調べて頻度グラフに示すと、図
示曲線ＡまたはＢの如き曲線となる。
単位ロジック部の種類や該単位ロジック部の論理的な大
きさなどによって、上記頻度グラフの曲線の形状は多小
変化するが、集積度の高い半導体論理回路装置において
は、上記曲線ＡまたはＢの如くチップ面１の中央部にお
いて配線密度が犬となっている。
きさなどによって、上記頻度グラフの曲線の形状は多小
変化するが、集積度の高い半導体論理回路装置において
は、上記曲線ＡまたはＢの如くチップ面１の中央部にお
いて配線密度が犬となっている。
更に、曲線Ｂのパターンは、チップの入出力端子ＰＡＤ
の数が上記ロジック・ユニットの数にくらべて比較的大
きい場合に現われる。
の数が上記ロジック・ユニットの数にくらべて比較的大
きい場合に現われる。
なお、チップ面１上における配線領域は、一般にロジッ
ク・ユニット２の相互間３およびロジック・ユニット２
とチップ１の端と間の空き領域４で与えられる。
ク・ユニット２の相互間３およびロジック・ユニット２
とチップ１の端と間の空き領域４で与えられる。
しかしロジック・ユニット２上の空き領域がユニット間
の配線に利用されることもあり、またユニット内の配線
のために場合によっては上記領域３または４が利用され
ることがある。
の配線に利用されることもあり、またユニット内の配線
のために場合によっては上記領域３または４が利用され
ることがある。
このことから、本発明にいう配線領域とは、単位ロジッ
ク部またはロジック・ユニット上における回路素子が存
在しない空き領域と上記領域３や４とを含めて配線領域
と考えてよい。
ク部またはロジック・ユニット上における回路素子が存
在しない空き領域と上記領域３や４とを含めて配線領域
と考えてよい。
第２図は本発明の一実施例構成を示し、図中の符号１．
３，４は夫々第１図に対応し、５は単位ロジック部を表
わしている。
３，４は夫々第１図に対応し、５は単位ロジック部を表
わしている。
図示の場合、チップ面１の中央部における領域３の幅を
ａ１チップ面１の周辺部における領域３の幅をｂまたは
Ｃとするとき、順にａ ＞ ｂ ＞ ｃなる関係を与え
ている。
ａ１チップ面１の周辺部における領域３の幅をｂまたは
Ｃとするとき、順にａ ＞ ｂ ＞ ｃなる関係を与え
ている。
これによって、第１図図示曲線Ａに見合うよう配線領域
を確保している。
を確保している。
第３図は本発明の他の一実施例を示し、図中の符号１，
３，４，５は第２図に対応している。
３，４，５は第２図に対応している。
図示の場合、チップ面１上において領域３の幅をａ ＞
、ｂ ＞ ｃに選び、第１図図示曲線Ｂに見合うよう配
線領域を確保している。
、ｂ ＞ ｃに選び、第１図図示曲線Ｂに見合うよう配
線領域を確保している。
第４図は本発明の他の一実施例を示し、図中の符号１，
３，４，５は第２図に対応している。
３，４，５は第２図に対応している。
本実施例の場合、横行方向において単位ロジック部５が
一直線上に並ぶように配慮されている。
一直線上に並ぶように配慮されている。
勿論縦側方向において一直線上に並ぶよう配慮してもよ
いことは言うまでもない。
いことは言うまでもない。
本実施例は、第２図図示の構成の外周に更に単位ロジッ
ク部５を一層分もうけ、横行方向において単位ロジック
部５が一直線上に並ぶようにされたものと考えてよい。
ク部５を一層分もうけ、横行方向において単位ロジック
部５が一直線上に並ぶようにされたものと考えてよい。
この場合にも領域３の幅において、ａ ＞ ｂ ＞ ｃ
なる関係を与えている。
なる関係を与えている。
第５図は本発明の更に他の一実施例を示し、図中の符号
１，３，４，５は第２図に対応している。
１，３，４，５は第２図に対応している。
図示の場合、中央部における領域３の幅ａと、周辺部に
おける領域３の幅Ｃとの２段階六し、ａ＞Ｃなる関係を
もたせている。
おける領域３の幅Ｃとの２段階六し、ａ＞Ｃなる関係を
もたせている。
即ち、幅すなる領域３をなくしているが、単位ブロック
部５の配列が縦横共に一直線上に並ぶ利点をもっている
。
部５の配列が縦横共に一直線上に並ぶ利点をもっている
。
第６図は本発明の更に他の１つの実施例を示し、符号１
，２，３，４，５は夫々第１図および第２図に対応して
いる。
，２，３，４，５は夫々第１図および第２図に対応して
いる。
図示の場合、４個の単位ブロック部５を組にして１つの
ロジック・ユニットヲ構成せしめているが、中央部に−
おける領域３の幅が周辺部における領域３の幅にくらべ
て大となるよう構成されていることに変わりはない。
ロジック・ユニットヲ構成せしめているが、中央部に−
おける領域３の幅が周辺部における領域３の幅にくらべ
て大となるよう構成されていることに変わりはない。
なお、複数個の単位ブロック部５をもって１個のロジッ
ク・ユニット２とする構成をとる場合にも、第２図ない
し第５図に示した単位ブロック部５の代りにロジック・
ユニット２を置き換えた構造を採用できることは言うま
でもない。
ク・ユニット２とする構成をとる場合にも、第２図ない
し第５図に示した単位ブロック部５の代りにロジック・
ユニット２を置き換えた構造を採用できることは言うま
でもない。
以上説明した如く、本発明によれば、従来のマスク・ス
ライス設計法にもとすいた半導体論理回路装置において
も、配線密度の高いチップ中央部における配線領域を犬
とすることによって、チップ全体のサイズを減少せしめ
ることが可能となる。
ライス設計法にもとすいた半導体論理回路装置において
も、配線密度の高いチップ中央部における配線領域を犬
とすることによって、チップ全体のサイズを減少せしめ
ることが可能となる。
即ち単一のチップ上で均等に分布配置する場合には、中
央部で所望の配線領域をとると周辺部において余りが生
じるが、本発明の場合には上記余りがなくなり、チップ
全体のサイズを減少することができる。
央部で所望の配線領域をとると周辺部において余りが生
じるが、本発明の場合には上記余りがなくなり、チップ
全体のサイズを減少することができる。
第１図は半導体論理回路装置における配線本数の分布を
説明する説明図、第２図は本発明の半導体論理回路装置
の一実施例、第３図ないし第６図は夫々本発明の他の一
実施例を示す。 図中、１はチップ（又はチップ面）、２はロジック・ユ
ニット、３はロジック・ユニット間領域、４はチップ端
辺空き領域、５は単位ロジック部を表わしている。
説明する説明図、第２図は本発明の半導体論理回路装置
の一実施例、第３図ないし第６図は夫々本発明の他の一
実施例を示す。 図中、１はチップ（又はチップ面）、２はロジック・ユ
ニット、３はロジック・ユニット間領域、４はチップ端
辺空き領域、５は単位ロジック部を表わしている。
Claims (1)
- 【特許請求の範囲】 １ チップ面上に、１個または噸数個の単位ロジック部
を組にしたロジック・ユニットとして単一の形状のもの
を用いると共に当該ロジック・ユニットを分布配置する
と共に該ロジック・ユニット上において回路素子が存在
しない上記チップ面上の残余の領域を配線領域にし、上
記ロジック・ユニットおよび／または上記配線領域に接
続端子を有する半導体論理回路装置において、上記配線
領域の幅が上記チップ面の中央部において該チップ。 面の周辺部におけるよりも犬になるよう、単一のチップ
上で上記ロジック・ユニットを非均等に分布配置したこ
とを特徴とする半導体論理回路装置。 ２ 上記ロジック・ユニットは、チップ面の上記周辺部
において、該チップ端辺に近い位置の配線。 領域の幅が該端辺から遠い位置の配線領域の幅にくらべ
て犬となるよう、分布配置されてなることを特徴とする
特許請求の範囲第１項記載の半導体論理回路装置。 ３ 上記半導体論理回路装置は、上記接続端子のすべて
が未接続状態に置かれていることを特徴とする特許請求
の範囲第１項または第２項記載の半導体論理回路装置。 ４ 上記半導体論理回路装置は、上記接続端子の一部が
未接続状態に残存していることを特徴とする特許請求の
範囲第１項または第２項記載の半導体論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52034971A JPS5824950B2 (ja) | 1977-03-29 | 1977-03-29 | 半導体論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52034971A JPS5824950B2 (ja) | 1977-03-29 | 1977-03-29 | 半導体論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53119692A JPS53119692A (en) | 1978-10-19 |
| JPS5824950B2 true JPS5824950B2 (ja) | 1983-05-24 |
Family
ID=12429016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52034971A Expired JPS5824950B2 (ja) | 1977-03-29 | 1977-03-29 | 半導体論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824950B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56140647A (en) * | 1980-04-04 | 1981-11-04 | Hitachi Ltd | Semiconductor device |
| JPH0630376B2 (ja) * | 1981-05-27 | 1994-04-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPS58200570A (ja) * | 1982-05-19 | 1983-11-22 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS493035A (ja) * | 1972-05-01 | 1974-01-11 |
-
1977
- 1977-03-29 JP JP52034971A patent/JPS5824950B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53119692A (en) | 1978-10-19 |
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