JPH11145800A

JPH11145800A - Ｃｍｏｓ型可変遅延回路及びその遅延時間の制御方法並びに半導体試験装置

Info

Publication number: JPH11145800A
Application number: JP9307186A
Authority: JP
Inventors: Norifumi Kobayashi; 林憲史小
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-11-10
Filing date: 1997-11-10
Publication date: 1999-05-28

Abstract

(57)【要約】【課題】高精度な遅延時間の設定分解能が実現可能な
構成のＣＭＯＳ型可変遅延回路及びその遅延時間の制御
方法並びに半導体試験装置を提供する。【解決手段】本発明に係るＣＭＯＳ型可変遅延回路
は、電源電位ノードと共通電位ノードとの間に順に直列
接続された第１のＰチャネル型ＭＯＳトランジスタ及び
第１のＮチャネル型ＭＯＳトランジスタからなるＣＭＯ
Ｓ型可変遅延回路において、第１のＰチャネル型ＭＯＳ
トランジスタ及び第１のＮチャネル型ＭＯＳトランジス
タのゲートに入力信号が入力されたときに、電源電位ノ
ードから共通電位ノードへ流れる貫通電流の大きさを制
御する貫通電流制御手段を備えたものである。本発明に
係るＣＭＯＳ型可変遅延回路の遅延時間の制御方法は、
上記ＣＭＯＳ型可変遅延回路における貫通電流の大きさ
を制御することにより、入力信号に応じた出力信号が出
力されるまでの信号伝搬遅延時間を制御するものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＣＭＯＳ型可変遅延
回路及びその遅延時間の制御方法並びに半導体試験装置
に係り、特に、半導体試験装置におけるタイミング・ジ
ェネレータその他の各種パルス発生回路に用いられる可
変遅延回路、プロセス・温度・電源電圧等に起因する遅
延時間のばらつきの補正に用いられる可変遅延回路であ
って高精度な遅延時間の設定分解能が要求される回路及
びその遅延時間の制御方法並びに半導体試験装置に関す
る。

【０００２】

【従来の技術】半導体試験装置におけるタイミング・ジ
ェネレータその他の各種パルス発生回路に用いられる可
変遅延回路や、プロセス・温度・電源電圧等に起因する
遅延時間のばらつきの補正に用いられる可変遅延回路に
は、高精度なシステムを構成するために、遅延時間の設
定分解能が数１０ｐｓのオーダーで要求されるようにな
ってきている。このような可変遅延回路は、近年、高速
データ転送が要求されるＤＲＡＭやＲＩＳＣ等にクロッ
クを供給するデスキュー用のクロック・バッファとして
もその重要性は高くなってきている。

【０００３】図８は、半導体試験装置の構成の一例を示
したブロック図である。図８の半導体試験装置は、シー
ケンス制御装置１と、タイミング発生器２と、波形形成
器３と、テストパターン発生器４と、比較判定器５とか
ら構成されており、被試験半導体素子（ＤＵＴ： Devic
e Under Test）６についての試験を行うものである。

【０００４】図８の半導体試験装置による試験は、以下
のように行われる。タイミング発生器２は、シーケンス
制御装置１からの制御データに応じて所定の遅延時間後
にタイミング信号を波形形成器３及び比較判定器５に対
してそれぞれ出力し、テストパターン発生器４は、シー
ケンス制御装置１からの制御データに応じて所定のテス
トパターンを波形形成器３及び比較判定器５に対して出
力する。波形形成器３は、テストパターン発生器４から
の所定のテストパターンに応じた所定のテスト信号波形
を形成し、タイミング発生器２からのタイミング信号に
応じてそのテスト信号を被試験半導体素子６に出力し印
加する。

【０００５】被試験半導体素子６からは、入力されたテ
スト信号に応じた出力信号が比較判定器５に対して出力
され、比較判定器５は、テストパターン発生器４からの
所定のテストパターンに応じた出力信号の期待値と被試
験半導体素子６からの出力信号とを、タイミング発生器
２からのタイミング信号に応じて比較し、被試験半導体
素子６についての良否判定を行う。

【０００６】図９は、図８の半導体試験装置による試験
における主要信号のタイミングチャートである。ここで
は被試験半導体素子６に印加されるテスト信号（ＤＵＴ
印加信号）の１周期をテスト周期Ｔとしている。

【０００７】タイミング発生器２は、波形形成器３が被
試験半導体素子６にテスト信号（ＤＵＴ印加信号）を印
加するタイミング、即ち、ＤＵＴ印加信号が切り替わる
タイミング、及び、比較判定器５が被試験半導体素子６
からの出力信号（ＤＵＴ出力信号）とテストパターン発
生器４からのテストパターンに応じた出力信号の期待値
とを比較するタイミングを、シーケンス制御装置からの
制御データ及び所定の基準クロックに基づき決定する。

【０００８】図１０は、図８の半導体試験装置における
タイミング発生器２の概略構成を示した説明図、図１１
は、図１０のタイミング発生器に使用される各信号のタ
イミングチャートである。

【０００９】図１０のタイミング発生器２には、ＣＭＯ
Ｓ型可変遅延回路７が備えられており、シーケンス制御
装置１からの制御データの他、タイミング設定値と基準
クロック（Master CLK）とが入力されることにより、図
１１に示されるように、制御データがイネーブル（Enab
le）のときのみ、タイミング設定値に応じた遅延時間後
にタイミング信号を出力する。ここでは、例えば、タイ
ミング設定値がData 0の周期Ｔ0 では遅延時間ｔ0 後
に、タイミング設定値がData 2の周期Ｔ2 では遅延時間
ｔ2 後にそれぞれタイミング信号を発生する。

【００１０】このタイミング信号を発生する場合の遅延
時間の設定分解能は、タイミング発生器２に備えられた
ＣＭＯＳ型可変遅延回路７の構成により決定されること
になる。以下、従来の各種ＣＭＯＳ型可変遅延回路の構
成について、図面を参照しながら説明する。

【００１１】図１２は、従来の第１の構成に係るＣＭＯ
Ｓ型可変遅延回路の回路図である。従来の第１の構成に
係るＣＭＯＳ型可変遅延回路は、カレント・スタブド・
インバータと呼ばれ、ＰＬＬ、ＤＬＬ等で広く用いられ
ているものであり、電源電位ノードＶDDと共通電位ノー
ドＧＮＤとの間に直列接続されたＰチャネル型ＭＯＳト
ランジスタＭＰ１２００，ＭＰ１２０及びＮチャネル型
ＭＯＳトランジスタＭＮ１２０，ＭＮ１２００から構成
されている。Ｐチャネル型ＭＯＳトランジスタＭＰ１２
０及びＮチャネル型ＭＯＳトランジスタＭＮ１２０のゲ
ートには入力信号Ｉｎが入力され、Ｐチャネル型ＭＯＳ
トランジスタＭＰ１２０又はＮチャネル型ＭＯＳトラン
ジスタＭＮ１２０のドレインから出力信号Ｏｕｔが出力
される。また、Ｐチャネル型ＭＯＳトランジスタＭＰ１
２００のゲート、Ｎチャネル型ＭＯＳトランジスタＭＮ
１２００のゲートには、それぞれ所定の電圧Ｖcp、Ｖcn
が印加されている。

【００１２】従来の第１の構成に係るＣＭＯＳ型可変遅
延回路の動作原理は、入力端子Ｉｎに立ち下がり信号が
入力する場合の制御として、Ｐチャネル型ＭＯＳトラン
ジスタＭＰ１２００のゲート電圧Ｖcpを制御することに
より、回路の負荷容量に電源電位ノードＶDDから供給さ
れる充電電流をＲＣ時定数に応じて変化させ、出力端子
Ｏｕｔに現れる立ち上がり信号の遅延時間を任意に設定
するものである。

【００１３】図１３は、ＣＭＯＳ型遅延回路の構成及び
その負荷容量の充電電流の流れを模式的に表した説明図
である。ここでは、図１３（ａ）に示されるように、電
源電位ノードＶDDと共通電位ノードＧＮＤとの間に直列
接続されたＰチャネル型ＭＯＳトランジスタＭＰ１３０
及びＮチャネル型ＭＯＳトランジスタＭＮ１３０から構
成されたＣＭＯＳ型遅延回路について検討する。

【００１４】図１３（ａ）のＣＭＯＳ型遅延回路の入力
端子Ｉｎに立ち下がり信号が入力すると、Ｐチャネル型
ＭＯＳトランジスタＭＰ１３０は導通状態となって回路
の負荷容量Ｃへの充電電流Ｉc が流れる。一方、Ｎチャ
ネル型ＭＯＳトランジスタＭＮ１３０は非導通状態であ
るが、実際には、Ｐチャネル型ＭＯＳトランジスタＭＰ
１３０がスイッチングする瞬間にＮチャネル型ＭＯＳト
ランジスタＭＮ１３０にも微小な貫通電流が流れる。上
述のように、従来は、回路の負荷容量の充電電流をＲＣ
時定数に応じて変化させることにより信号の遅延時間設
定を行っており、この原理による遅延時間設定において
は上記貫通電流は無視できる程度のものである。即ち、
このときのＮチャネル型ＭＯＳトランジスタＭＮ１３０
の負荷抵抗は無視できるので、図１３（ａ）のＣＭＯＳ
型遅延回路は、図１３（ｂ）に示されるように、Ｐチャ
ネル型ＭＯＳトランジスタＭＰ１３０の負荷抵抗Ｒ0 と
回路の負荷容量Ｃとが直列接続された回路と等価である
と考えられる。従って、図１３（ａ）のＣＭＯＳ型遅延
回路では、ＲＣ時定数が小さくなるようにすると遅延時
間が小さくなり、ＲＣ時定数が大きくなるようにすると
遅延時間が大きくなる。

【００１５】以上の原理に基づき、図１２に示した従来
の第１の構成に係るＣＭＯＳ型可変遅延回路は、入力端
子Ｉｎに立ち下がり信号が入力する場合にはＰチャネル
型ＭＯＳトランジスタＭＰ１２００のゲート電圧Ｖcpを
制御することにより、入力端子Ｉｎに立ち上がり信号が
入力する場合にはＮチャネル型ＭＯＳトランジスタＭＮ
１２００のゲート電圧Ｖcnを制御することにより、電源
電位ノードＶDDから回路の負荷容量に供給される充電電
流をＲＣ時定数に応じて変化させ、出力端子Ｏｕｔに現
れる立ち上がり信号、立ち下がり信号の遅延時間を任意
に設定するものである。

【００１６】図１４は、従来の第２の構成に係るＣＭＯ
Ｓ型可変遅延回路の回路図である。従来の第１の構成に
係るＣＭＯＳ型可変遅延回路の構成は、図１２に示した
従来の第１の構成に係るＣＭＯＳ型可変遅延回路の構成
を利用したものであり、遅延時間制御用ＭＯＳトランジ
スタを有するＣＭＯＳ型遅延回路を複数段並列接続した
構成となっている。ここでは、第０段のＣＭＯＳ型遅延
回路から第４段のＣＭＯＳ型遅延回路まで、合計５段の
ＣＭＯＳ型遅延回路が並列接続されている。

【００１７】第０段のＣＭＯＳ型遅延回路は、Ｐチャネ
ル型ＭＯＳトランジスタＭＰ１４００と、Ｐチャネル型
ＭＯＳトランジスタＭＰ１４０と、Ｎチャネル型ＭＯＳ
トランジスタＭＮ１４０と、Ｎチャネル型ＭＯＳトラン
ジスタＭＮ１４００とが電源電位ノードＶDDと共通電位
ノードＧＮＤとの間に順に直列接続されて構成されてい
る。Ｐチャネル型ＭＯＳトランジスタＭＰ１４００のゲ
ート、Ｎチャネル型ＭＯＳトランジスタＭＮ１４００の
ゲートには、それぞれ所定のゲート電圧制御信号Ｓ０，
／Ｓ０（信号名の前に付された記号“／”は論理反転を
意味するものとする。）が印加されている。

【００１８】第１段のＣＭＯＳ型遅延回路は、並列接続
されたＰチャネル型ＭＯＳトランジスタＭＰ１４１０及
びＭＰ１４１１と、Ｐチャネル型ＭＯＳトランジスタＭ
Ｐ１４１と、Ｎチャネル型ＭＯＳトランジスタＭＮ１４
１と、並列接続されたＮチャネル型ＭＯＳトランジスタ
ＭＮ１４１０及びＭＮ１４１１とが電源電位ノードＶDD
と共通電位ノードＧＮＤとの間に順に直列接続されて構
成されている。Ｐチャネル型ＭＯＳトランジスタＭＰ１
４１０及びＭＰ１４１１のゲート、Ｎチャネル型ＭＯＳ
トランジスタＭＮ１４１０及びＭＮ１４１１のゲートに
は、それぞれ所定のゲート電圧制御信号Ｓ１，／Ｓ１が
印加されている。

【００１９】以下、同様に第２段、第３段のＣＭＯＳ型
遅延回路も構成されており、第４段のＣＭＯＳ型遅延回
路は、並列接続されたＰチャネル型ＭＯＳトランジスタ
ＭＰ１４４０及びＭＰ１４４１，ＭＰ１４４１，ＭＰ１
４４２，ＭＰ１４４３，ＭＰ１４４４と、Ｐチャネル型
ＭＯＳトランジスタＭＰ１４４と、Ｎチャネル型ＭＯＳ
トランジスタＭＮ１４４と、並列接続されたＮチャネル
型ＭＯＳトランジスタＭＮ１４４０及びＭＮ１４４１，
ＭＮ１４４１，ＭＮ１４４２，ＭＮ１４４３，ＭＮ１４
４４とが電源電位ノードＶDDと共通電位ノードＧＮＤと
の間に順に直列接続されて構成されている。Ｐチャネル
型ＭＯＳトランジスタＭＰ１４４０及びＭＰ１４４１，
ＭＰ１４４１，ＭＰ１４４２，ＭＰ１４４３，ＭＰ１４
４４のゲート、Ｎチャネル型ＭＯＳトランジスタＭＮ１
４４０及びＭＮ１４４１，ＭＮ１４４１，ＭＮ１４４
２，ＭＮ１４４３，ＭＮ１４４４のゲートには、それぞ
れ所定のゲート電圧制御信号Ｓ４，／Ｓ４が印加されて
いる。

【００２０】そして、各段のＰチャネル型ＭＯＳトラン
ジスタＭＰ１４０，ＭＰ１４１，．．．，ＭＰ１４４及
びＮチャネル型ＭＯＳトランジスタＭＮ１４０，ＭＮ１
４１，．．．，ＭＮ１４４のゲートには入力信号Ｉｎが
入力され、Ｐチャネル型ＭＯＳトランジスタＭＰ１４
０，ＭＰ１４１，．．．，ＭＰ１４４又はＮチャネル型
ＭＯＳトランジスタＭＮ１４０，ＭＮ１４１，．．．，
ＭＮ１４４のドレインから出力信号Ｏｕｔが出力され
る。

【００２１】従来の第２の構成に係るＣＭＯＳ型可変遅
延回路においては、入力端子Ｉｎに立ち下がり信号が入
力する場合、各段のＰチャネル型ＭＯＳトランジスタの
ゲート電圧制御信号を適当に制御することにより、Ｐチ
ャネル型ＭＯＳトランジスタＭＰ１４００，ＭＰ１４１
０〜１４１１，．．．，ＭＰ１４４０〜１４４４のいず
れか１段又は複数段を導通状態とし、Ｎチャネル型ＭＯ
ＳトランジスタＭＮ１４００，ＭＮ１４１０〜１４１
１，．．．，ＭＮ１４４０〜１４４４のいずれか１段又
は複数段を非導通状態とする。これにより、回路の負荷
容量に電源電位ノードＶDDから供給される充電電流をＲ
Ｃ時定数に応じて変化させ、出力端子Ｏｕｔに現れる立
ち上がり信号の遅延時間を任意に設定することができ
る。

【００２２】図１５は、従来の第３の構成に係るＣＭＯ
Ｓ型可変遅延回路の回路図である。従来の第３の構成に
係るＣＭＯＳ型可変遅延回路は、電源電位ノードＶDDと
共通電位ノードＧＮＤとの間に直列接続されたＰチャネ
ル型ＭＯＳトランジスタＭＰ１５０及びＮチャネル型Ｍ
ＯＳトランジスタＭＮ１５０と、Ｐチャネル型ＭＯＳト
ランジスタＭＰ１５０のドレイン及びＮチャネル型ＭＯ
ＳトランジスタＭＮ１５０のドレインと出力端子Ｏｕｔ
との間に直列接続され、Ｐチャネル型ＭＯＳトランジス
タＭＰ１５１及びＮチャネル型ＭＯＳトランジスタＭＮ
１５１からなるトランスファ・ゲートとから構成されて
いる。

【００２３】Ｐチャネル型ＭＯＳトランジスタＭＰ１５
０及びＮチャネル型ＭＯＳトランジスタＭＮ１５０のゲ
ートには入力信号Ｉｎが入力され、トランスファ・ゲー
トを介して出力信号Ｏｕｔが出力される。トランスファ
・ゲートを構成するＰチャネル型ＭＯＳトランジスタＭ
Ｐ１５１のゲート、Ｎチャネル型ＭＯＳトランジスタＭ
Ｎ１５１のゲートには、それぞれ所定の電圧Ｖcp、Ｖcn
が印加されている。

【００２４】従来の第３の構成に係るＣＭＯＳ型可変遅
延回路は、出力端子Ｏｕｔに直列接続されたトランスフ
ァ・ゲートのゲート電圧Ｖcp、Ｖcnを制御することによ
り、直列抵抗を変化させるものである。これにより、回
路のＲＣ時定数が変化し、信号の伝搬遅延時間を変化さ
せることが可能となる。

【００２５】図１６は、従来の第４の構成に係るＣＭＯ
Ｓ型可変遅延回路の回路図である。従来の第４の構成に
係るＣＭＯＳ型可変遅延回路は、電源電位ノードＶDDと
共通電位ノードＧＮＤとの間に直列接続されたＰチャネ
ル型ＭＯＳトランジスタＭＰ１６０及びＮチャネル型Ｍ
ＯＳトランジスタＭＮ１６０と、出力端子Ｏｕｔと共通
電位ノードＧＮＤとの間に付加された可変負荷容量Ｃ１
６０とから構成されている。Ｐチャネル型ＭＯＳトラン
ジスタＭＰ１６０及びＮチャネル型ＭＯＳトランジスタ
ＭＮ１６０のゲートには入力信号Ｉｎが入力され、Ｐチ
ャネル型ＭＯＳトランジスタＭＰ１６０又はＮチャネル
型ＭＯＳトランジスタＭＮ１６０のドレインから出力信
号Ｏｕｔが出力される。

【００２６】従来の第４の構成に係るＣＭＯＳ型可変遅
延回路は、出力端子Ｏｕｔに付加された可変負荷容量Ｃ
１６０の容量を変化させることにより回路のＲＣ時定数
を変化させ、信号の伝搬遅延時間を変化させるものであ
る。実際の具体的な構成例としては、所定の容量を有す
る負荷容量の出力端子Ｏｕｔに対する接続／切断をアナ
ログスイッチ等で制御する構成が挙げられる。

【００２７】図１７は、従来の第５の構成に係るＣＭＯ
Ｓ型可変遅延回路の回路図である。従来の第５の構成に
係るＣＭＯＳ型可変遅延回路は、電源電位ノードＶDDと
共通電位ノードＧＮＤとの間に直列接続されたＰチャネ
ル型ＭＯＳトランジスタＭＰ１７０及びＮチャネル型Ｍ
ＯＳトランジスタＭＮ１７０から構成され、かつ、Ｐチ
ャネル型ＭＯＳトランジスタＭＰ１７０のバックゲー
ト、Ｎチャネル型ＭＯＳトランジスタＭＮ１７０のバッ
クゲートには、それぞれバックゲート制御電圧ＶcpB ，
ＶcnB が印加されているものである。Ｐチャネル型ＭＯ
ＳトランジスタＭＰ１７０及びＮチャネル型ＭＯＳトラ
ンジスタＭＮ１７０のゲートには入力信号Ｉｎが入力さ
れる。

【００２８】従来の第５の構成に係るＣＭＯＳ型可変遅
延回路は、バックゲート制御電圧ＶcpB ，ＶcnB を制御
し、Ｐチャネル型ＭＯＳトランジスタＭＰ１７０及びＮ
チャネル型ＭＯＳトランジスタＭＮ１７０の閾値電圧を
制御することにより、信号の伝搬遅延時間を制御するも
のである。

【００２９】

【発明が解決しようとする課題】しかしながら、上述し
た従来の各構成に係るＣＭＯＳ型可変遅延回路には、そ
れぞれ以下のような問題点があった。

【００３０】従来の第１の構成に係るＣＭＯＳ型可変遅
延回路の場合、遅延時間設定に高分解能を得るために
は、Ｐチャネル型ＭＯＳトランジスタＭＰ１２００のゲ
ート電圧Ｖcpの制御を非常に高精度に行う必要がある
が、プロセスばらつきの大きいＣＭＯＳ型半導体集積回
路で十分に高精度の制御を実現することは非常に困難で
ある。この問題点は、従来の第２，第３の構成に係るＣ
ＭＯＳ型可変遅延回路においても同様である。

【００３１】従来の第４の構成に係るＣＭＯＳ型可変遅
延回路においては、負荷容量Ｃ１６０の容量を制御する
ためにアナログスイッチ等の制御回路が出力端子Ｏｕｔ
に接続されることにより付加される寄生容量の影響で、
信号の伝搬遅延時間の高精度な制御が困難となる。ま
た、容量の作り込みの精度も高度に要求されることにな
るが、通常、ＣＭＯＳプロセスばらつきを考慮しながら
高精度な容量を量産することは非常に困難である。

【００３２】従来の第５の構成に係るＣＭＯＳ型可変遅
延回路においても、遅延時間設定の高分解能を得るため
には、やはりバックゲート制御電圧ＶcpB ，ＶcnB の制
御精度を向上させることが要求され、プロセスばらつき
の大きいＣＭＯＳ型半導体集積回路で十分に高精度の制
御を実現することは非常に困難である。

【００３３】本発明は上記問題点に鑑みてなされたもの
で、その目的は、高精度な遅延時間の設定分解能が実現
可能な構成のＣＭＯＳ型可変遅延回路及びその遅延時間
の制御方法並びに半導体試験装置を提供することであ
る。

【００３４】

【課題を解決するための手段】本発明に係るＣＭＯＳ型
可変遅延回路によれば、電源電位ノードと共通電位ノー
ドとの間に順に直列接続された第１のＰチャネル型ＭＯ
Ｓトランジスタ及び第１のＮチャネル型ＭＯＳトランジ
スタからなるＣＭＯＳ型可変遅延回路において、第１の
Ｐチャネル型ＭＯＳトランジスタ及び第１のＮチャネル
型ＭＯＳトランジスタのゲートに入力信号が入力される
ときに、電源電位ノードから共通電位ノードへ流れる貫
通電流の大きさを制御する貫通電流制御手段を備えたこ
とを特徴とし、この構成により、高精度・高分解能で信
号伝搬遅延時間の設定を行うことが可能となる。

【００３５】貫通電流制御手段の第１の構成として、第
１のＮチャネル型ＭＯＳトランジスタと共通電位ノード
との間に挿入接続され、第１のＰチャネル型ＭＯＳトラ
ンジスタ及び第１のＮチャネル型ＭＯＳトランジスタの
ゲートに立ち下がり信号が入力されるときに、その抵抗
値の制御が行われる可変抵抗素子を用いるとよい。

【００３６】貫通電流制御手段の第２の構成として、第
１のＰチャネル型ＭＯＳトランジスタ及び第１のＮチャ
ネル型ＭＯＳトランジスタのドレインと共通電位ノード
との間に接続され、第１のＰチャネル型ＭＯＳトランジ
スタ及び第１のＮチャネル型ＭＯＳトランジスタのゲー
トに立ち下がり信号が入力されるときに、その抵抗値の
制御が行われる可変抵抗素子を用いるとよい。

【００３７】貫通電流制御手段の第３の構成として、電
源電位ノードと第１のＰチャネル型ＭＯＳトランジスタ
との間に挿入接続され、第１のＰチャネル型ＭＯＳトラ
ンジスタ及び第１のＮチャネル型ＭＯＳトランジスタの
ゲートに立ち上がり信号が入力されるときに、その抵抗
値の制御が行われる可変抵抗素子を用いるとよい。

【００３８】上記各構成において、可変抵抗素子は、並
列接続された複数個の可変抵抗素子からなり、制御は、
複数個の可変抵抗素子のうちの一部又は全部を選択して
行われるものとするとよい。

【００３９】本発明に係るＣＭＯＳ型可変遅延回路の遅
延時間の制御方法によれば、電源電位ノードと共通電位
ノードとの間に順に直列接続された第１のＰチャネル型
ＭＯＳトランジスタ及び第１のＮチャネル型ＭＯＳトラ
ンジスタからなるＣＭＯＳ型可変遅延回路の遅延時間の
制御方法において、第１のＰチャネル型ＭＯＳトランジ
スタ及び第１のＮチャネル型ＭＯＳトランジスタのゲー
トに入力信号が入力されるときに、電源電位ノードから
共通電位ノードへ流れる貫通電流の大きさを制御するこ
とにより、入力信号に応じた出力信号が出力されるまで
の信号伝搬遅延時間を制御することを特徴とし、この構
成により、高精度・高分解能で信号伝搬遅延時間の設定
を行うことが可能となる。

【００４０】具体的な第１の構成としては、電源電位ノ
ードと共通電位ノードとの間に順に直列接続された第１
のＰチャネル型ＭＯＳトランジスタと第１のＮチャネル
型ＭＯＳトランジスタと可変抵抗素子とからなるＣＭＯ
Ｓ型可変遅延回路の遅延時間の制御方法において、第１
のＰチャネル型ＭＯＳトランジスタ及び第１のＮチャネ
ル型ＭＯＳトランジスタのゲートに立ち下がり信号が入
力されるときに、可変抵抗素子の抵抗値を制御する。

【００４１】具体的な第２の構成としては、電源電位ノ
ードと共通電位ノードとの間に順に直列接続された第１
のＰチャネル型ＭＯＳトランジスタ及び第１のＮチャネ
ル型ＭＯＳトランジスタと、第１のＰチャネル型ＭＯＳ
トランジスタ及び第１のＮチャネル型ＭＯＳトランジス
タのドレインと共通電位ノードとの間に接続された可変
抵抗素子とからなるＣＭＯＳ型可変遅延回路の遅延時間
の制御方法において、第１のＰチャネル型ＭＯＳトラン
ジスタ及び第１のＮチャネル型ＭＯＳトランジスタのゲ
ートに立ち下がり信号が入力されるときに、可変抵抗素
子の抵抗値を制御する。

【００４２】具体的な第３の構成としては、電源電位ノ
ードと共通電位ノードとの間に順に直列接続された可変
抵抗素子と第１のＰチャネル型ＭＯＳトランジスタと第
１のＮチャネル型ＭＯＳトランジスタとからなるＣＭＯ
Ｓ型可変遅延回路の遅延時間の制御方法において、第１
のＰチャネル型ＭＯＳトランジスタ及び第１のＮチャネ
ル型ＭＯＳトランジスタのゲートに立ち上がり信号が入
力されるときに、可変抵抗素子の抵抗値を制御する。

【００４３】上記各構成において、可変抵抗素子は、並
列接続された複数個の可変抵抗素子からなり、制御は、
複数個の可変抵抗素子のうちの一部又は全部を選択して
行うとよい。

【００４４】本発明に係る半導体試験装置によれば、半
導体試験装置全体の動作を制御するシーケンス制御装置
と、シーケンス制御装置からの制御信号に応じて、被試
験半導体素子にテスト信号を入力するタイミング及び被
試験半導体素子から出力された出力信号と出力信号の期
待値とを比較するタイミングを決定するタイミング信号
を、所定の基準クロック信号に基づき発生するタイミン
グ発生器と、シーケンス制御装置からの制御信号に応じ
て、被試験半導体素子に入力するテスト信号のパターン
及びテスト信号に応じた出力信号の期待値を決定するテ
ストパターン信号を発生するテストパターン発生器と、
テストパターン信号により決定されたパターンのテスト
信号を形成し、タイミング信号に応じて被試験半導体素
子に入力する波形形成器と、テスト信号の入力に応じて
被試験半導体素子から出力された出力信号と、テストパ
ターンにより決定された出力信号の期待値とを、タイミ
ング信号に応じて決定する比較判定器とから構成される
半導体試験装置において、タイミング発生器は、電源電
位ノードと共通電位ノードとの間に順に直列接続された
第１のＰチャネル型ＭＯＳトランジスタ及び第１のＮチ
ャネル型ＭＯＳトランジスタからなるＣＭＯＳ型可変遅
延回路であって、第１のＰチャネル型ＭＯＳトランジス
タ及び第１のＮチャネル型ＭＯＳトランジスタのゲート
に所定の基準クロック信号が入力されるときに、電源電
位ノードから共通電位ノードへ流れる貫通電流の大きさ
を制御する貫通電流制御手段を有するＣＭＯＳ型可変遅
延回路を備えたものであることを特徴とし、この構成に
より、高精度・高分解能で信号伝搬遅延時間の設定を行
うことにより、高精度な試験を実施可能な半導体試験装
置を実現することができる。

【００４５】

【発明の実施の形態】Ｐチャネル型ＭＯＳトランジスタ
とＮチャネル型ＭＯＳトランジスタとからなるＣＭＯＳ
型可変遅延回路の入力に立ち下がり信号が入力した場
合、Ｐチャネル型ＭＯＳトランジスタが導通状態となっ
て回路の負荷容量を充電する。このとき、電源から供給
される電流は、Ｐチャネル型ＭＯＳトランジスタから負
荷容量に流れる充電電流と、Ｐチャネル型ＭＯＳトラン
ジスタ及びＮチャネル型ＭＯＳトランジスタを貫通して
流れる微小な貫通電流とに分かれる。このとき、従来は
前述したように、貫通電流を無視できるものとして、Ｒ
Ｃ時定数を制御することにより遅延時間設定の制御を行
なっていた。

【００４６】これに対し、本発明に係るＣＭＯＳ型可変
遅延回路及びその遅延時間の制御方法においては、微小
な貫通電流の流出量を制御することにより負荷容量に流
出する充電電流量を制御し、これにより伝搬遅延時間を
制御する。その結果、従来よりも高精度・高分解能な遅
延時間設定が可能となる。

【００４７】以下、本発明に係るＣＭＯＳ型可変遅延回
路及びその遅延時間の制御方法並びに半導体試験装置の
実施の形態について、図面を参照しながら説明する。

【００４８】図１は、本発明の第１の実施の形態に係る
ＣＭＯＳ型可変遅延回路の回路図である。即ち、本発明
の第１の実施の形態に係るＣＭＯＳ型可変遅延回路の遅
延時間の制御方法の説明図である。

【００４９】本発明の第１の実施の形態に係るＣＭＯＳ
型可変遅延回路は、電源電位ノードＶDDと共通電位ノー
ドＧＮＤとの間に直列接続されたＰチャネル型ＭＯＳト
ランジスタＭＰ１０及びＮチャネル型ＭＯＳトランジス
タＭＮ１０，ＭＮ１００と、出力端子Ｏｕｔと共通電位
ノードＧＮＤとの間に付加された負荷容量Ｃ１０とから
構成されている。即ち、通常のＣＭＯＳインバータに対
して、Ｎチャネル型ＭＯＳトランジスタＭＮ１０と共通
電位ノードＧＮＤとの間に、さらにＮチャネル型ＭＯＳ
トランジスタＭＮ１００が備えられた構成となってい
る。このＮチャネル型ＭＯＳトランジスタＭＮ１００の
ゲートには所定の制御電圧Ｖcnt が印加されている。所
定の制御電圧Ｖcnt は、通常時は電源電位ＶDDと共通電
位ＧＮＤとの中間値程度のαＶとする。また、Ｐチャネ
ル型ＭＯＳトランジスタＭＰ１０及びＮチャネル型ＭＯ
ＳトランジスタＭＮ１０のゲートには入力信号Ｉｎが入
力され、Ｐチャネル型ＭＯＳトランジスタＭＰ１０又は
Ｎチャネル型ＭＯＳトランジスタＭＮ１０のドレインか
ら出力信号Ｏｕｔが出力される。

【００５０】本発明の第１の実施の形態に係るＣＭＯＳ
型可変遅延回路の動作は、以下の通りである。

【００５１】入力端子Ｉｎに立ち下がり信号が入力され
た場合、Ｐチャネル型ＭＯＳトランジスタＭＰ１０は導
通状態、Ｎチャネル型ＭＯＳトランジスタＭＮ１０は非
導通状態となる。このとき電源電位ノードＶDDから供給
される電流は、Ｐチャネル型ＭＯＳトランジスタＭＰ１
０から負荷容量Ｃ１０に流れる充電電流Ｉc と、Ｐチャ
ネル型ＭＯＳトランジスタＭＰ１０からＮチャネル型Ｍ
ＯＳトランジスタＭＮ１０及びＭＮ１００を貫通して共
通電位ノードＧＮＤに流れる貫通電流Ｉp とに分かれ
る。

【００５２】入力信号の伝搬遅延時間を決定する主電流
は充電電流Ｉc であり、負荷容量Ｃ１０とＰチャネル型
ＭＯＳトランジスタＭＰ１０のオン抵抗とから決定され
るＲＣ時定数により、伝搬遅延時間のおおよその値が決
定される。

【００５３】一方、貫通電流Ｉp の電流量は極わずかで
あり、流れる時間も伝搬遅延時間と比較して瞬間的なも
のであるが、本発明に係るＣＭＯＳ型可変遅延回路及び
その遅延時間の制御方法は、この貫通電流を制御するこ
とにより、従来よりも高精度・高分解能の遅延時間設定
を容易な回路設計で可能とするものである。即ち、Ｎチ
ャネル型ＭＯＳトランジスタＭＮ１００のゲート制御電
圧Ｖcnt として通常時は電源電位ＶDDと共通電位ＧＮＤ
との中間値程度のαＶを印加しておき、貫通電流Ｉp が
流れるときにゲート制御電圧Ｖcnt をαＶから電源電圧
ＶDDに近づく方向に微小値ΔαＶだけ引き上げることに
より、Ｎチャネル型ＭＯＳトランジスタＭＮ１００のオ
ン抵抗を極わずかだけ小さくする。ここで、ゲート制御
電圧Ｖcnt の変動幅である微小値ΔαＶは、Ｎチャネル
型ＭＯＳトランジスタＭＮ１００のオン抵抗をどの程度
変動させるかに応じて決定されるが、数１０ｐｓオーダ
ーの高精度・高分解能で信号の伝搬遅延時間設定を可能
とするためには、通常、電源電圧ＶDDの数％程度の値と
するとよい。すると、瞬間的に流れる貫通電流Ｉpは、
ゲート制御電圧Ｖcnt がαＶのときに比較して増加する
ので、結果的に充電電流Ｉc は極わずかだけ減少し、信
号の伝搬遅延時間は大きくなる。

【００５４】逆に、Ｎチャネル型ＭＯＳトランジスタＭ
Ｎ１００のオン抵抗が大きくなるように、そのゲート制
御電圧Ｖcnt をαＶからΔαＶだけ共通電位ＧＮＤに近
づく方向に引き下げるように制御すると、貫通電流Ｉp
は小さくなる。これにより、負荷容量Ｃ１０への充電電
流Ｉc がわずかに増加し、信号の伝搬遅延時間が小さく
なる。

【００５５】図２は、本発明に係るＣＭＯＳ型可変遅延
回路の構成及びその負荷容量の充電電流及び貫通電流の
流れを模式的に表した説明図である。ここでは、本発明
に係るＣＭＯＳ型可変遅延回路は、図２（ａ）に示され
るように、電源電位ノードＶDDと共通電位ノードＧＮＤ
との間に直列接続されたＰチャネル型ＭＯＳトランジス
タＭＰ２０及びＮチャネル型ＭＯＳトランジスタＭＮ２
０，ＭＮ２００と、Ｎチャネル型ＭＯＳトランジスタＭ
Ｎ２０のソース及びＮチャネル型ＭＯＳトランジスタＭ
Ｎ２００のドレインと共通電位ノードＧＮＤとの間にそ
れぞれ並列接続されたＮチャネル型ＭＯＳトランジスタ
ＭＮ２０１，ＭＮ２０２，．．．とから構成されている
ものとする。Ｎチャネル型ＭＯＳトランジスタＭＮ２０
０，ＭＮ２０１，．．．のゲートには、それぞれ所定の
ゲート電圧制御信号Ｓ０，Ｓ１，．．．が印加されてい
る。所定のゲート電圧制御信号Ｓ０，Ｓ１，．．．は、
通常時は電源電位ＶDDと共通電位ＧＮＤとの中間値程度
のαＶの電圧信号とする。また、Ｎチャネル型ＭＯＳト
ランジスタＭＮ２００，ＭＮ２０１，．．．のオン抵抗
はそれぞれＲ，２Ｒ，．．．とし、Ｐチャネル型ＭＯＳ
トランジスタＭＰ２０及びＮチャネル型ＭＯＳトランジ
スタＭＮ２０のゲートには入力信号Ｉｎが入力され、Ｐ
チャネル型ＭＯＳトランジスタＭＰ２０又はＮチャネル
型ＭＯＳトランジスタＭＮ２０のドレインから出力信号
Ｏｕｔが出力される。

【００５６】図２（ａ）のＣＭＯＳ型遅延回路の入力端
子Ｉｎに立ち下がり信号が入力すると、Ｐチャネル型Ｍ
ＯＳトランジスタＭＰ２０は導通状態となって回路の負
荷容量Ｃへの充電電流Ｉc が流れる。一方、Ｎチャネル
型ＭＯＳトランジスタＭＮ２０は非導通状態であるが、
Ｐチャネル型ＭＯＳトランジスタＭＰ２０がスイッチン
グする瞬間にＮチャネル型ＭＯＳトランジスタＭＮ２０
にも微小な貫通電流Ｉp が流れる。そこで、本発明に係
るＣＭＯＳ型可変遅延回路においては、上述のように、
Ｎチャネル型ＭＯＳトランジスタＭＮ２００，ＭＮ２０
１，．．．のゲート制御電圧信号Ｓ０，Ｓ１，．．．と
して通常時は電源電位ＶDDと共通電位ＧＮＤとの中間値
程度のαＶを印加しておき、貫通電流Ｉp が流れるとき
にゲート制御電圧信号Ｓ０，Ｓ１，．．．のいずれか１
つ又は複数をαＶから電源電圧ＶDDに近づく方向に微小
値ΔαＶだけ引き上げることにより、Ｎチャネル型ＭＯ
ＳトランジスタＭＮ２００，ＭＮ２０１，．．．のいず
れか１つ又は複数のオン抵抗を極わずかだけ小さくす
る。ここで、微小値ΔαＶは、電源電圧ＶDDの数％程度
の値とする。すると、瞬間的に流れる貫通電流Ｉp は、
ゲート制御電圧信号Ｓ０，Ｓ１，．．．がαＶのときに
比較して増加するので、結果的に充電電流Ｉcは極わず
かだけ減少し、信号の伝搬遅延時間は大きくなる。

【００５７】逆に、貫通電流Ｉp が流れるときにゲート
制御電圧信号Ｓ０，Ｓ１，．．．のいずれか１つ又は複
数をαＶからΔαＶだけ共通電位ＧＮＤに近づく方向に
引き下げることにより、Ｎチャネル型ＭＯＳトランジス
タＭＮ２００，ＭＮ２０１，．．．のいずれか１つ又は
複数のオン抵抗を極わずかだけ大きくすると、貫通電流
Ｉp は小さくなる。従って、充電電流Ｉc がわずかに増
加し、信号の伝搬遅延時間が小さくなる。

【００５８】即ち、図２（ａ）のＣＭＯＳ型遅延回路
は、図２（ｂ）に示されるように、Ｐチャネル型ＭＯＳ
トランジスタＭＰ２０の負荷抵抗Ｒ0 とＮチャネル型Ｍ
ＯＳトランジスタＭＮ２００，ＭＮ２０１，．．．のオ
ン抵抗Ｒ1 （Ｒ，２Ｒ，．．．の並列合成抵抗）とが直
列接続され、抵抗Ｒ1 に回路の負荷容量Ｃが並列接続さ
れた回路と等価であると考えられる。従って、図２
（ａ）の本発明に係るＣＭＯＳ型可変遅延回路では、ゲ
ート制御電圧信号Ｓ０，Ｓ１，．．．のうち微小値Δα
Ｖの引き上げ制御を行ったものの個数に応じて信号の伝
搬遅延時間は大きくなり、また、Ｎチャネル型ＭＯＳト
ランジスタＭＮ２００，ＭＮ２０１，．．．のうちオン
抵抗の大きいもののゲート制御電圧信号Ｓ０，Ｓ
１，．．．引き上げ制御を行うほど伝搬遅延時間はより
大きくなる。逆に、ゲート制御電圧信号Ｓ０，Ｓ
１，．．．のうち微小値ΔαＶの引き下げ制御を行った
ものの個数に応じて信号の伝搬遅延時間は小さくなり、
また、Ｎチャネル型ＭＯＳトランジスタＭＮ２００，Ｍ
Ｎ２０１，．．．のうちオン抵抗の大きいもののゲート
制御電圧信号Ｓ０，Ｓ１，．．．引き下げ制御を行うほ
ど伝搬遅延時間はより小さくなる。

【００５９】以上の原理に基づき、図１に示した本発明
の第１の実施の形態に係るＣＭＯＳ型可変遅延回路及び
その遅延時間の制御方法は、ＣＭＯＳインバータの一方
のＭＯＳトランジスタであるＮチャネル型ＭＯＳトラン
ジスタＭＮ１０と共通電位ノードＧＮＤとの間に挿入接
続されたＮチャネル型ＭＯＳトランジスタＭＮ１００の
ゲート制御電圧Ｖcnt を、貫通電流が流れるときに微小
値ΔαＶだけ引き上げ又は引き下げることにより、高精
度・高分解能の遅延時間設定を行うことができるもので
ある。尚、ゲート制御電圧Ｖcnt の制御は、デジタル／
アナログ・コンバータ等で容易に設定することができ
る。

【００６０】図３は、本発明の第２の実施の形態に係る
ＣＭＯＳ型可変遅延回路の回路図である。即ち、本発明
の第２の実施の形態に係るＣＭＯＳ型可変遅延回路の遅
延時間の制御方法の説明図である。

【００６１】本発明の第２の実施の形態に係るＣＭＯＳ
型可変遅延回路は、電源電位ノードＶDDと共通電位ノー
ドとの間に直列接続されたＰチャネル型ＭＯＳトランジ
スタＭＰ３０と、Ｎチャネル型ＭＯＳトランジスタＭＮ
３０と、アナログスイッチＡＳ３０及び抵抗Ｒ３０と、
アナログスイッチＡＳ３０及び抵抗Ｒ３０に並列接続さ
れたアナログスイッチＡＳ３１及び抵抗Ｒ３１と、アナ
ログスイッチＡＳ３０及び抵抗Ｒ３０に並列接続された
アナログスイッチＡＳ３２及び抵抗Ｒ３２とから構成さ
れている。即ち、通常のＣＭＯＳインバータに対して、
Ｎチャネル型ＭＯＳトランジスタＭＮ３０と共通電位ノ
ードＧＮＤとの間に、並列接続されたアナログスイッチ
ＡＳ３０及び抵抗Ｒ３０，ＡＳ３１及び抵抗Ｒ３１，Ａ
Ｓ３２及び抵抗Ｒ３２が備えられた構成となっている。
Ｐチャネル型ＭＯＳトランジスタＭＰ３０及びＮチャネ
ル型ＭＯＳトランジスタＭＮ３０のゲートには入力信号
Ｉｎが入力され、Ｐチャネル型ＭＯＳトランジスタＭＰ
３０又はＮチャネル型ＭＯＳトランジスタＭＮ３０のド
レインから出力信号Ｏｕｔが出力される。

【００６２】本発明の第２の実施の形態に係るＣＭＯＳ
型可変遅延回路は、瞬間的に流れる貫通電流を、回路の
抵抗値を切り替えることにより制御する回路の一例であ
る。本発明の第２の実施の形態に係るＣＭＯＳ型可変遅
延回路においては、Ｎチャネル型ＭＯＳトランジスタＭ
Ｎ３０のソースと共通電位ノードＧＮＤとの間の抵抗値
を制御するために、並列に挿入接続される抵抗数をアナ
ログスイッチによって切り替え、これにより信号の伝搬
遅延時間設定を高精度・高分解能で行うことができるも
のである。抵抗数の切替に用いるアナログスイッチとし
て、例えば、ＭＯＳトランジスタ等を用いることができ
る。また、抵抗値の切替のために並列接続するアナログ
スイッチ及び抵抗の本数は、任意に変更することができ
る。

【００６３】図４は、本発明の第３の実施の形態に係る
ＣＭＯＳ型可変遅延回路の回路図である。即ち、本発明
の第３の実施の形態に係るＣＭＯＳ型可変遅延回路の遅
延時間の制御方法の説明図である。

【００６４】本発明の第３の実施の形態に係るＣＭＯＳ
型可変遅延回路は、電源電位ノードＶDDと共通電位ノー
ドとの間に直列接続されたＰチャネル型ＭＯＳトランジ
スタＭＰ４０及びＮチャネル型ＭＯＳトランジスタＭＮ
４０，ＭＮ４００と、これらに並列接続されたＰチャネ
ル型ＭＯＳトランジスタＭＰ４１及びＮチャネル型ＭＯ
ＳトランジスタＭＮ４１，ＭＮ４１０と、同様に並列接
続されたＰチャネル型ＭＯＳトランジスタＭＰ４２及び
Ｎチャネル型ＭＯＳトランジスタＭＮ４２，ＭＮ４２０
と、Ｎチャネル型ＭＯＳトランジスタＭＮ４００，ＭＮ
４１０，ＭＮ４２０のオン／オフを制御する選択信号発
生回路４０とから構成されている。Ｐチャネル型ＭＯＳ
トランジスタＭＰ４０，ＭＰ４１，ＭＰ４２及びＮチャ
ネル型ＭＯＳトランジスタＭＮ４０，ＭＮ４１，ＭＮ４
２のゲートには入力信号Ｉｎが入力され、Ｐチャネル型
ＭＯＳトランジスタＭＰ４０，ＭＰ４１，ＭＰ４２又は
Ｎチャネル型ＭＯＳトランジスタＭＮ４０，ＭＮ４１，
ＭＮ４２のドレインから出力信号Ｏｕｔが出力される。

【００６５】本発明の第３の実施の形態に係るＣＭＯＳ
型可変遅延回路は、ＣＭＯＳインバータ及びこれに直列
接続されたＭチャネル型ＭＯＳトランジスタＭＮ４０
０，ＭＮ４１０，ＭＮ４２０を複数並列に配設し、共通
電位ノードＧＮＤに接続されたＮチャネル型ＭＯＳトラ
ンジスタＭＮ４００，ＭＮ４１０，ＭＮ４２０のうちい
ずれか１個又は複数個をゲート制御電圧を、第１の実施
の形態におけると同様に制御する。Ｎチャネル型ＭＯＳ
トランジスタＭＮ４００，ＭＮ４１０，ＭＮ４２０のオ
ン抵抗は、相互に異なった値のものとするとよい。これ
により、信号の伝搬遅延時間設定を高精度・高分解能で
行うことができる。

【００６６】またさらに、各Ｎチャネル型ＭＯＳトラン
ジスタＭＮ４００，ＭＮ４１０，ＭＮ４２０と共通電位
ノードＧＮＤとの間にそれぞれ抵抗素子を挿入接続する
と、それらの抵抗値に応じた遅延時間設定を行うことが
可能となる。

【００６７】図５は、本発明の第４の実施の形態に係る
ＣＭＯＳ型可変遅延回路の回路図である。即ち、本発明
の第４の実施の形態に係るＣＭＯＳ型可変遅延回路の遅
延時間の制御方法の説明図である。

【００６８】本発明の第４の実施の形態に係るＣＭＯＳ
型可変遅延回路は、電源電位ノードＶDDと共通電位ノー
ドＧＮＤとの間に直列接続されたＰチャネル型ＭＯＳト
ランジスタＭＰ５００，ＭＰ５０及びＮチャネル型ＭＯ
ＳトランジスタＭＮ５０と、出力端子Ｏｕｔと共通電位
ノードＧＮＤとの間に付加された負荷容量Ｃ５０とから
構成されている。即ち、通常のＣＭＯＳインバータに対
して、電源電位ノードＶDDとＰチャネル型ＭＯＳトラン
ジスタＭＮ５０との間に、さらにＰチャネル型ＭＯＳト
ランジスタＭＰ５００が備えられた構成となっている。
このＰチャネル型ＭＯＳトランジスタＭＰ５００のゲー
トには所定の制御電圧Ｖcpt が印加されている。所定の
制御電圧Ｖcnt は、通常時は電源電位ＶDDと共通電位Ｇ
ＮＤとの中間値程度のαＶとする。Ｐチャネル型ＭＯＳ
トランジスタＭＰ１０及びＮチャネル型ＭＯＳトランジ
スタＭＮ１０のゲートには入力信号Ｉｎが入力され、Ｐ
チャネル型ＭＯＳトランジスタＭＰ１０又はＮチャネル
型ＭＯＳトランジスタＭＮ１０のドレインから出力信号
Ｏｕｔが出力される。

【００６９】本発明の第４の実施の形態に係るＣＭＯＳ
型可変遅延回路は、立ち下がり信号を入力させて立ち上
がり信号を出力させる第１乃至第３の実施の形態に係る
ＣＭＯＳ型可変遅延回路とは異なり、立ち上がり信号を
入力させて立ち下がり信号を出力させるＣＭＯＳ型可変
遅延回路である。

【００７０】本発明の第４の実施の形態に係るＣＭＯＳ
型可変遅延回路に立ち上がり信号が入力されてＮチャネ
ル型ＭＯＳトランジスタＭＮ５０が導通状態になるとき
に、電源電位ノードＶDDとＰチャネル型ＭＯＳトランジ
スタＭＰ５０との間に挿入接続されたＰチャネル型ＭＯ
ＳトランジスタＭＰ５００のゲート制御電圧Ｖcpt をα
ＶからΔαＶだけ電源電圧ＶDDに近づく方向に引き上げ
るように制御してＰチャネル型ＭＯＳトランジスタＭＰ
５００のオン抵抗を小さくすると、電源電位ノードＶDD
からＰチャネル型ＭＯＳトランジスタＭＰ５００，ＭＰ
５０及びＮチャネル型ＭＯＳトランジスタＭＮ５０を貫
通して流れる貫通電流量が大きくなる。これにより、負
荷容量Ｃ５０からの放電が抑制されて放電電流Ｉd が小
さくなり、信号の伝搬遅延時間が大きくなる。

【００７１】逆に、Ｐチャネル型ＭＯＳトランジスタＭ
Ｐ５００のオン抵抗が大きくなるように、そのゲート制
御電圧Ｖcpt をαＶからΔαＶだけ共通電位ＧＮＤに近
づく方向に引き下げるように制御すると、貫通電流は小
さくなる。これにより、負荷容量Ｃ５０からの放電が促
進されて放電電流Ｉd が大きくなり、信号の伝搬遅延時
間が小さくなる。

【００７２】以上のように、立ち上がり信号を入力させ
て立ち下がり信号を出力させる回路構成である本発明の
第４の実施の形態に係るＣＭＯＳ型可変遅延回路におい
ても同様に、高精度・高分解能の遅延時間設定を行うこ
とができる。

【００７３】図６は、本発明の第５の実施の形態に係る
ＣＭＯＳ型可変遅延回路の回路図である。即ち、本発明
の第５の実施の形態に係るＣＭＯＳ型可変遅延回路の遅
延時間の制御方法の説明図である。

【００７４】本発明の第５の実施の形態に係るＣＭＯＳ
型可変遅延回路の構成は、図１に示した本発明の第１の
実施の形態に係るＣＭＯＳ型可変遅延回路の構成を利用
したものであり、電源電位ノードＶDDと共通電位ノード
ＧＮＤとの間に直列接続されたＰチャネル型ＭＯＳトラ
ンジスタＭＰ６０及びＮチャネル型ＭＯＳトランジスタ
ＭＮ６０からなるＣＭＯＳインバータに対して、Ｎチャ
ネル型ＭＯＳトランジスタＭＮ６０と共通電位ノードＧ
ＮＤとの間に貫通電流制御用Ｎチャネル型ＭＯＳトラン
ジスタＭＮ６００が挿入接続され、さらに、出力端子Ｏ
ｕｔと共通電位ノードＧＮＤとの間に貫通電流制御用Ｍ
ＯＳトランジスタ回路が複数段並列接続された構成とな
っている。ここでは、Ｐチャネル型ＭＯＳトランジスタ
ＭＰ６０及びＮチャネル型ＭＯＳトランジスタＭＮ６０
からなるＣＭＯＳインバータに付加された貫通電流制御
用Ｎチャネル型ＭＯＳトランジスタＭＮ６００を第０段
として、第０段の貫通電流制御用ＭＯＳトランジスタ回
路から第４段の貫通電流制御用ＭＯＳトランジスタ回路
まで、合計５段の貫通電流制御用ＭＯＳトランジスタ回
路が並列接続されている。

【００７５】第０段の貫通電流制御用Ｎチャネル型ＭＯ
ＳトランジスタＭＮ６００のゲートには、所定のゲート
電圧制御信号Ｓ０が印加されている。

【００７６】第１段の貫通電流制御用ＭＯＳトランジス
タ回路は、Ｎチャネル型ＭＯＳトランジスタＭＮ６１
と、並列接続されたＮチャネル型ＭＯＳトランジスタＭ
Ｎ６１０及びＭＮ６１１とが出力端子Ｏｕｔと共通電位
ノードＧＮＤとの間に直列接続されて構成されている。
Ｎチャネル型ＭＯＳトランジスタＭＮ６１０及びＭＮ６
１１のゲートには、所定のゲート電圧制御信号Ｓ１が印
加されている。

【００７７】以下、同様に第２段、第３段の貫通電流制
御用ＭＯＳトランジスタ回路も構成されており、第４段
のＣＭＯＳ型遅延回路は、Ｎチャネル型ＭＯＳトランジ
スタＭＮ６４と、並列接続されたＮチャネル型ＭＯＳト
ランジスタＭＮ６４０及びＭＮ６４１，ＭＮ６４１，Ｍ
Ｎ６４２，ＭＮ６４３，ＭＮ６４４とが出力端子Ｏｕｔ
と共通電位ノードＧＮＤとの間に直列接続されて構成さ
れている。Ｎチャネル型ＭＯＳトランジスタＭＮ６４０
及びＭＮ６４１，ＭＮ６４１，ＭＮ６４２，ＭＮ６４
３，ＭＮ６４４のゲートには、所定のゲート電圧制御信
号Ｓ４が印加されている。

【００７８】そして、Ｐチャネル型ＭＯＳトランジスタ
ＭＰ６０及びＮチャネル型ＭＯＳトランジスタＭＮ６
０，ＭＮ６１，．．．，ＭＮ６４のゲートには入力信号
Ｉｎが入力され、Ｐチャネル型ＭＯＳトランジスタＭＰ
６０又はＮチャネル型ＭＯＳトランジスタＭＮ６０，Ｍ
Ｎ６１，．．．，ＭＮ６４のドレインから出力信号Ｏｕ
ｔが出力される。

【００７９】本発明の第５の実施の形態に係るＣＭＯＳ
型可変遅延回路においても、入力端子Ｉｎに立ち下がり
信号が入力されてＰチャネル型ＭＯＳトランジスタＭＰ
６０が導通状態になるときに、ゲート電圧制御信号Ｓ
０，Ｓ１，．．．，Ｓ４のいずれか１つ又は複数を、そ
れぞれ第１の実施の形態の場合と同様に制御することに
より、信号の伝搬時間設定を高精度・高分解能で行うこ
とができる。

【００８０】図７は、本発明に係るＣＭＯＳ型可変遅延
回路と従来の構成に係るＣＭＯＳ型可変遅延回路とにつ
いて、信号の伝搬遅延時間設定及び実際の遅延時間のシ
ミュレーション結果を表示したグラフである。

【００８１】このシミュレーションは、回路規模、回路
構成、プロセス条件、設計ルール、電圧制御精度等、信
号の遅延時間に影響を与える条件を総て同一にして行っ
た。ここで、従来の構成に係るＣＭＯＳ型可変遅延回路
とは、前述したように、電源電圧から見たＲＣ時定数を
大きくすることにより遅延時間を大きくし、ＲＣ時定数
を小さくすることにより遅延時間を小さくする構成の回
路を意味する。一方、本発明に係るＣＭＯＳ型可変遅延
回路とは、電源電圧から見たＲＣ時定数の制御に加え
て、貫通電流を大きくすることにより遅延時間を大きく
し、貫通電流を小さくすることにより遅延時間を小さく
する構成の回路を意味する。

【００８２】具体的には、図６に示した本発明の第５の
実施の形態に係るＣＭＯＳ型可変遅延回路と、図１４に
示した従来の第２の構成に係るＣＭＯＳ型可変遅延回路
とを用いて、信号の伝搬遅延時間設定及び実際の遅延時
間のシミュレーションを行い、その結果を図７のグラフ
に表示したものである。このシミュレーション結果か
ら、本発明に係るＣＭＯＳ型可変遅延回路は、グラフに
示された遅延時間設定の全範囲にわたって高精度・高分
解能を実現できていることが分かる。

【００８３】以上説明した本発明の各実施の形態に係る
ＣＭＯＳ型可変遅延回路を用いて図８及び図１０に示し
た半導体試験装置を構成することにより、高精度・高分
解能の遅延時間設定を行うことが可能な半導体試験装置
を実現することができる。

【００８４】

【発明の効果】本発明に係るＣＭＯＳ型可変遅延回路及
びその遅延時間の制御方法によれば、電源電位ノードと
共通電位ノードとの間に順に直列接続された第１のＰチ
ャネル型ＭＯＳトランジスタ及び第１のＮチャネル型Ｍ
ＯＳトランジスタからなるＣＭＯＳ型可変遅延回路にお
いて電源電位ノードから共通電位ノードへ流れる貫通電
流の大きさを制御する構成としたので、セミカスタムＬ
ＳＩに使用可能なゲート長及びゲ−ト幅が固定されてい
る通常のＭＯＳＦＥＴを使用した場合でも、ＣＭＯＳ型
半導体集積回路で数１０ｐｓオーダーの高精度・高分解
能で信号の伝搬遅延時間設定が可能となる。

【００８５】また、ＣＭＯＳ型半導体集積回路において
非常に高分解能の可変遅延回路が実現できるので、ＣＰ
ＵやＤＲＡＭ等に必要不可欠なクロックタイミング調整
回路に広く適用することができる。また、各種計測器の
タイミング発生器に利用することにより、システムコス
トやランニングコスト、回路の占有面積や重量といった
経済性要因を飛躍的に改善することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＣＭＯＳ型可
変遅延回路の回路図。

【図２】本発明に係るＣＭＯＳ型可変遅延回路の構成及
びその負荷容量の充電電流及び貫通電流の流れを模式的
に表した説明図。

【図３】本発明の第２の実施の形態に係るＣＭＯＳ型可
変遅延回路の回路図。

【図４】本発明の第３の実施の形態に係るＣＭＯＳ型可
変遅延回路の回路図。

【図５】本発明の第４の実施の形態に係るＣＭＯＳ型可
変遅延回路の回路図。

【図６】本発明の第５の実施の形態に係るＣＭＯＳ型可
変遅延回路の回路図。

【図７】本発明に係るＣＭＯＳ型可変遅延回路と従来の
構成に係るＣＭＯＳ型可変遅延回路とについて、信号の
伝搬遅延時間設定及び実際の遅延時間のシミュレーショ
ン結果を表示したグラフ。

【図８】半導体試験装置の構成の一例を示したブロック
図。

【図９】図８の半導体試験装置による試験における主要
信号のタイミングチャート。

【図１０】図８の半導体試験装置におけるタイミング発
生器２の概略構成を示した説明図。

【図１１】図１０のタイミング発生器に使用される各信
号のタイミングチャート。

【図１２】従来の第１の構成に係るＣＭＯＳ型可変遅延
回路の回路図。

【図１３】ＣＭＯＳ型遅延回路の構成及びその負荷容量
の充電電流の流れを模式的に表した説明図。

【図１４】従来の第２の構成に係るＣＭＯＳ型可変遅延
回路の回路図。

【図１５】従来の第３の構成に係るＣＭＯＳ型可変遅延
回路の回路図。

【図１６】従来の第４の構成に係るＣＭＯＳ型可変遅延
回路の回路図。

【図１７】従来の第５の構成に係るＣＭＯＳ型可変遅延
回路の回路図。

【符号の説明】

ＭＰＰチャネル型ＭＯＳトランジスタＭＮＮチャネル型ＭＯＳトランジスタＣ容量Ｒ抵抗ＡＳアナログスイッチ１シーケンス制御装置２タイミング発生器３波形形成器４テストパターン発生器５比較判定器６被試験半導体素子（ＤＵＴ）７ＣＭＯＳ型可変遅延回路４０選択信号発生回路

Claims

【特許請求の範囲】

【請求項１】電源電位ノードと共通電位ノードとの間に
順に直列接続された第１のＰチャネル型ＭＯＳトランジ
スタ及び第１のＮチャネル型ＭＯＳトランジスタからな
るＣＭＯＳ型可変遅延回路において、前記第１のＰチャネル型ＭＯＳトランジスタ及び第１の
Ｎチャネル型ＭＯＳトランジスタのゲートに入力信号が
入力されるときに、前記電源電位ノードから前記共通電
位ノードへ流れる貫通電流の大きさを制御する貫通電流
制御手段を備えたことを特徴とするＣＭＯＳ型可変遅延
回路。
【請求項２】電源電位ノードと共通電位ノードとの間に
順に直列接続された第１のＰチャネル型ＭＯＳトランジ
スタ及び第１のＮチャネル型ＭＯＳトランジスタと、前記第１のＮチャネル型ＭＯＳトランジスタと前記共通
電位ノードとの間に挿入接続され、前記第１のＰチャネ
ル型ＭＯＳトランジスタ及び第１のＮチャネル型ＭＯＳ
トランジスタのゲートに立ち下がり信号が入力されると
きに、その抵抗値の制御が行われる可変抵抗素子と、を
備えたことを特徴とするＣＭＯＳ型可変遅延回路。
【請求項３】電源電位ノードと共通電位ノードとの間に
順に直列接続された第１のＰチャネル型ＭＯＳトランジ
スタ及び第１のＮチャネル型ＭＯＳトランジスタからな
るＣＭＯＳ型可変遅延回路の遅延時間の制御方法におい
て、前記第１のＰチャネル型ＭＯＳトランジスタ及び第１の
Ｎチャネル型ＭＯＳトランジスタのゲートに入力信号が
入力されるときに、前記電源電位ノードから前記共通電
位ノードへ流れる貫通電流の大きさを制御することによ
り、前記入力信号に応じた出力信号が出力されるまでの
信号伝搬遅延時間を制御することを特徴とするＣＭＯＳ
型可変遅延回路の遅延時間の制御方法。
【請求項４】半導体試験装置全体の動作を制御するシー
ケンス制御装置と、前記シーケンス制御装置からの制御信号に応じて、被試
験半導体素子にテスト信号を入力するタイミング及び前
記被試験半導体素子から出力された出力信号と前記出力
信号の期待値とを比較するタイミングを決定するタイミ
ング信号を、所定の基準クロック信号に基づき発生する
タイミング発生器と、前記シーケンス制御装置からの制御信号に応じて、前記
被試験半導体素子に入力する前記テスト信号のパターン
及び前記テスト信号に応じた前記出力信号の期待値を決
定するテストパターン信号を発生するテストパターン発
生器と、前記テストパターン信号により決定されたパターンの前
記テスト信号を形成し、前記タイミング信号に応じて前
記被試験半導体素子に入力する波形形成器と、前記テスト信号の入力に応じて前記被試験半導体素子か
ら出力された前記出力信号と、前記テストパターンによ
り決定された前記出力信号の期待値とを、前記タイミン
グ信号に応じて決定する比較判定器とから構成される半
導体試験装置において、前記タイミング発生器は、電源電位ノードと共通電位ノ
ードとの間に順に直列接続された第１のＰチャネル型Ｍ
ＯＳトランジスタ及び第１のＮチャネル型ＭＯＳトラン
ジスタからなるＣＭＯＳ型可変遅延回路であって、前記
第１のＰチャネル型ＭＯＳトランジスタ及び第１のＮチ
ャネル型ＭＯＳトランジスタのゲートに前記所定の基準
クロック信号が入力されるときに、前記電源電位ノード
から前記共通電位ノードへ流れる貫通電流の大きさを制
御する貫通電流制御手段を有するＣＭＯＳ型可変遅延回
路を備えたものであることを特徴とする半導体試験装
置。