JPH11146032A - データ通信装置 - Google Patents

Abstract

(57)【要約】 【課題】簡単な構成且つ比較的短時間に自動的に通信速
度が自動検出できるデータ通信装置を提供する。 【解決手段】μＣＰＵ回路部１１０に夫々割込み１６
０，１７０を発生するタイマ回路部１２０及びカウンタ
回路部１２１を設け、順次選択可能なタイマ値で受信又
は送信エレメント・タイミング１３０，１３２の立上が
り又は立下がりを検出して通信速度を自動的に検出又は
計測する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ通信装置、
特に公衆通信回線を介してコンピュータ等の装置からの
データを他の装置へ送信するデータ通信装置に関する。

【０００２】

【従来の技術】公衆通信回線と上位装置を接続する目的
で、物理層における電気的変換や通信プロトコル（手
順）の制御を行う為に通信制御装置（ＣＣＵ）の構成例
を図４を参照して説明する。このＣＣＵ４００は、網従
属同期方式による通信回線１４０と上位装置１５０間に
接続される。このＣＣＵ４００は、中央処理装置（以下
μＣＰＵ回路部という）１１０、ホストインタフェース
回路部１１３、ローカルメモリ回路部１１２、シリアル
／パラレル変換回路部１１１が内部バス１１５で相互接
続されて構成されている。

【０００３】シリアル／パラレル変換回路部１１１に
は、受信エレメント・タイミング（ＲＴ）１３０、受信
データ（ＲＤ）１３１、送信エレメント・タイミング
（ＳＴ２）１３２が通信回線１４０から入力され、送信
データ（ＳＤ）１３３及び制御線（ＲＳ）１３４が通信
回線１４０へ出力される。

【０００４】従来のＣＣＵ４００では、通信回路１４０
から送受信エレメント・タイミング１３０，１３２を得
た場合、シリアル／パラレル変換回路部１１１は、送受
信エレメント・タイミング１３０，１３２に同期して通
信データを送受信する。その為に、μＣＰＵ回路１１０
のプログラムは、自ら通信速度を検出する手段を持た
ず、上位装置１５０からのＳＧ（Simple Gateway）に
より知る以外に手段はなかった。

【０００５】また、特開昭５８−１８２９３６号公報
は、通信制御装置の通信速度自動検出方式を開示する。
この従来方式は、ＣＣＵにおいて、処理制御部が１バイ
トの送信データレジスタを用い、マーク状態を表すデー
タパターンをセットし、その送信データレジスタがデー
タセット可能（空）状態となるのを待つ。セット可能に
なると、この動作をＮ回繰り返す。Ｎ回終了後、タイマ
によりこの動作にかかった時間Ｔを求める。その後、リ
トライ回数Ｎとデータ送信時間Ｔの値を基に、通信速度
Ｖを次式より算出する。 Ｖ＝８・Ｎ／Ｔ （ｂｐｓ） これにより回線終端装置（ＤＣＥ）を変更した場合、装
置を変えることなくオンラインシステムが運用でき、シ
ステム変更が容易になる。

【０００６】

【発明が解決しようとする課題】しかし、従来の如く通
信速度をＳＧにより知る手段は、人手介入である為に人
為ミスによる誤りを生じる虞れがあり、設定誤りの検出
は困難であり、重要な通信障害の原因となるという問題
があった。

【０００７】また、上述した特開昭５８−１８２９３６
号公報に開示する如きＣＣＵの通信速度自動検出方式に
あっては、最大で１バイト転送時間より短い時間の誤差
が発生する。この誤差を小さくするには、リトライ回数
Ｎの数を大きくする必要があり、通信速度の検出に長い
時間を必要とするという問題があった。

【０００８】そこで、本発明の目的は、通信速度を上位
装置により人為的にＳＧ設定することなく、且つ長時間
を要することなく自動的に検出することが可能なデータ
通信装置を提供することにある。

【０００９】

【課題を解決するための手段】前述の課題を解決するた
めに、本発明による＃は、次のような特徴的な構成を備
えている。

【００１０】（１）通信回路と上位装置間に接続され、
μＣＰＵ回路部、シリアル／パラレル変換回路部、ロー
カルメモリ回路部及びホストインタフェース回路部、シ
ステムクロックを含むデータ通信装置において、前記μ
ＣＰＵ回路部に夫々割込みを入力するタイマ回路部及び
カウンタ回路部を設け、前記タイマ回路部が選定した単
位時間の満了前の前記通信回線の送受信エレメント・タ
イミングを前記カウンタ回路部でカウントして通信速度
を自動検出することを特徴とするデータ通信装置。

【００１１】（２）前記タイマ回路部は、サポート可能
な最低通信速度から最高速度まで複数の値が選択可能に
構成されている（１）のデータ通信装置。

【００１２】（３）前記カウンタ回路部は、カウント値
を“１"に選定し、オーバーフローすると前記タイマ回
路部のタイマ値を順次次のタイマ値に切替える（１）又
は（２）のデータ通信装置。

【００１３】（４）前記タイマ回路部は、前記μＣＰＵ
回路部のシステムクロックを使用する（１）乃至（３）
のいずれかのデータ通信装置。

【００１４】（５）前記カウンタ回路部は、前記通信回
線の受信エレメント・タイミングをカウントする（１）
乃至（４）のいずれかのデータ通信装置。

【００１５】（６）前記タイマ回路部及び前記カウンタ
回路部は、前記μＣＰＵ回路部、前記シリアル／パラレ
ル変換回路部、前記ローカルメモリ回路部及び前記ホス
トインタフェース回路部と共に内部バスにて相互接続さ
れている（１）のデータ通信装置。

【００１６】

【発明の実施の形態】以下に、本発明によるデータ通信
装置の好適実施形態を添付図、特に図１乃至図３を参照
して詳細に説明する。

【００１７】図１は、本発明によるデータ通信装置、特
にＣＣＵの好適実施形態の構成例を示すブロック図であ
る。図２は、図１のＣＣＵ１００の動作を説明するシー
ケンスチャートである。また図３は、図１のデータ通信
装置（ＣＣＵ）１００の動作説明図である。

【００１８】先ず、図１のブロック図を参照して説明す
る。本発明のデータ通信装置を構成するＣＣＵ１００
は、図４で説明したと同様に公衆通信回線１４０と上位
装置１５０との間に接続される。

【００１９】ＣＣＵ１００は、μＣＰＵ回線部１１０、
システムクロック１１４、ホストインタフェース回路部
１１３、ローカルメモリ回路部１１２、シリアル／パラ
レル変換回路部１１１が内部バス１１５で相互接続され
ている点で図４のＣＣＵ４００と同様である。しかし、
このＣＣＵ１００は、タイマ回路部１２０、カウンタ回
路部１２１及びゲート１２５を有する点で図４のＣＣＵ
４００と相違する。

【００２０】ホストインタフェース回路部１１３は、上
位装置１５０とＣＣＵ１００との接続を行う。上位装置
１５０から送られる送信データをローカルメモリ回路部
１１２に格納したり、ローカルメモリ回路部１１２に格
納されている受信データを上位装置１５０に転送する機
能をホストインタフェース回路部１１３が果たす。ロー
カルメモリ回路部１１２は、上述した送信データ及び受
信データのパラレルデータを格納したり、通信速度の検
出に必要なタイマ値（時間）が設定される。このタイマ
値の設定は、図２及び図３を参照して後述する。

【００２１】シリアル／パラレル変換回路部１１１は、
通信回線１４０からの送信データ（ＳＤ）１３３と送信
エレメント・タイミング（ＳＴ２）１３２、受信データ
（ＲＤ）１３１と受信エレメント・タイミング（ＲＴ）
１３０及び数本の制御線（ＲＳ等）１３４で構成される
通信回線１４０との接続を実現する。送信データ１３３
を送信する場合、内部バス１１５を経由して受信したパ
ラレルデータをシリアルデータに変換し、送信エレメン
ト・タイミング１３２に同期してシリアル送信データ１
３３として通信回線１４０に送信する。また、受信デー
タ１３１を受信する場合、受信エレメント・タイミング
１３０に同期して、シリアル受信データ１３１を受信す
る。この受信データ１３１は、パラレルデータに変換し
て内部バス１１５を経由してローカルメモリ回路部１１
２に格納される。

【００２２】タイマ回路部１２０は、μＣＰＵ回路部１
１０がタイマ値を設定し、タイマ値が満了すると、μＣ
ＰＵ回路部１１０に対して割込み１６０を発生する。こ
の割込み１６０は、ゲート１２５にも入力される。タイ
マ回路部１２０は、μＣＰＵ回路部１１０に供給するシ
ステムクロック１１４が発生したシステムクロック１７
０をベースクロックとして利用する。

【００２３】次に、カウンタ回路部１２１は、カウント
（計数）値がオーバーフロー（桁あふれ）すると、μＣ
ＰＵ１１０に対してキャリー（桁上げ）の割込み１７０
を発生する。カウンタ回路部１２１は、μＣＰＵ回路部
１１０によりカウント値を“０"にセットすることでイ
ニシャライズされる。このカウンタ回路部１２１は、送
信エレメント・タイミング（ＳＴ２）１３２、もしくは
受信エレメント・タイミング（ＲＴ）１３０の１ビット
周期の「立上がり」又は「立下がり」の回数をカウント
する。また、タイマ回路部１２０が動作中（タイマ値の
満了前）のみカウントできるように、タイマ回路部１２
０の割込み１６０により、これらエレメント・タイミン
グ１３０，１３２をマスクする機能を有する。このカウ
ント値は、μＣＰＵ回路部１１０によって読み込まれる
（リード）。

【００２４】次に、受信エレメント・タイミング（Ｒ
Ｔ）１３０で通信速度を自動検出する手順について説明
する。

【００２５】μＣＰＵ回路部１１０は、内部バス１１５
を介して、タイマ回路部１２０にタイマ値Ｔの設定と、
カウンタ回路部１２１に“０"をセットする。ここで設
定したタイマ値Ｔは、通信速度Ｖを計測する為の単位時
間である。この特定実施例では、この単位時間は、ＣＣ
Ｕ１００がサポートする一番遅い通信速度ＶLOWを基準
として、受信エレメント・タイミング（ＲＴ）１３０の
１ビット周期より長い時間とする。即ち、Ｔ≧１／ＶLO
W（秒）である。

【００２６】カウンタ回路部１２１は、受信エレメント
・タイミング１３０の１ビット周期の「立上がり」又は
「立下がり」の回数を計数（カウント）する。タイマ回
路部１２０は、タイマ値Ｔの満了により、μＣＰＵ回路
部１１０に対して割込み１６０を発生する。タイマ回路
部１２０は、受信エレメント・タイミング１３０をマス
クする。

【００２７】μＣＰＵ回路部１１０は、上述した割込み
１６０を受けると、カウンタ回路部１２１から、その時
点のカウント値Ｃを読み取る。そこで、μＣＰＵ回路部
１１０は、タイマ回路部１２０に設定したタイマ値Ｔ
と、カウンタ回路部１２１から読み取ったカウント値に
より、次式に基づき通信速度Ｖを算出する。 Ｖ＝Ｃ／Ｔ （ｂｐｓ）

【００２８】本発明は、上述した受信エレメント・タイ
ミング１３０の代わりに送信エレメント・タイミング１
３２で通信速度Ｖを自動検出することも同様に可能であ
ることが理解できよう。

【００２９】以上の説明では、μＣＰＵ回路部１１０
は、一番遅い通信速度ＶLOWを計測する為の単位時間を
タイマ値Ｔとしてタイマ回路部１２０に設定した。それ
より速い通信速度を計数する場合には、カウンタ回路部
１２１の桁数が大きくなるという場合が生じる。このカ
ウンタ回路部１２１の桁数を小さくする為の手法を以下
に説明する。

【００３０】本発明にあっては、このカウント値Ｃは任
意値にすることができるが、好適実施例にあってはカウ
ント値Ｃが“１"になるようにタイマ回路部１２０にタ
イマ値Ｔを選択して設定する。

【００３１】この選択シーケンスの具体例を図３に示
す。ここで設定するタイマ値Ｔ３００には、優先順位３
１０があり、ＣＣＵ１００がサポートする一番遅い通信
速度のタイマ値Ｔを１／５０の３２０から一番速い通信
速度の１／６４Ｋの３４０の順にタイマ回路部１２０に
設定する。

【００３２】これらタイマ値Ｔの３２０乃至３４０を用
いる動作シーケンスを図２を参照して以下に説明する。
動作シーケンスが開始（ＳＴＡＲＴ）すると、μＣＰＵ
回路部１１０は、内部バス１１５を介してタイマ回路部
１２０にタイマ値Ｔを１／５０の３２０に設定し、カウ
ンタ回路部１２１に“０"をセットする（Ｓ１）。

【００３３】次に、カウンタ回路部１２１は、受信エレ
メント・タイミング１３０の１ビット周期の「立上が
り」又は「立下がり」の回数をカウントする（Ｓ２）。
μＣＰＵ回路部１１０は、カウンタ回路部１２１からの
割込み１７０又はタイマ回路部１２０からの割込み１６
０を待つ（Ｓ３）。

【００３４】カウンタ回路部１２１が、カウント値Ｃの
オーバーフローにより、μＣＰＵ回路部１１０に対して
割込み１７０が発生した場合、μＣＰＵ回路部１１０
は、カウント値Ｃを測定不能と判断し、タイマ値Ｔを１
／７５である次の値３３０に変更してタイマ回路部１２
０に設定する。この動作は、μＣＰＵ回路部１１０がタ
イマ回路部１２０からの割込み１６０を受けるまで繰り
返される（Ｓ３，Ｓ４）。尚、タイマ値Ｔは、この特定
実施例にあっては１／５０，１／７５，１／１００，１
／２００，１／３００，・・・・１／１９．２Ｋ，１／４８
Ｋ及び１／６４Ｋと切替設定される。

【００３５】タイマ回路部１２０が、タイマ値Ｔ３２０
の満了により、μＣＰＵ回路部１１０に対して割込み１
６０を発生した場合、タイマ回路部１２０は、受信エレ
メント・タイミング１３０をマスキングする。即ち、後
続のパルスの入力を阻止する。μＣＰＵ回路部１１０
は、カウンタ回路部１２１から、その時点のカウント値
Ｃを読み取る（Ｓ３，Ｓ５）。

【００３６】μＣＰＵ回路部１１０は、タイマ回路部１
２０に設定したタイマ値Ｔと、カウンタ回路部１２１か
ら読み取ったカウント値Ｃにより、上述した算出式を用
いて通信速度Ｖを識別する（Ｓ６，Ｓ７）。

【００３７】上述の例にあっては、タイマ値Ｔを３２０
から３４０まで順次変更する場合の例である。特に、カ
ウンタ回路部１２１の桁数が“１"の場合を説明した。
このタイマ値Ｔの選定は、カウンタ回路部１２１のカウ
ント値Ｃの桁数に応じて順次自動的に所定タイマ値Ｔと
なるよう自動選定する。

【００３８】以上、本発明のデータ通信装置の好適実施
形態につき詳述した如く、本発明にあっては選択された
単位時間と、その間の送受信エレメント・タイミング１
３０，１３２をカウントすることにより、通信速度を自
動的に識別することを特徴とする。しかし、本発明は斯
る特定実施例のみに限定するべきでないこと勿論であ
り、特定用途に応じて適宜変形変更が可能である。

【００３９】

【発明の効果】以上説明したように、本発明のデータ通
信装置によると、タイマ回路部により選択されるタイマ
値Ｔで通信速度を検出することができる。この通信速度
の計測には、このタイマ値Ｔ又は単位時間のカウント値
を例えば最小値の“１"とすることにより、最小桁数で
あればよいので、カウンタ回路部の桁数を最小にするこ
とができ、回路構成が簡単であると共にカウント値が
“１"か否かの判断のみでよいので、検出が容易になる
という顕著な効果を有する。これは従来のデータ通信装
置では得られない本発明特有の特徴である。

【図面の簡単な説明】

【図１】本発明のデータ通信装置の好適実施例のブロッ
ク図である。

【図２】図１のデータ通信装置の動作説明用シーケンス
チャートである。

【図３】図１のデータ通信装置の動作を説明するタイマ
値の動作説明図である。

【図４】一般的な通信制御ユニット（ＣＣＵ）の構成を
示すブロック図である。

【符号の説明】

１００ データ通信装置（ＣＣＵ） １１０ μＣＰＵ回路部 １１１ シリアル／パラレル変換回路部 １１２ ローカルメモリ回路部 １１３ ホストインタフェース回路部 １１４ システムクロック １２０ タイマ回路部 １２１ カウンタ回路部 １３０ 受信エレメント・タイミング １３２ 送信エレメント・タイミング １４０ 通信回線 １５０ 上位装置

Claims (6)

【特許請求の範囲】
1. 【請求項１】通信回路と上位装置間に接続され、μＣＰ
   Ｕ回路部、シリアル／パラレル変換回路部、ローカルメ
   モリ回路部及びホストインタフェース回路部、システム
   クロックを含むデータ通信装置において、 前記μＣＰＵ回路部に夫々割込みを入力するタイマ回路
   部及びカウンタ回路部を設け、 前記タイマ回路部が選定した単位時間の満了前の前記通
   信回線の送受信エレメント・タイミングを前記カウンタ
   回路部でカウントして通信速度を自動検出することを特
   徴とするデータ通信装置。
2. 【請求項２】前記タイマ回路部は、サポート可能な最低
   通信速度から最高速度まで複数の値が選択可能に構成さ
   れている請求項１に記載のデータ通信装置。
3. 【請求項３】前記カウンタ回路部は、カウント値を
   “１"に選定し、オーバーフローすると前記タイマ回路
   部のタイマ値を順次次のタイマ値に切替える請求項１又
   は２に記載のデータ通信装置。
4. 【請求項４】前記タイマ回路部は、前記μＣＰＵ回路部
   のシステムクロックを使用する請求項１乃至３に記載の
   いずれかのデータ通信装置。
5. 【請求項５】前記カウンタ回路部は、前記通信回線の受
   信エレメント・タイミングをカウントする請求項１乃至
   ４に記載のいずれかのデータ通信装置。
6. 【請求項６】前記タイマ回路部及び前記カウンタ回路部
   は、前記μＣＰＵ回路部、前記シリアル／パラレル変換
   回路部、前記ローカルメモリ回路部及び前記ホストイン
   タフェース回路部と共に内部バスにて相互接続されてい
   る請求項１に記載のデータ通信装置。