JPH11150277A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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- JPH11150277A JPH11150277A JP10254994A JP25499498A JPH11150277A JP H11150277 A JPH11150277 A JP H11150277A JP 10254994 A JP10254994 A JP 10254994A JP 25499498 A JP25499498 A JP 25499498A JP H11150277 A JPH11150277 A JP H11150277A
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Landscapes
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- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 プラズマ水素化処理前後でシート抵抗のほと
んど変化しないソース領域、ドレイン領域を有する薄膜
トランジスタを提供する。 【解決手段】 逆スタガ型薄膜トランジスタにおいて、
能動領域５となるポリシリコン薄膜の膜厚を４０ｎｍ以
下とし、ソース領域６、ドレイン領域７となるポリシリ
コン薄膜の膜厚を４０ｎｍ以上とする。プラズマ水素化
処理前後でソース領域６、ドレイン領域７のシート抵抗
はほとんど変化せず、オーバーラップ領域１１，１２の
ゲート電圧印加による空乏化現象が抑制され、オン電流
の飽和、リーク電流の増加等の特性劣化が生じない。
んど変化しないソース領域、ドレイン領域を有する薄膜
トランジスタを提供する。 【解決手段】 逆スタガ型薄膜トランジスタにおいて、
能動領域５となるポリシリコン薄膜の膜厚を４０ｎｍ以
下とし、ソース領域６、ドレイン領域７となるポリシリ
コン薄膜の膜厚を４０ｎｍ以上とする。プラズマ水素化
処理前後でソース領域６、ドレイン領域７のシート抵抗
はほとんど変化せず、オーバーラップ領域１１，１２の
ゲート電圧印加による空乏化現象が抑制され、オン電流
の飽和、リーク電流の増加等の特性劣化が生じない。
Description
【０００１】
【発明の属する技術分野】本発明は、特に、ゲート電極
が能動領域の下部に位置する逆スタガ型の薄膜トランジ
スタおよびその製造方法に関する。
が能動領域の下部に位置する逆スタガ型の薄膜トランジ
スタおよびその製造方法に関する。
【０００２】
【従来の技術】絶縁基体の上に形成された薄膜トランジ
スタは、液晶画像表示装置のアクティブマトリクス素子
としての応用のみならず、ラッチアップフリーのＣＭＯ
Ｓ回路や高性能ＳＲＡＭメモリセルの負荷素子等への幅
広い応用が可能であり、非常に大きな関心が持たれてい
る。
スタは、液晶画像表示装置のアクティブマトリクス素子
としての応用のみならず、ラッチアップフリーのＣＭＯ
Ｓ回路や高性能ＳＲＡＭメモリセルの負荷素子等への幅
広い応用が可能であり、非常に大きな関心が持たれてい
る。
【０００３】薄膜トランジスタの能動領域は、一般にポ
リシリコンやアモルファスシリコン等の薄膜で形成され
る。ポリシリコン薄膜を用いた薄膜トランジスタの特性
向上のためには、能動領域を構成するポリシリコン薄膜
の結晶性の向上や薄膜性はもちろんのこと、能動領域と
なるポリシリコン薄膜とゲート絶縁膜との界面に発生す
る界面準位密度を低減する必要がある。この界面準位密
度の低減化には、プラズマ励起された活性な水素を用い
てポリシリコン薄膜のダングリングボンド（未結合手）
を終端するプラズマ水素化処理が必須である。
リシリコンやアモルファスシリコン等の薄膜で形成され
る。ポリシリコン薄膜を用いた薄膜トランジスタの特性
向上のためには、能動領域を構成するポリシリコン薄膜
の結晶性の向上や薄膜性はもちろんのこと、能動領域と
なるポリシリコン薄膜とゲート絶縁膜との界面に発生す
る界面準位密度を低減する必要がある。この界面準位密
度の低減化には、プラズマ励起された活性な水素を用い
てポリシリコン薄膜のダングリングボンド（未結合手）
を終端するプラズマ水素化処理が必須である。
【０００４】以下、図面を参照しながら従来の薄膜トラ
ンジスタについて説明する。図５は従来の薄膜トランジ
スタの断面図である。図５において、２１はシリコン基
板、２２は厚いシリコン酸化膜、２３はポリシリコン薄
膜からなるゲート電極、２４はゲート絶縁膜、２５は能
動領域、２６はソース領域、２７はドレイン領域、２８
は層間絶縁膜、２９はソース電極、３０はドレイン電極
である。なお能動領域２５、ソース領域２６およびドレ
イン領域２７はポリシリコン薄膜で形成されている。
ンジスタについて説明する。図５は従来の薄膜トランジ
スタの断面図である。図５において、２１はシリコン基
板、２２は厚いシリコン酸化膜、２３はポリシリコン薄
膜からなるゲート電極、２４はゲート絶縁膜、２５は能
動領域、２６はソース領域、２７はドレイン領域、２８
は層間絶縁膜、２９はソース電極、３０はドレイン電極
である。なお能動領域２５、ソース領域２６およびドレ
イン領域２７はポリシリコン薄膜で形成されている。
【０００５】次に従来の薄膜トランジスタの製造方法に
ついて説明する。図６は従来の薄膜トランジスタの製造
工程図である。まず図６（ａ）に示すように、シリコン
基板２１の上に厚いシリコン酸化膜２２を形成した後、
ポリシリコン薄膜３１を形成する。次に図６（ｂ）に示
すように、全面にりんをイオン注入して低抵抗のポリシ
リコン薄膜３２を得る。次に図６（ｃ）に示すように、
低抵抗のポリシリコン薄膜３２をパターン化してゲート
電極２３を形成した後、ゲート絶縁膜２４を形成する。
次に図６（ｄ）に示すように、ポリシリコン薄膜３３を
形成する。次に図６（ｅ）に示すように、能動領域２５
の上にイオン注入マスク３４を形成した後ボロンイオン
を注入し、ソース領域２６とドレイン領域２７を形成す
る。次に図６（ｆ）に示すように、イオン注入マスク３
４を除去した後、層間絶縁膜２８を形成し、ソース電極
２９とドレイン電極３０を形成し、プラズマ水素化処理
を行い薄膜トランジスタが形成される。リーク電流を低
減し、またゲート電圧によるチャネル領域の完全空乏化
によってオン電流を増加させるために能動領域となるポ
リシリコン薄膜３２の膜厚は４０ｎｍ以下としていた。
またこのとき、能動領域２５、ソース領域２６およびド
レイン領域２７のポリシリコン薄膜は同一膜厚となる。
ついて説明する。図６は従来の薄膜トランジスタの製造
工程図である。まず図６（ａ）に示すように、シリコン
基板２１の上に厚いシリコン酸化膜２２を形成した後、
ポリシリコン薄膜３１を形成する。次に図６（ｂ）に示
すように、全面にりんをイオン注入して低抵抗のポリシ
リコン薄膜３２を得る。次に図６（ｃ）に示すように、
低抵抗のポリシリコン薄膜３２をパターン化してゲート
電極２３を形成した後、ゲート絶縁膜２４を形成する。
次に図６（ｄ）に示すように、ポリシリコン薄膜３３を
形成する。次に図６（ｅ）に示すように、能動領域２５
の上にイオン注入マスク３４を形成した後ボロンイオン
を注入し、ソース領域２６とドレイン領域２７を形成す
る。次に図６（ｆ）に示すように、イオン注入マスク３
４を除去した後、層間絶縁膜２８を形成し、ソース電極
２９とドレイン電極３０を形成し、プラズマ水素化処理
を行い薄膜トランジスタが形成される。リーク電流を低
減し、またゲート電圧によるチャネル領域の完全空乏化
によってオン電流を増加させるために能動領域となるポ
リシリコン薄膜３２の膜厚は４０ｎｍ以下としていた。
またこのとき、能動領域２５、ソース領域２６およびド
レイン領域２７のポリシリコン薄膜は同一膜厚となる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
従来の構成ではプラズマ水素化処理を行うことにより、
ソース領域やドレイン領域に添加されたＰ型不純物、た
とえばイオン注入されたボロンが活性なプラズマ水素に
よって補償（中性化）され、またソース領域、ドレイン
領域となるポリシリコン薄膜の膜厚が減少するに従い、
シート抵抗が急激に増大するなどの課題を有していた。
従来の構成ではプラズマ水素化処理を行うことにより、
ソース領域やドレイン領域に添加されたＰ型不純物、た
とえばイオン注入されたボロンが活性なプラズマ水素に
よって補償（中性化）され、またソース領域、ドレイン
領域となるポリシリコン薄膜の膜厚が減少するに従い、
シート抵抗が急激に増大するなどの課題を有していた。
【０００７】すなわち、ソース領域、ドレイン領域とな
るポリシリコン薄膜への不純物添加は、膜厚が４０ｎｍ
以下程度と薄いため、イオンの加速エネルギーを装置の
実用範囲内での低加速限界である３０ｋｅＶ程度で行わ
れる。したがって、ソース領域、ドレイン領域のポリシ
リコン薄膜の不純物濃度は、ポリシリコン薄膜の膜厚の
減少とともに低下する。そのため、水素化処理によるＰ
型不純物の中性化は、ソース領域、ドレイン領域のポリ
シリコン薄膜の膜厚が減少するに従って顕著になる。一
方、これらの課題を解決するためにソース領域、ドレイ
ン領域への不純物のイオン注入量を増加させると、実効
ゲート長が減少するために、短チャネル素子へ応用する
ことができない。また、ソース領域、ドレイン領域の有
効不純物密度が低下すると、ゲート電圧を印加したとき
に、ソース領域およびドレイン領域とゲート電極とのオ
ーバーラップ部が空乏化し、オフセットが形成される。
るポリシリコン薄膜への不純物添加は、膜厚が４０ｎｍ
以下程度と薄いため、イオンの加速エネルギーを装置の
実用範囲内での低加速限界である３０ｋｅＶ程度で行わ
れる。したがって、ソース領域、ドレイン領域のポリシ
リコン薄膜の不純物濃度は、ポリシリコン薄膜の膜厚の
減少とともに低下する。そのため、水素化処理によるＰ
型不純物の中性化は、ソース領域、ドレイン領域のポリ
シリコン薄膜の膜厚が減少するに従って顕著になる。一
方、これらの課題を解決するためにソース領域、ドレイ
ン領域への不純物のイオン注入量を増加させると、実効
ゲート長が減少するために、短チャネル素子へ応用する
ことができない。また、ソース領域、ドレイン領域の有
効不純物密度が低下すると、ゲート電圧を印加したとき
に、ソース領域およびドレイン領域とゲート電極とのオ
ーバーラップ部が空乏化し、オフセットが形成される。
【０００８】図７に従来の薄膜トランジスタの電気的特
性を示したが、能動領域となるポリシリコン薄膜の膜厚
を４０ｎｍ以下にすると、プラズマ水素化処理の影響が
顕著になり、プラズマ水素化処理後（点線で示す）はゲ
ート電圧とともにオン電流が飽和し、リーク電流が増加
して、逆に特性が劣化する。
性を示したが、能動領域となるポリシリコン薄膜の膜厚
を４０ｎｍ以下にすると、プラズマ水素化処理の影響が
顕著になり、プラズマ水素化処理後（点線で示す）はゲ
ート電圧とともにオン電流が飽和し、リーク電流が増加
して、逆に特性が劣化する。
【０００９】
【課題を解決するための手段】本発明は、上記従来の課
題を解決するもので、プラズマ水素化処理前後でソース
領域、ドレイン領域のシート抵抗がほとんど変化しない
薄膜トランジスタの製造方法を提供することを目的とす
る。
題を解決するもので、プラズマ水素化処理前後でソース
領域、ドレイン領域のシート抵抗がほとんど変化しない
薄膜トランジスタの製造方法を提供することを目的とす
る。
【００１０】
【発明の実施の形態】本発明の請求項１に記載の薄膜ト
ランジスタは、絶縁基体の一主面に配置されたゲート電
極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲー
ト絶縁膜を介して前記ゲート電極と対向配置されたプラ
ズマ水素化処理を施された能動領域と、前記能動領域の
両側に配置され前記能動領域の膜厚より厚い膜厚を有す
るドレイン領域およびソース領域と、前記ドレイン領
域、ソース領域および前記能動領域を含む絶縁基体上に
形成された層間絶縁膜と、前記層間絶縁膜に形成された
コンタクトホールにドレイン電極およびソース電極とを
有するものである。
ランジスタは、絶縁基体の一主面に配置されたゲート電
極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲー
ト絶縁膜を介して前記ゲート電極と対向配置されたプラ
ズマ水素化処理を施された能動領域と、前記能動領域の
両側に配置され前記能動領域の膜厚より厚い膜厚を有す
るドレイン領域およびソース領域と、前記ドレイン領
域、ソース領域および前記能動領域を含む絶縁基体上に
形成された層間絶縁膜と、前記層間絶縁膜に形成された
コンタクトホールにドレイン電極およびソース電極とを
有するものである。
【００１１】また、本発明の請求項２に記載の薄膜トラ
ンジスタの製造方法は、絶縁基体の一主面にゲート電極
を配置する工程と、前記ゲート電極を覆うゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜を介して前記ゲー
ト電極と対向配置された能動領域および能動領域の両側
に前記能動領域より膜厚が厚いドレイン領域およびソー
ス領域を形成する工程と、前記ドレイン領域、ソース領
域および能動領域を含む絶縁基体上に層間絶縁膜を形成
する工程と、前記層間絶縁膜に形成されたコンタクトホ
ールにドレイン電極およびソース電極を形成する工程
と、プラズマ水素化処理を施す工程とを有するものであ
る。
ンジスタの製造方法は、絶縁基体の一主面にゲート電極
を配置する工程と、前記ゲート電極を覆うゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜を介して前記ゲー
ト電極と対向配置された能動領域および能動領域の両側
に前記能動領域より膜厚が厚いドレイン領域およびソー
ス領域を形成する工程と、前記ドレイン領域、ソース領
域および能動領域を含む絶縁基体上に層間絶縁膜を形成
する工程と、前記層間絶縁膜に形成されたコンタクトホ
ールにドレイン電極およびソース電極を形成する工程
と、プラズマ水素化処理を施す工程とを有するものであ
る。
【００１２】この構成によって、能動領域の膜厚が薄い
ことによりトランジスタ特性が向上し、さらに、ソース
領域、ドレイン領域の膜厚が厚いことから、プラズマ水
素化処理後のソース領域、ドレイン領域の有効不純物濃
度を高く維持し、ソース領域とドレイン領域のゲート電
極とのオーバーラップ領域がゲート電圧の印加により空
乏化することがなくなり、オン電流の飽和やリーク電流
の増加といった特性劣化が防止される。
ことによりトランジスタ特性が向上し、さらに、ソース
領域、ドレイン領域の膜厚が厚いことから、プラズマ水
素化処理後のソース領域、ドレイン領域の有効不純物濃
度を高く維持し、ソース領域とドレイン領域のゲート電
極とのオーバーラップ領域がゲート電圧の印加により空
乏化することがなくなり、オン電流の飽和やリーク電流
の増加といった特性劣化が防止される。
【００１３】
【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。
ながら説明する。
【００１４】図１は本発明の薄膜トランジスタにおける
一実施例の断面図である。図において、１はシリコン基
板、２は厚いシリコン酸化膜、２ａは絶縁基体、３はゲ
ート電極、４はゲート絶縁膜、５は能動領域、６はソー
ス領域、７はドレイン領域、８は層間絶縁膜、９はソー
ス電極、１０はドレイン電極、１１はソース領域６とゲ
ート電極３とのオーバーラップ領域、１２はドレイン領
域７とゲート電極３とのオーバーラップ領域である。
一実施例の断面図である。図において、１はシリコン基
板、２は厚いシリコン酸化膜、２ａは絶縁基体、３はゲ
ート電極、４はゲート絶縁膜、５は能動領域、６はソー
ス領域、７はドレイン領域、８は層間絶縁膜、９はソー
ス電極、１０はドレイン電極、１１はソース領域６とゲ
ート電極３とのオーバーラップ領域、１２はドレイン領
域７とゲート電極３とのオーバーラップ領域である。
【００１５】本実施例の薄膜トランジスタは、表面に厚
いシリコン酸化膜２が形成されたシリコン基板１を絶縁
基体２ａとして使用し、ゲート電極３が能動領域５の下
部に位置する逆スタガ型薄膜トランジスタである。ソー
ス領域６、ドレイン領域７はそれぞれゲート電極３との
オーバーラップ領域１１，１２を有している。ここで、
能動領域５は膜厚４０ｎｍ以下、そしてソース領域６、
ドレイン領域７は膜厚４０ｎｍ以上に選定されている。
いシリコン酸化膜２が形成されたシリコン基板１を絶縁
基体２ａとして使用し、ゲート電極３が能動領域５の下
部に位置する逆スタガ型薄膜トランジスタである。ソー
ス領域６、ドレイン領域７はそれぞれゲート電極３との
オーバーラップ領域１１，１２を有している。ここで、
能動領域５は膜厚４０ｎｍ以下、そしてソース領域６、
ドレイン領域７は膜厚４０ｎｍ以上に選定されている。
【００１６】次に、図２を参照して、本発明の薄膜トラ
ンジスタの製造方法における一実施例について説明す
る。
ンジスタの製造方法における一実施例について説明す
る。
【００１７】まず図２（ａ）に示すように、シリコン基
板１を熱酸化して膜厚１μｍ程度の厚いシリコン酸化膜
２を形成した後、たとえばＬＰＣＶＤ法により膜厚１５
０〜３００ｎｍのポリシリコン薄膜１３を堆積する。こ
のポリシリコン薄膜１３にたとえばりんをイオン注入し
て導電性を持たせる。次に図２（ｂ）に示すように、ポ
リシリコン薄膜１３をパターニングしてゲート電極３を
形成する。その後、ゲート絶縁膜４として膜厚２０〜１
００ｎｍのシリコン酸化膜を形成する。続いて、ソース
ガスとして例えばシラン（ＳｉＨ4）を用いたＬＰＣＶ
Ｄ法により膜厚２００〜４００ｎｍ程度の第１の半導体
薄膜であるポリシリコン薄膜１４を堆積する。その後、
ポリシリコン薄膜１４のソース領域、ドレイン領域を除
いてイオン注入用のレジストマスク１５を形成し、領域
１６，１７にＰ型となる不純物、たとえばボロンをイオ
ン注入する。次に図２（ｃ）に示すように、レジストマ
スク１５を除去した後、窒素雰囲気において、９００℃
程度の高温でアニールしてイオン注入した不純物を活性
化する。その後、ドライエッチングによりソース領域
６、ドレイン領域７を形成する。活性化されたボロン等
の不純物を含むポリシリコン薄膜のエッチングレート
は、その不純物濃度増加とともに低下する。
板１を熱酸化して膜厚１μｍ程度の厚いシリコン酸化膜
２を形成した後、たとえばＬＰＣＶＤ法により膜厚１５
０〜３００ｎｍのポリシリコン薄膜１３を堆積する。こ
のポリシリコン薄膜１３にたとえばりんをイオン注入し
て導電性を持たせる。次に図２（ｂ）に示すように、ポ
リシリコン薄膜１３をパターニングしてゲート電極３を
形成する。その後、ゲート絶縁膜４として膜厚２０〜１
００ｎｍのシリコン酸化膜を形成する。続いて、ソース
ガスとして例えばシラン（ＳｉＨ4）を用いたＬＰＣＶ
Ｄ法により膜厚２００〜４００ｎｍ程度の第１の半導体
薄膜であるポリシリコン薄膜１４を堆積する。その後、
ポリシリコン薄膜１４のソース領域、ドレイン領域を除
いてイオン注入用のレジストマスク１５を形成し、領域
１６，１７にＰ型となる不純物、たとえばボロンをイオ
ン注入する。次に図２（ｃ）に示すように、レジストマ
スク１５を除去した後、窒素雰囲気において、９００℃
程度の高温でアニールしてイオン注入した不純物を活性
化する。その後、ドライエッチングによりソース領域
６、ドレイン領域７を形成する。活性化されたボロン等
の不純物を含むポリシリコン薄膜のエッチングレート
は、その不純物濃度増加とともに低下する。
【００１８】本実施例では、ソース領域６、ドレイン領
域７となるポリシリコン薄膜１４の領域１６，１７の不
純物濃度を、不純物を添加した領域１６，１７のエッチ
ングレートが不純物を含まないポリシリコン薄膜１４の
エッチングレートに比べて約１／２程度以下となるよう
に選定する。不純物を含まないポリシリコン薄膜１４が
完全にエッチングされたときをもってエッチングの終了
とすることにより、マスクを使用することなく、ソース
領域６、ドレイン領域７を形成することができる。次に
図２（ｄ）に示すように、ジシラン（Ｓｉ2Ｈ6）を用い
た４８０℃程度の低温ＬＰＣＶＤ法により膜厚１０〜４
０ｎｍ程度のアモルファスシリコン薄膜１８を堆積した
後、能動領域５のパターニングを行う。続いて、窒素雰
囲気中において約６００℃の低い温度で２０〜３０時間
程度アニールを行なって、固相成長により能動領域５の
アモルファスシリコン薄膜を第２の半導体薄膜である大
粒径ポリシリコン薄膜に変換する。次に図２（ｅ）に示
すように、層間絶縁膜８としてたとえば常圧ＣＶＤ法に
より膜厚３００〜７００ｎｍ程度のシリコン酸化膜を形
成した後、コンタクトホールを形成し、たとえばアルミ
ニウムのスパッタ蒸着およびパターニングによりソース
電極９、ドレイン電極１０を形成する。最後に、基板温
度２５０〜３５０℃、反応圧力１Ｔｏｒｒ程度、放電電
力５〜１００Ｗの条件のもとで発生させた水素プラズマ
中で３０〜６０分間のプラズマ水素化処理を行ない、薄
膜トランジスタが完成する。
域７となるポリシリコン薄膜１４の領域１６，１７の不
純物濃度を、不純物を添加した領域１６，１７のエッチ
ングレートが不純物を含まないポリシリコン薄膜１４の
エッチングレートに比べて約１／２程度以下となるよう
に選定する。不純物を含まないポリシリコン薄膜１４が
完全にエッチングされたときをもってエッチングの終了
とすることにより、マスクを使用することなく、ソース
領域６、ドレイン領域７を形成することができる。次に
図２（ｄ）に示すように、ジシラン（Ｓｉ2Ｈ6）を用い
た４８０℃程度の低温ＬＰＣＶＤ法により膜厚１０〜４
０ｎｍ程度のアモルファスシリコン薄膜１８を堆積した
後、能動領域５のパターニングを行う。続いて、窒素雰
囲気中において約６００℃の低い温度で２０〜３０時間
程度アニールを行なって、固相成長により能動領域５の
アモルファスシリコン薄膜を第２の半導体薄膜である大
粒径ポリシリコン薄膜に変換する。次に図２（ｅ）に示
すように、層間絶縁膜８としてたとえば常圧ＣＶＤ法に
より膜厚３００〜７００ｎｍ程度のシリコン酸化膜を形
成した後、コンタクトホールを形成し、たとえばアルミ
ニウムのスパッタ蒸着およびパターニングによりソース
電極９、ドレイン電極１０を形成する。最後に、基板温
度２５０〜３５０℃、反応圧力１Ｔｏｒｒ程度、放電電
力５〜１００Ｗの条件のもとで発生させた水素プラズマ
中で３０〜６０分間のプラズマ水素化処理を行ない、薄
膜トランジスタが完成する。
【００１９】以上のようにして製造された薄膜トランジ
スタにおけるソース領域、ドレイン領域を構成するポリ
シリコン薄膜のシート抵抗の膜厚依存性を図３に示す。
スタにおけるソース領域、ドレイン領域を構成するポリ
シリコン薄膜のシート抵抗の膜厚依存性を図３に示す。
【００２０】このように、本実施例ではソース領域６、
ドレイン領域７のポリシリコン薄膜の膜厚が４０ｎｍ以
上と厚いため、プラズマ水素化処理後でもソース領域
６、ドレイン領域７のシート抵抗は十分に低く（すなわ
ち有効不純物濃度は十分に高い）、ソース領域６、ドレ
イン領域７とゲート電極３とのオーバーラップ領域１
１，１２がゲート電圧の印加により空乏化することがな
いためオフセットが形成されず、オン電流の飽和、リー
ク電流の増加といった特性劣化を生じない。このため、
本実施例による薄膜トランジスタのドレイン電流のゲー
ト電圧依存性は、図７に示す従来の薄膜トランジスタに
見られたような、オン電流の飽和、リーク電流の増加現
象がなく、図４に示すようにプラズマ水素化処理（波線
で示す）により大きなオン電流の増加、リーク電流の減
少効果が得られ、特性が大きく向上する。
ドレイン領域７のポリシリコン薄膜の膜厚が４０ｎｍ以
上と厚いため、プラズマ水素化処理後でもソース領域
６、ドレイン領域７のシート抵抗は十分に低く（すなわ
ち有効不純物濃度は十分に高い）、ソース領域６、ドレ
イン領域７とゲート電極３とのオーバーラップ領域１
１，１２がゲート電圧の印加により空乏化することがな
いためオフセットが形成されず、オン電流の飽和、リー
ク電流の増加といった特性劣化を生じない。このため、
本実施例による薄膜トランジスタのドレイン電流のゲー
ト電圧依存性は、図７に示す従来の薄膜トランジスタに
見られたような、オン電流の飽和、リーク電流の増加現
象がなく、図４に示すようにプラズマ水素化処理（波線
で示す）により大きなオン電流の増加、リーク電流の減
少効果が得られ、特性が大きく向上する。
【００２１】なお、本実施例ではゲート絶縁膜４として
シリコン酸化膜を用いたがシリコン窒化膜でも、シリコ
ン窒化膜の表面を酸化した膜（ＯＮ膜）でもシリコン窒
化膜をシリコン酸化膜で挟んだ膜（ＯＮＯ膜）でもよい
ことは言うまでもない。また、本実施例では薄膜トラン
ジスタの能動領域としてジシランの低温ＬＰＣＶＤによ
るアモルファスシリコン膜を固相成長した大粒径ポリシ
リコン薄膜を用いたが、シランの低温ＬＰＣＶＤによる
アモルファスシリコン膜でも、シランの高温ＬＰＣＶＤ
によるポリシリコン薄膜にシリコンイオンを１００〜１
３０ｋｅＶ程度の高エネルギーで注入してアモルファス
化したアモルファスシリコン膜を用いても同様の効果が
得られる。もちろん、薄膜トランジスタの能動領域とし
ては、大粒径ポリシリコン薄膜でなくとも、粒径５０〜
１００ｎｍ程度の小粒径ポリシリコン薄膜を用いても同
様の効果が得られることは言うまでもない。
シリコン酸化膜を用いたがシリコン窒化膜でも、シリコ
ン窒化膜の表面を酸化した膜（ＯＮ膜）でもシリコン窒
化膜をシリコン酸化膜で挟んだ膜（ＯＮＯ膜）でもよい
ことは言うまでもない。また、本実施例では薄膜トラン
ジスタの能動領域としてジシランの低温ＬＰＣＶＤによ
るアモルファスシリコン膜を固相成長した大粒径ポリシ
リコン薄膜を用いたが、シランの低温ＬＰＣＶＤによる
アモルファスシリコン膜でも、シランの高温ＬＰＣＶＤ
によるポリシリコン薄膜にシリコンイオンを１００〜１
３０ｋｅＶ程度の高エネルギーで注入してアモルファス
化したアモルファスシリコン膜を用いても同様の効果が
得られる。もちろん、薄膜トランジスタの能動領域とし
ては、大粒径ポリシリコン薄膜でなくとも、粒径５０〜
１００ｎｍ程度の小粒径ポリシリコン薄膜を用いても同
様の効果が得られることは言うまでもない。
【００２２】
【発明の効果】以上のように本発明の薄膜トランジスタ
は、絶縁基体の一主面に配置されたゲート電極と、前記
ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を
介して前記ゲート電極と対向配置されたプラズマ水素化
処理を施された能動領域と、前記能動領域の両側に配置
され前記能動領域の膜厚より厚い膜厚を有するドレイン
領域およびソース領域と、前記ドレイン領域、ソース領
域および前記能動領域を含む絶縁基体上に形成された層
間絶縁膜と、前記層間絶縁膜に形成されたコンタクトホ
ールにドレイン電極およびソース電極とを有するもので
あるので、プラズマ水素化処理前後でソース領域、ドレ
イン領域のシート抵抗をほとんど変化させず、ソース領
域、ドレイン領域とゲート電極とのオーバーラップ領域
がゲート電圧の印加により空乏化することがないため、
オン電流の増加、リーク電流の増加といった特性劣化が
生じず、プラズマ水素化処理により大きなオン電流の増
加、リーク電流の減少効果が得られるなど優れた特性を
有する薄膜トランジスタおよびその製造方法を実現でき
るものである。
は、絶縁基体の一主面に配置されたゲート電極と、前記
ゲート電極を覆うゲート絶縁膜と、前記ゲート絶縁膜を
介して前記ゲート電極と対向配置されたプラズマ水素化
処理を施された能動領域と、前記能動領域の両側に配置
され前記能動領域の膜厚より厚い膜厚を有するドレイン
領域およびソース領域と、前記ドレイン領域、ソース領
域および前記能動領域を含む絶縁基体上に形成された層
間絶縁膜と、前記層間絶縁膜に形成されたコンタクトホ
ールにドレイン電極およびソース電極とを有するもので
あるので、プラズマ水素化処理前後でソース領域、ドレ
イン領域のシート抵抗をほとんど変化させず、ソース領
域、ドレイン領域とゲート電極とのオーバーラップ領域
がゲート電圧の印加により空乏化することがないため、
オン電流の増加、リーク電流の増加といった特性劣化が
生じず、プラズマ水素化処理により大きなオン電流の増
加、リーク電流の減少効果が得られるなど優れた特性を
有する薄膜トランジスタおよびその製造方法を実現でき
るものである。
【図１】本発明の薄膜トランジスタにおける一実施例の
断面図
断面図
【図２】本発明の薄膜トランジスタの製造方法における
一実施例の工程図
一実施例の工程図
【図３】本発明の一実施例の薄膜トランジスタにおける
ソース領域およびドレイン領域を構成するポリシリコン
薄膜のシート抵抗の膜厚依存性を示す図
ソース領域およびドレイン領域を構成するポリシリコン
薄膜のシート抵抗の膜厚依存性を示す図
【図４】本発明の一実施例の薄膜トランジスタにおける
ドレイン電流のゲート電圧依存性を示す図
ドレイン電流のゲート電圧依存性を示す図
【図５】薄膜トランジスタの従来例の断面図
【図６】薄膜トランジスタの製造方法の従来例の工程図
【図７】従来の薄膜トランジスタのドレイン電流のゲー
ト電圧依存性を示す図
ト電圧依存性を示す図
２ａ 絶縁基体 ３ ゲート電極 ４ ゲート絶縁膜 ５ 能動領域 ６ ソース領域 ７ ドレイン領域
Claims (2)
- 【請求項１】 絶縁基体の一主面に配置されたゲート電
極と、前記ゲート電極を覆うゲート絶縁膜と、前記ゲー
ト絶縁膜を介して前記ゲート電極と対向配置されたプラ
ズマ水素化処理を施された能動領域と、前記能動領域の
両側に配置され前記能動領域の膜厚より厚い膜厚を有す
るドレイン領域およびソース領域と、前記ドレイン領
域、ソース領域および前記能動領域を含む絶縁基体上に
形成された層間絶縁膜と、前記層間絶縁膜に形成された
コンタクトホールにドレイン電極およびソース電極とを
有する薄膜トランジスタ。 - 【請求項２】 絶縁基体の一主面にゲート電極を配置す
る工程と、前記ゲート電極を覆うゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜を介して前記ゲート電極と
対向配置された能動領域および能動領域の両側に前記能
動領域より膜厚が厚いドレイン領域およびソース領域を
形成する工程と、前記ドレイン領域、ソース領域および
能動領域を含む絶縁基体上に層間絶縁膜を形成する工程
と、前記層間絶縁膜に形成されたコンタクトホールにド
レイン電極およびソース電極を形成する工程と、プラズ
マ水素化処理を施す工程とを有する薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10254994A JPH11150277A (ja) | 1991-02-25 | 1998-09-09 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004091A JP2874062B2 (ja) | 1991-02-25 | 1991-02-25 | 薄膜トランジスタの製造方法 |
| JP10254994A JPH11150277A (ja) | 1991-02-25 | 1998-09-09 | 薄膜トランジスタおよびその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004091A Division JP2874062B2 (ja) | 1991-02-25 | 1991-02-25 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150277A true JPH11150277A (ja) | 1999-06-02 |
Family
ID=12292713
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004091A Expired - Fee Related JP2874062B2 (ja) | 1991-02-25 | 1991-02-25 | 薄膜トランジスタの製造方法 |
| JP10254994A Pending JPH11150277A (ja) | 1991-02-25 | 1998-09-09 | 薄膜トランジスタおよびその製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004091A Expired - Fee Related JP2874062B2 (ja) | 1991-02-25 | 1991-02-25 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JP2874062B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101261609B1 (ko) | 2006-07-06 | 2013-05-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 표시판 및 그 제조 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010267814A (ja) * | 2009-05-14 | 2010-11-25 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP7009933B2 (ja) * | 2017-11-03 | 2022-01-26 | 株式会社デンソー | 半導体装置 |
-
1991
- 1991-02-25 JP JP3004091A patent/JP2874062B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-09 JP JP10254994A patent/JPH11150277A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101261609B1 (ko) | 2006-07-06 | 2013-05-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 표시판 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2874062B2 (ja) | 1999-03-24 |
| JPH04268734A (ja) | 1992-09-24 |
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