JPH11154865A - Ａ／ｄ変換回路用分割エンコーダ・データ線 - Google Patents

Abstract

(57)【要約】 【課題】Ａ／Ｄ変換器の符号化回路において、エンコー
ダデータ線を分割することによって生じる、速度劣化部
分の発生を押さえつつ符号変換部の速度改善を行い、不
要な電力を消費せずに、設計自由度の高い高速符号化回
路の提供。 【解決手段】符号化前のサーモメトリックコードの一部
を分割エンコーダ・データ線の選択符号として用いて構
成することで、簡素化された分割制御回路を構成し、高
速かつ低消費電力のエンコード手段を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号をデ
ジタル信号に変換するＡ／Ｄ変換回路に関し、特に符号
化回路に関する。

【０００２】

【従来の技術】この種の従来技術として、例えば特開平
９−８６６２号公報には、符号化回路のビット線を複数
に分割することにより、ビット線に接続されるトランジ
スタ数が削減され、プリチャージ、エンコード時間の短
い符号化回路として、図８に示すように、Ａ／Ｄ変換器
におけるビット線分割バッファを伴った符号変換回路が
提案されている。

【０００３】この従来の符号変換回路の構成および動作
は以下の通りである。

【０００４】図８を参照すると、符号選択信号１１８に
より制御されるビット線放電用選択トランジスタスイッ
チ１１７を有し、各ビット線１１９〜１２１それぞれに
複数個の選択トランジスタ１１７が接続されている。

【０００５】ビット線１１９〜１２１には、おのおの制
御信号１１４によって制御されるビット線プリチャージ
トランジスタ１１５および選択トランジスタ１１７と組
み合わせて用いることで、該ビット線を放電するエンコ
ードトランジスタ１１６が接続されており、これらの選
択トランジスタ１１７、ビット線１１９〜１２１、プリ
チャージトランジスタ１１５およびエンコードトランジ
スタ１１６によって、第１、第２の符号化ブロック１３
３、１３４が形成されている。

【０００６】また、論理積回路１３８で構成されたビッ
ト線分割バッファ１３７の第１の入力端子群へは、第１
の符号化ブロック１３３から出力された符号化信号１３
５が接続され、同様にビット線分割バッファ１３７の第
２の入力端子群へは第２の符号化ブロック１３４の出力
である符号化信号１３６が接続されている。

【０００７】このように、従来の符号化回路は、ビット
線を複数の符号化ブロックに分割することでビット線負
荷を軽減し、次段でこれら分割された論理を１つのビッ
ト線分割バッファにて合成する構成となっている。

【０００８】次に、従来の符号化回路の動作を説明す
る。

【０００９】まず、制御信号１１４がＬレベルになるこ
とで、各符号化ブロック１３３、１３４内部のおのおの
のプリチャージトランジスタ１１５がオンし、エンコー
ドトランジスタ１１６がオフする。

【００１０】次に、全ての符号化ブロック内部の全ビッ
ト線１１９〜１２１がプリチャージトランジスタ１１５
によってプリチャージされる。

【００１１】また、制御信号１１４がＬレベル期間中
に、符号選択信号１１８に変換すべき正しいデータが伝
達され、これを受けておのおのの選択トランジスタ１１
７がオンまたはオフすべきかが決定されている。

【００１２】その後、各符号化ブロック内の全てのビッ
ト線が充分に充電され、且つ、所望の２進コードへと変
換すべく、おのおのの選択トランジスタ１１７の状態が
全て決定された後に、制御信号１１４がＨレベルとな
り、選択トランジスタ１１７により選択されたビット線
が、該選択トランジスタ１１７およびエンコードトラン
ジスタ１１６によって、Ｌレベルへと変化する。

【００１３】このようにして各符号化ブロック毎に符号
化後の符号化信号１３５（および１３６）が出力され
る。

【００１４】そして最後に、これら符号化信号１３５、
１３６がビット線分割バッファ１３７に入力されて、正
しい２進コード出力１２２へと合成される。

【００１５】

【発明が解決しようとする課題】しかしながら、上記し
た従来のビット線分割符号化回路は、下記記載の問題点
を有している。

【００１６】第１の問題点は、変換されるデータの並び
によっては、不要なビット線へのプリチャージが発生
し、無駄な電力が消費される、ということである。

【００１７】第２の問題点は、分割したデータを合成し
直さなければならないため、論理合成部分で新たな遅延
時間が発生する、ということである。

【００１８】第３の問題点は、動作状態はプリチャージ
期間とアクティブ（ディスチャージ）期間の２ステップ
が必要であり、今以上に高速変換させたい場合には、ア
クティブ期間としてデータが確定している時間が極端に
短くなってしまったり、またはＡ／Ｄ変換回路全体での
変換速度が符号化回路で決まってしまう、という問題が
生じる、ということである。

【００１９】第４の問題点として、アクティブ期間中に
はビット線がフローティングになる場合もあるので、低
速変換のみでよい分野への応用が難しくなり、回路設計
に対する自由度が低下する、ということである。

【００２０】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、Ａ／Ｄ変換器の符
号化回路において、分割することによって生じる、新た
な速度劣化部分の発生を抑えつつ速度改善を行い、ま
た、不要な電力を消費せずに、設計自由度の高い高速符
号化回路を提供することにある。

【００２１】

【課題を解決するための手段】前記目的を達成するた
め、本発明の符号化回路は、アナログ信号をデジタル信
号に変換する符号化回路であって、アナログ信号を一
旦、サーモメトリックコードに変換する、ことを特徴と
する。

【００２２】本発明においては、エンコードされたデジ
タル信号線を複数の領域に分割し、その負荷を低減する
構成とする。

【００２３】また本発明においては、前記分割された複
数のデジタル信号線をエンコーダに入力される以前の段
階で、予め選択されるべきデジタル信号線を出力信号線
として出力するように切替え制御する手段を備えたこと
を特徴とする。本発明においては、前記選択されるべき
デジタル信号線を出力信号線として出力するように切替
え制御する手段が、コンパレータ回路出力信号を用い
て、前記分割された複数のデジタル信号線をエンコーダ
に入力される以前の段階で、デジタル信号線を出力信号
線として出力するように切り替え制御する。

【００２４】さらに、本発明においては、選択されなか
ったデジタル信号線群をフローティング状態にならない
ように保持する保護回路を備える。

【００２５】［発明の概要］本発明において、Ａ／Ｄ変
換回路用分割エンコーダ・データ線は、符号化前のサー
モメトリックコードの一部を分割エンコーダ・データ線
の選択信号として用いて構成する。

【００２６】より詳細には、抵抗ラダー回路、コンパレ
ータ回路、エンコーダ回路、分割されたエンコーダ・デ
ータ線およびエンコーダ用データ線の選択スイッチと場
合によってはレベル変換回路により構成することで、高
速かつ低消費電力のエンコード手段を有する。

【００２７】［作用］本発明によれば、エンコード・デ
ータ線の分割後の論理合成が不用となるため、高速動作
および電力削減が実現できる。

【００２８】また、エンコーダ用の素子は通常、排他的
な動作をするため、予め前段のコンパレータ部分からサ
ーモメトリックコードの一部を制御信号として分割され
た回路へ供給することで、不必要にエンコーダ・データ
線をプリチャージすることが無くなり、電力を削減でき
る。

【００２９】更に、サーモメトリックコードを直接分割
回路の制御信号として与えられるため、分割制御回路が
簡素化できる。

【００３０】エンコーダ回路およびエンコーダ・データ
線分割回路は、プリチャージ／ディスチャージが必要な
ダイナミック型論理回路以外も適用できるため、高速変
換が必要な分野での複雑なタイミング設計が不用になっ
たり、低速変換分野への応用としてスタティック型論理
回路を採用できたりと設計自由度が向上する。

【００３１】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００３２】図１は、本発明の実施の形態の構成を示す
図である。図１を参照すると、本発明の実施の形態は、
抵抗ラダー回路２にアナログ信号１が入力されている。
抵抗ラダー回路２のタップ（抵抗接続点）はコンパレー
タ回路３の入力端へそれぞれ接続されており、コンパレ
ータ３の他の入力端にはアナログ信号１が入力され、各
コンパレータ回路３の出力はレベル変換回路（Ｌ／Ｃ）
４へ接続される。

【００３３】レベル変換回路４の出力は、所望の符号変
換が実現できるように配置されたエンコーダ素子（Ｅ）
５に接続されており、エンコーダ素子５は、エンコーダ
・データ線群６、７へそれぞれ接続されている。

【００３４】エンコーダ・データ線群６および７は、エ
ンコーダ・データ線切り替えスイッチ群８、９の第１の
端子へ各々接続されており、切り替えスイッチ群８、９
の第２の端子が互いに結線されてデジタル信号出力１０
となる。

【００３５】これらの、コンパレータ回路３、レベル変
換回路４、エンコード素子５、および、エンコーダデー
タ線６、７は、通常、変換精度を考慮して、図１に示す
ような概略配置状態に等しく、抵抗ラダー回路２の外周
を前記の順番で囲うように配置されている。

【００３６】次に、分割制御回路１１の入力部へは、サ
ーモメトリックコードの任意のビットである１２（コン
パレータ３の出力信号）より選ばれた信号が入力され、
分割制御回路１１の出力部は相補の制御信号１３、１４
が出力されており、このうち、第１の制御信号１３が切
り替えスイッチ群８を制御する信号として、第２の制御
信号１４が切り替えスイッチ群９を制御する信号として
接続されている。

【００３７】なお、信号１６はサーモメトリックコード
の最上位ビットであり、信号１５は最下位ビットであ
る。

【００３８】次に、サーモメトリックコードの任意のビ
ット１２は、分割数に応じて以下のような端子を選択す
る。

【００３９】２分割する場合は、サーモメトリックコー
ドの１／２の値を示す端子から。同様に３分割する場合
は、サーモメトリックコードの１／３および２／３の値
を示す端子から選択する。

【００４０】一般的には、Ｎ分割する場合はサーモメト
リックコードの１／Ｎ、２／Ｎ、．．．、（Ｎ−１）／
Ｎ点を選択し、これらを用いて制御信号として使用す
る。

【００４１】次に図１を参照して、本発明の実施の形態
の動作について以下に説明する。

【００４２】アナログ信号１１から入力されたアナログ
データは、その値の大きさに応じて通常、抵抗ラダー２
およびコンパレータ回路３によってサーモメトリックコ
ードに変換される。

【００４３】次に、このサーモメトリックコードはレベ
ル変換回路４やエンコード素子５によって、所望のバイ
ナリコードに変換される。

【００４４】この時に、サーモメトリックコードと活性
化されるエンコード素子５の関係は一対一対応であるた
め、図１に示すように配置されている符号変換系では、
サーモメトリックコードの下位半分（左半分）のデータ
が出力される場合には、エンコーダデータ線群６に接続
されたエンコード素子の内、唯一つのエンコード素子が
活性化され、その他エンコーダデータ線群７に接続され
たエンコード素子を含む全てのエンコード素子は非活性
化状態となる。同様に、上位半分（右半分）のデータが
出力される場合には、エンコーダデータ線７に接続され
たエンコーダ素子のうち１つだけが活性化された状態と
なる。

【００４５】すなわちサーモメトリックコードの１／２
（中央値）の値である信号１２が「０」または「１」で
あるかによって、エンコードデータ線群６、および７の
いずれか一方に接続されたエンコード素子によって、変
換後のバイナリデータが決定されるのかを予め判別する
ことができる。

【００４６】この判定機能を、分割制御回路１１と制御
信号１３、１４および切り替えスイッチ群８、９にて行
う。

【００４７】判定機能の動作は、エンコードデータ線群
６によってデジタル信号が決定される場合には、信号１
２と制御回路１１によって、制御信号１３、１４がそれ
ぞれオン、オフして切り替えスイッチ群８をオン状態、
スイッチ群９をオフ状態にし、レベル変換回路やエンコ
ード素子にサーモメトリックコードのデータが届く前
に、事前にエンコーダデータ線群６が切り替えスイッチ
群８を通してデジタル信号出力１０へと接続されるよう
に経路を切り替える。

【００４８】同様に、エンコードデータ線群７にてデジ
タル信号が決定される場合には、１３、１４がオフ、オ
ンしてスイッチ群８がオフし、スイッチ群９がオンする
ことで、事前にエンコードデータ線群７とデジタル信号
出力１０がスイッチ群９を通して接続される。

【００４９】このようにして、エンコード素子がエンコ
ードデータ線を反転する前に、予め不要なエンコード素
子を切り離し、低負荷のエンコードデータ線にすること
で高速化および低電力化を実現する。

【００５０】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について説明する。
図２は、３ビットのバイナリコード出力を得るための具
体的な第一の実施例の構成を示す図である。

【００５１】図２において、１はアナログ信号、２は抵
抗ラダー、３はコンパレータ回路、４はレベル変換回
路、５はエンコーダ回路、６および７はエンコーダデー
タ線、８、９は切り替えスイッチ用のトランスファゲー
ト（ＮＭＯＳ及びＰＭＯＳトランジスタからなるＣＭＯ
Ｓ型トランスファゲート）、１０はデジタル信号、１１
は分割制御回路、１２は制御回路入力信号、１３、１４
は切り替えスイッチ制御信号である。

【００５２】この回路の動作は、コンパレータ３の出力
１２が「０」の時には分割制御回路１１から出ている制
御信号１３、１４がそれぞれＨレベルおよびＬレベルと
なるので、トランスファゲート８がオンし、トランスフ
ァゲート９がオフすることで、エンコーダ回路５１〜５
３で決定されるデジタル信号がエンコーダデータ線６を
通してデジタル信号１０として出力される。

【００５３】コンパレータ３の出力１２が「１」の場合
は、トランスファゲート９がオンすることで、エンコー
ダ回路５４〜５７によって決定されるバイナリコードが
デジタル信号１０へ出力される。

【００５４】この時に、デジタル信号の決定に不要なエ
ンコーダ回路は、トランスファゲート８または９によっ
て切り離されるので、エンコーダデータ線が低負荷とな
り高速に動作できるようになる。

【００５５】図３は、第二の実施例として、図２に示し
た本発明の一実施例の切り替えスイッチ８、９をＰＭＯ
Ｓトランジスタスイッチにより構成した例を示す図であ
る。

【００５６】図３に示す実施例においては、切り替えス
イッチをＰＭＯＳのみで構成することにより、分割制御
回路１１の負荷が軽くなるため切り替えスイッチが高速
に切り替わり符号変換回路全体の高速化へつながるこ
と、および、符号変換回路全体としての負荷が減ること
で消費電力が削減できるようになる点がある。

【００５７】図４は、さらに第三の実施例として、切り
替えスイッチ８、９をＮＭＯＳトランジスタで構成した
例を示す図である。

【００５８】図５は、本発明において、３ビットの変換
回路のエンコーダデータ線を４分割した一実施例の構成
を示す図である。

【００５９】図５を参照すると、新たに分割制御回路へ
の入力として、コンパレータ３の出力１７、１８から信
号を引き出している。

【００６０】図５において、１９、２０はエンコーダ負
荷切り離しゲートである。

【００６１】図５を参照して、本実施例の動作について
説明すると、エンコーダ回路５１によってデジタル信号
１０が決定される場合には、エンコーダ切り離しゲート
１７がオンすることで、エンコーダ回路５１がエンコー
ダデータ線６に接続され、切り替えスイッチ８を通して
エンコーダ回路５１の値がデジタル信号１０として出力
される。

【００６２】次に、エンコーダ回路５２または５３でデ
ジタル信号が決定される場合には、切り離しゲート１７
がオフすることで、エンコーダデータ線６の負荷が軽く
なり、より高速・低消費電力で動作できる。

【００６３】同様に、エンコーダ回路５４、５５でデジ
タル信号が決まる場合には、切り離しゲート１８がオフ
してエンコーダデータ線７から切り離される。

【００６４】エンコーダ回路５６、５７にてデジタル信
号１０が決定される場合は切り離しゲート１８がオンす
ることで、エンコーダ回路５６、５７の値がデジタル信
号１０へ出力される。

【００６５】このように分割することで、平均的な変換
速度および消費電力を改善できる。

【００６６】図６は、本発明において、４分割する場合
の他の実施例の構成を示す図である。

【００６７】本実施例において、その構成としては、コ
ンパレータ出力１２、１７、１８から引き出した信号を
用いて、４本のエンコーダデータ線６、７、２１、２２
を制御回路２３〜２６および切り替えスイッチ８、９、
２７、２８にて切り替える構成をとっている。

【００６８】複数に分割することで、エンコーダデータ
線の負荷を軽くして高速・低消費電力でエンコードが実
現できる。

【００６９】図７は、図２に示した実施例に対して、デ
ジタル信号から切り離されたエンコーダデータ線６また
は７がフローティングにならないように、データを保持
する回路２７を追加した他の実施例の構成を示す図であ
る。

【００７０】なお、２分割以外の場合にも保持回路は適
応できるので、このことによりダイナミックエンコーダ
回路では不得意な低速符号変換分野への応用も可能とな
る。

【００７１】これらの分割方法や保持方法は、他のビッ
ト数や出力されるデジタルコードが２進数であるかグレ
ーコードであるかのコード変換の違いに関係なく適応可
能であることは言うまでも無い。

【００７２】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【００７３】本発明の第１の効果は、エンコード・デー
タ線の分割による高速化を生かしつつ、分離後の論理合
成部分を省く構成としたことにより、高速化を達成する
と共に消費電力を削減することができる、ということで
ある。

【００７４】本発明の第２の効果は、サーモメトリック
コードの一部を先読み分割制御信号として有効に利用す
ることで、エンコード・データ線の不要な充放電を減ら
し、消費電力を削減することができる、ということであ
る。

【００７５】本発明の第３の効果は、サーモメトリック
コードの一部を直接、分割回路の制御信号として供給す
ることで、簡素な回路構成で制御回路が実現することが
できる、ということである。

【００７６】本発明の第４の効果は、エンコーダ回路お
よびエンコーダ・デーダ線分割部分は、プリチャージ／
ディスチャージが必要なダイナミック型論理回路以外に
も適応できるため、符号化部分にダイナミック型論理回
路を採用した場合の複雑なタイミング設計が不用とな
り、さらに符号化部分にタイミング設計が簡単なスタテ
ィック型論理回路を採用することができるなど、設計自
由度を向上する、ということである。

【図面の簡単な説明】

【図１】本発明の実施の形態の構成を示す図である。

【図２】本発明の第一の実施例の回路構成を示す図であ
る。

【図３】本発明の第二の実施例の回路構成を示す図であ
る。

【図４】本発明の第三の実施例の回路構成を示す図であ
る。

【図５】本発明において、エンコードデータ線を４分割
した場合の実施例の回路構成を示す図である。

【図６】本発明において、エンコードデータ線を４分割
した場合の他の実施例の回路構成を示す図である。

【図７】本発明の実施例におけるフローティングノード
防止回路を備えた回路構成を示す図である。

【図８】従来のビット線分割符号変換回路を示す図であ
る。

【符号の説明】

１ アナログ信号 ２ 抵抗ラダー回路 ３ コンパレータ回路 ４ レベル変換回路 ５、２１〜５７ エンコーダ素子またはエンコーダ回路 ６、７、２１、２２ エンコーダデータ線 ８、９、２７、２８ エンコーダデータ線切り替えスイ
ッチ １０ デジタル信号 １１、２３〜２６ 分割制御回路 １２、１５、１６、１７、１８ サーモメトリックコー
ド出力 １３、１４ 切り替えスイッチ制御信号 １９、２０ エンコーダ負荷切り離しゲート １１４ 制御信号 １１５ ビット線プリチャージトランジスタ １１６ エンコードトランジスタ １１７ ビット線放電用選択トランジスタスイッチ １１８ 符号選択信号 １１９〜１２１ ビット線 １２２ ２進コード出力 １３３、１３４ 符号化ブロック １３５、１３６ 符号化信号 １３７ ビット線分割バッファ １３８ 論理積回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】アナログ信号をデジタル信号に変換する符
   号化回路であって、アナログ信号を一旦、サーモメトリ
   ックコードに変換する、ことを特徴とする符号化回路。
2. 【請求項２】請求項１記載の符号化回路において、エン
   コードされたデジタル信号線を複数の領域に分割し、そ
   の負荷を低減する構成としたことを特徴とする符号化回
   路。
3. 【請求項３】前記分割された複数のデジタル信号線をエ
   ンコーダに入力される以前の段階で、予め選択されるべ
   きデジタル信号線を出力信号線として出力するように切
   替え制御する手段を備えたことを特徴とする請求項２記
   載の符号化回路。
4. 【請求項４】前記選択されるべきデジタル信号線を出力
   信号線として出力するように切替え制御する手段が、コ
   ンパレータ回路出力信号を用いて、前記分割された複数
   のデジタル信号線をエンコーダに入力される以前の段階
   で、デジタル信号線を出力信号線として出力するように
   切り替え制御する、ことを特徴とする請求項３記載の符
   号化回路。
5. 【請求項５】選択されなかったデジタル信号線群をフロ
   ーティング状態にならないように保持する保護回路を備
   えたことを特徴とする請求項３又は４記載の符号化回
   路。
6. 【請求項６】複数の抵抗が電源間に接続された抵抗ラダ
   ー回路と、 前記抵抗ラダー回路のタップ出力とアナログ信号電圧を
   比較する複数のコンパレータ回路と、 前記複数のコンパレータの出力信号をそれぞれ入力する
   複数のエンコーダ回路と、 前記複数のエンコーダ回路の出力に接続され複数に分割
   されたエンコーダ用データ線と、 前記複数に分割された各エンコーダ用データ線の出力信
   号線への接続をオン・オフ制御する選択スイッチと、 符号化前のサーモメトリックコードの一部を選択信号と
   して前記選択スイッチをオン・オフ制御する分割制御回
   路と、を備えたことを特徴とする符号化回路。選択信号
   として用いて構成する。