JPH1115729A - 高速メモリアクセス制御回路 - Google Patents

Abstract

(57)【要約】 【課題】高速ＣＰＵの性能をフルに発揮可能とするメモ
リアクセス制御回路の提供。 【解決手段】多ビットのレジスタを入力側（メモリ制御
部）と出力側（表示制御部）に設け、バッファとするこ
とにより、メモリアクセスを行う周期を長くすることに
より、ＣＰＵの演算処理を一時的に停止する期間を短く
し、ＣＰＵの性能をフルに発揮させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速メモリアクセ
ス制御回路に関し、特に表示データを格納した画像メモ
リ等の格納データを高速にアクセスするメモリアクセス
制御回路に関する。

【０００２】

【従来の技術】従来のメモリアクセス制御方式において
は、ＣＰＵが、内部メモリ、外部メモリ等とメモリアク
セスを行っているとき、ＣＰＵの動作を止めなければな
らない。またＣＰＵの１つの処理（Ｉ／Ｏ処理）に対
し、周辺回路の処理が遅く、このため入出力バスサイク
ルにおいて、ＣＰＵにウェイトをかけて待たせなければ
ならない。この結果、今日、動作周波数等の点でも、飛
躍的な進歩を続けてるＣＰＵがこのメモリアクセスのた
めにその機能を十分に発揮できない。

【０００３】なお、従来のメモリアクセス制御回路に関
する公知文献として、例えば特開平８−３２８９４１号
公報には、画像メモリにシングルポートＲＡＭを使用し
ても、連続的に入力されるデータを欠落なしに画像メモ
リに書き込め、且つ画像メモリに格納されているデータ
を欠落なしに連続的に読み出せるようにした構成が提案
されている。また特開平４−１４０９５号公報には、メ
モリアクセス要求を区別し優先順位を付けメモリ領域を
分割してアクセスするメモリ制御回路を設けることによ
り、分割された領域を同時アクセスすることを可能とし
処理速度を向上した画像処理装置の構成が提案されてい
る。

【０００４】

【発明が解決しようとする課題】上記したように、ＣＰ
Ｕが内部メモリ、外部メモリ等をアクセスしているとき
ＣＰＵの動作を止めなければならず、あるいはＣＰＵの
１つの処理に対し、周辺回路の処理が遅く、ＣＰＵにウ
ェイトをかけて待たせなければならず、このため、今
日、飛躍的な進歩を続けてる高速ＣＰＵがこのメモリア
クセスのためにその機能を十分に発揮できない、という
問題点を有している。

【０００５】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、高速なＣＰＵの
動作に対して性能を十分に発揮できるメモリ制御回路を
提供することにある。

【０００６】

【課題を解決するための手段】前記目的を達成するた
め、本発明のメモリアクセス制御回路は、メモリデータ
を一旦蓄積する多ビットレジスタを備え、一回のメモリ
データ要求時に、複数のメモリデータを前記多ビットレ
ジスタに格納し、メモリデータ要求を行う周期を長くす
ることによりメモリデータ要求回数を減少し、これによ
り、メモリデータ要求時に演算処理が一時的に停止状態
にされるＣＰＵの停止期間を短くする、ようにしたこと
を特徴とする。

【０００７】また、本発明は、メモリ制御部からの画像
データを受け取り前記表示制御部に該画像データを転送
する画像データ制御部を備え、前記画像データ制御部か
ら発せられたデータ要求信号により、前記メモリ制御部
は、複数の画像データを前記画像データ制御部に転送
し、前記画像データ制御部は受け取った前記複数の画像
データをバッファに格納しておき、前記メモリ制御部か
らの複数データ転送後次のデータ要求時までの間、ＣＰ
Ｕはメモリアクセスを気にすることなく処理を行うこと
ができるようにしたことを特徴とする。

【０００８】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、メモリデータを一旦蓄積する多ビットレジスタを備
え、一回のメモリデータ要求時に、複数のメモリデータ
を前記多ビットレジスタに格納し、メモリアクセスを行
う周期を長くしてメモリ要求回数を減少させ、ＣＰＵの
一時的に停止する期間を短くしている。

【０００９】より詳細には、本発明の実施の形態におい
ては、メモリ制御部（図１の１）からの画像データを受
け取り表示制御部（図１の３）に該画像データを転送す
る画像データ制御部（図１の２）において、多ビットの
レジスタ（図２の２−１、２−２）及びレジスタ（図２
の２−３）を、入力側（メモリ制御部）と、出力側（表
示制御部）に設け、バッファとすることにより、メモリ
アクセスを行う周期を長し、ＣＰＵの演算処理を一時的
に停止する期間を短くし、ＣＰＵの性能をフルに発揮さ
せるようにしたものである。画像データ制御部から発せ
られたデータ・リクエスト信号により、メモリ制御回路
は現在の動作を調整し、メモリアクセス可能なら、アク
ノリッジ信号と同時に要求アドレスのデータを下位側デ
ータとして、要求アドレスの奇数側のアドレスのデータ
を上位側データとして画像データ制御部に返す。

【００１０】メモリ制御部からアクノリッジ信号が画像
データ制御部に返ってくると、データ・リクエスト信号
は取り下げられ、次のデータ・リクエストまでメモリア
クセスは気にせずに処理を行える。

【００１１】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。

【００１２】図１は、本発明の一実施例の全体のシステ
ム構成を示す図である。図１を参照すると、本発明の一
実施例は、メモリ制御部１と、画像データ制御部２と、
表示制御部３と、を備え、メモリ制御部１からの画像デ
ータを画像データ制御部２で多量に保持し、表示制御部
３に必要量の画像データを転送し、ディスプレイに表示
する。

【００１３】図２は、画像データ制御部２の構成を示す
図である。図２を参照すると、１２８ビットの画像デー
タ４をメモリ制御部１からのラッチ信号で保持するため
の１２８ビットの上位側ラッチ２−１と、１２８ビット
の下位側ラッチ２−２と、同期信号ＤＯＴＣＬＫ（ドッ
トクロック）（図３参照）に同期して、一定の周期でラ
ッチする２５６ビットのラッチ２−３の２段構成とされ
ている。

【００１４】画像データ制御部２から発せられたデータ
リクエスト信号９により、メモリ制御部１は、現在の動
作を調整し、メモリアクセス可能なら、アクノリッジ信
号８と同時に要求アドレス１１のデータを下位側データ
として、要求アドレスの奇数側のアドレスのデータを上
位側データとして画像データ制御部２に返す。アクノリ
ッジ信号８が画像データ制御部２に返ってくると、デー
タリクエスト信号９は取り下げられ、次のデータリクエ
ストまでの間メモリアクセスは気にせずにＣＰＵ（不図
示）は処理を行える。

【００１５】メモリ制御部１とのインターフェースは１
２８ビット（転送データのビット幅）であるが、下位側
１２８ビット用ラッチ２−２の第１ゲート信号５と、上
位側１２８ビット用のラッチ２−１の第２のゲート信号
６の２種類の信号で、２５６ビットのデータを保持す
る。

【００１６】保持された２５６ビットの画像データは、
画像データ制御部２、表示制御部３を駆動するＤＯＴＣ
ＬＫにて制御される内部ゲート信号７によって２５６ビ
ット２次ラッチ１−３に保持される。

【００１７】この時点で、メモリ制御部側のラッチ２−
１、２−２のデータは、不必要となり、再びメモリアク
セスをメモリ制御部１に対して要求する。

【００１８】次に本発明の一実施例の動作について説明
する。図３は、本発明の一実施例の動作を説明するため
のタイミングチャートである。

【００１９】データ・リクエスト９により、メモリ制御
部１から出力された画像データ４は、第１のゲート信号
６の立ち下がりによって、ラッチ下位側２−２に保持さ
れる（図３のＬ１）。

【００２０】また、第２のゲート信号６の立ち下がりに
よって、ラッチ上位側２−１に保持される（図３のＬ
２）。

【００２１】メモリ制御部１は、画像データ制御部２か
ら要求されたアドレス１０のデータを出力すると、アク
ノリッジ信号８を撤回する（図３のＴ３）。

【００２２】ここから、内部ゲート信号７の立ち下がり
で、内部クロック同期２次ラッチ２−３に渡されるまで
の期間（図３のＴ３−Ｔ４）、ＣＰＵは、メモリアクセ
スすることなく、他の演算処理をフルに行うことができ
る。

【００２３】

【発明の効果】以上説明したように、本発明によれば、
ＣＰＵの性能をフルに発揮させることができるという効
果を奏する。

【００２４】その理由は、メモリデータを、内部の多ビ
ットバッファに保持し、ＣＰＵがメモリとアクセスする
ために、処理を一旦停止することが減少され、その分、
ＣＰＵの演算処理にあてる時間が増えるように構成した
ことによる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例の詳細構成を示す図である。

【図３】本発明の一実施例の動作を説明するためのタイ
ミングチャートである。

【符号の説明】

１ メモリ制御部 ２ 画像データ制御部 ２−１ ラッチ上位側 ２−２ ラッチ下位側 ２−３ 内部クロック同期２次ラッチ ３ 表示制御部 ４ 画像データ ５ 第１ゲート信号 ６ 第２ゲート信号 ７ 内部ゲート信号 ８ アクノリッジ ９ データリクエスト １０ 要求アドレス １１ 表示データ

Claims (3)

【特許請求の範囲】
1. 【請求項１】メモリデータを一旦蓄積する多ビットレジ
   スタを備え、一回のメモリデータ要求時に、複数のメモ
   リデータを前記多ビットレジスタに格納し、 メモリデータ要求を行う周期を長くすることによりメモ
   リデータ要求回数を減少し、これにより、メモリデータ
   要求時に演算処理が一時的に停止されるＣＰＵの該演算
   処理停止期間を短くする、ようにしたことを特徴とす
   る、メモリアクセス制御回路。
2. 【請求項２】メモリ制御部からの画像データを受け取り
   前記表示制御部に該画像データを転送する画像データ制
   御部を備え、 前記画像データ制御部から発せられたデータ要求信号に
   より、前記メモリ制御部は、複数の画像データを前記画
   像データ制御部に転送し、 前記画像データ制御部は受けとった前記複数の画像デー
   タをバッファに格納しておき、 前記メモリ制御部からの複数データ転送後、次のデータ
   要求時までの間、ＣＰＵはメモリアクセスを気にするこ
   となく処理を行うことができるようにしたことを特徴と
   するメモリアクセス制御回路。
3. 【請求項３】前記画像データ制御部が、前記メモリ制御
   部との間のデータ転送ビット幅と同一ビット幅の第１、
   第２のラッチ回路と、前記データ転送ビット幅の２倍の
   ビット幅の第３のラッチ回路と、を備え、前記メモリ制
   御部の画像データを前記第１、第２のラッチ回路で格納
   した後所定のタイミングで前記第３のラッチ回路に格納
   され、前記第３のラッチ回路から前記表示制御部に必要
   量の画像データを転送する、ことを特徴とする請求項２
   記載のメモリアクセス制御回路。