JPH1115775A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 次オペレーションの実行でリード・バッファ
がフル状態になることが明らかなときは、先行して高優
先レベルのリクエストを発行し、デッドロック状態に陥
いらないようにする。 【解決手段】 主記憶部８０から読み出したデータを保
持する複数のリード・バッファ９１と、無効なリード・
バッファの数を示すリード・バッファ・ステータス信号
１０３、１０４と、次実行するオペレーションが、リー
ドオペレーションであることを検出する手段と、主記憶
制御部によるオペレーション開始時に、次オペレーショ
ンの実行でリード・バッファがフル状態になることを検
出したことを示すバッファ・フルアラーム信号１９１を
設け、バスのリクエスト・ステートで、バッファ・フル
アラーム信号１９１が真であるか、または、リード・バ
ッファ・フル信号１０５が真であるときに、高優先レベ
ルのリクエストを発行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スプリット転送方
式を採用し、かつ、バスの使用権を入出力部に与えてい
るシステムバスに接続されるメモリ制御装置に関する。

【０００２】

【従来の技術】従来、この種のメモリ制御装置は、特開
平４−３３５４５７号公報に開示されているように、シ
ステムバスにリクエストを発行する場合、固定かつ１レ
ベルのリクエストにより行っているが、この方式では、
メモリのバス使用権が、バスの高負荷時に得難くなるこ
とにより、メモリアクセス時間が増大する。

【０００３】メモリ制御装置のメモリアクセス時間の増
大を防止する方式が、特開平９−１１４７７４号公報に
提案されている。この提案によれば、主記憶部から読み
出したデータを保持する複数のリード・バッファを具備
し、リード・バッファのうちの所定のものが全て有効で
あることを示すリード・バッファフルフラグを設け、バ
スのリクエストフェーズで、リード・バッファフルフラ
グが真になったときのみ、高優先レベルのリクエストの
発行を行っている。

【０００４】

【発明が解決しようとする課題】上述した従来のメモリ
制御装置は、主記憶部から読み出したデータを保持する
複数のリード・バッファ全てが有効になってから、高優
先レベルのリクエストの発行を行っており、次に実行す
る予定のオペレーションがリード・オペレーションのと
きは、保持するリード・バッファがないためにリード・
オペレーションを実行できず、メモリ内の動作が一時的
にデッドロック状態（停止状態）に陥る。すなわち、オ
ペレーション実行時に、次のオペレーションの実行でリ
ード・バッファがフル状態になることが明らかでも、先
行して高優先レベルのリクエストを発行する手段がない
ため、高優先レベルのリクエストを発行するときは、既
に、デッドロック状態になっている可能性があるという
問題点がある。

【０００５】本発明の目的は、オペレーション実行時
に、次オペレーションの実行でリード・バッファがフル
状態になることが明らかなときは、先行して高優先レベ
ルのリクエストを発行してデッドロック状態に陥いらな
いようにすることである。

【０００６】

【課題を解決するための手段】本発明のメモリ制御装置
は、スプリット転送方式を採用し、かつ、バス使用の優
先権を入出力部に与えているシステムバスに接続された
メモリ制御装置において、主記憶部から読み出したデー
タを保持する複数のリード・バッファと、バスのリクエ
スト・ステートで次オペレーションの実行により前記リ
ード・バッファがフル状態になることを検出した場合に
高優先レベルのリクエストを発行するバス・リクエスト
制御部とを有することを特徴とする。

【０００７】本発明のメモリ制御装置は、前記リード・
バッファのうち無効な数を示すリード・バッファ・ステ
ータス信号を有するようにしてもよい。

【０００８】本発明のメモリ制御装置は、次実行するオ
ペレーションがリード・オペレーションであることを検
出する次サイクル・リード・オペレーション検出部を有
するようにしてもよい。

【０００９】本発明のメモリ制御装置は、前記バス・リ
クエスト制御部は、前記リード・バッファが全て有効で
ある場合に高優先レベルのリクエストを発行するように
してもよい。

【００１０】本発明のメモリ制御装置は、スプリット転
送方式を採用し、かつ、バス使用の優先権を入出力部に
与えているシステムバスに接続されたメモリ制御装置に
おいて、リクエスタより発行されたアドレスがメモリ空
間であったときに主記憶制御用アドレスとコマンドを保
持する複数のオペレーション・バッファと、前記複数の
オペレーション・バッファからリクエスト受付順に選択
して主記憶部に対しオペレーションを実行する主記憶制
御部と、前記主記憶部から読み出したデータを保持する
複数のリード・バッファと、前記リード・バッファのう
ち無効な数を示す複数ビットのリード・バッファ・ステ
ータス信号と、次実行するオペレーションがリード・オ
ペレーションであることを検出する次サイクル・リード
・オペレーション検出部と、前記主記憶制御部によるオ
ペレーション開始時に次オペレーションの実行で前記リ
ード・バッファがフル状態になることを検出したことを
示すバッファ・フルアラームフラグと、バスのリクエス
ト・ステートで前記バッファ・フルアラームフラグが真
であるときに高優先レベルのリクエストを発行するバス
・リクエスト制御部とを有するようにしてもよい。

【００１１】本発明のメモリ制御装置は、前記リード・
バッファが全て有効であることを示すリード・バッファ
・フル信号を有し、前記バス・リクエスト制御部は前記
リード・バッファ・フル信号が真であるときに高優先レ
ベルのリクエストを発行するようにしてもよい。

【００１２】オペレーション開始時に、次に実行するオ
ペレーションがリード・オペレーションであることを検
出する手段と、無効なリード・バッファ数（読み出しデ
ータを保持可能なリード・バッファ数）を検出するリー
ド・バッファ・ステータス信号とにより、次オペレーシ
ョンの実行でリード・バッファがフル状態になることを
検出できる。

【００１３】バス・リクエスト制御部では、バスのリク
エスト・ステートで、上記検出を示すバッファ・フルア
ラームフラグが真の場合、リード・バッファがフルにな
る前に先行して高優先レベルのリクエストを発行し、デ
ッドロック状態に陥るのを先行して回避できる。

【００１４】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図４は本発明のシステム構
成図である。２つのＥＰＵ３００、ＥＰＵ３１０、ＭＥ
Ｍ３２０および３つのＩＯＢａ３４０、ＩＯＢｂ３５
０、ＩＯＢｃ３６０は、システムバス３３０に接続さ
れ、ＩＯ４２０、……、ＩＯ４３０は、システムバス３
３０からＳＢＩ、ＩＯＢＩおよびＩＯＣ４００、４１０
を経由してＩＯバス３７０、ＩＯバス３８０またはＩＯ
バス３９０を経た階層的なバスの配下に接続される。な
お、ＭＥＭは主記憶部、ＩＯＢは入出力ボード、ＩＯＣ
は入出力制御装置、ＳＢＩはシステムバスインタフェー
ス、ＩＯＢＩは入出力バスインタフェース、ＩＯは入出
力部の省略語である。また、システムバス３３０は、ス
プリット転送方式、すなわち、リード・アクセスをアド
レスの転送であるリクエストと、そのデータの転送であ
るレスポンス・リクエストの２回のアクセスに分割して
行う転送手法であり、リクエストとレスポンスの２回の
アクセス間に、バス上で他のアクセスを行うようにして
バス使用効率を高める手法である。

【００１５】システムバス３３０のトランザクション
は、図５に示すようにリクエスト・ステート、アービト
レーション・ステート、アドレス・ステートおよびデコ
ード・ステートの４システムクロックの４ステートで行
われ、バスリクエストは、システムバス３３０の内のア
ドレスバスを利用してリクエスト・ステートで出力され
る。

【００１６】また、バス同期信号により各リクエスタ
（ＥＰＵ３００、ＥＰＵ３１０、ＭＥＭ３２０、ＩＯＢ
ａ３４０、ＩＯＢｂ３５０およびＩＯＢｃ３６０）でバ
ス・ステートの同期をとる。

【００１７】アービトレーション・ステートでアドレス
バスの使用権を獲得したリクエスタは、アドレス・ステ
ートでアドレスバスにリクエスト・アドレスとコマンド
バスにリクエスト・コマンドを出力する。

【００１８】レスポンス・リクエストはデータバス・リ
クエストを行い、データバスの使用権を獲得し、アドレ
ス・ステートでデータ識別ＩＤを出力し、次のリクエス
ト・ステートからレスポンス・データを出力する。

【００１９】図６は、アドレスバスにおけるアドレス・
ステートとアドレス・ステートでのアドレスの割り付け
を示す図である。各リクエスタには２ビットが割り当て
られ、バスのリクエスト・ステートでは、アドレスの第
１ビットｎを真にすることによってアドレスバスのリク
エストが有ることを表し、アドレスの第２ビットｎ＋１
を真にすることによってデータバスのリクエストがある
ことを表し、また、優先的にバスを使用するリクエスタ
はアドレスの第３ビットｎ＋２を真にする。

【００２０】例えば、リクエスト・ステートでは、ＭＥ
Ｍ３２０は、ＡＤＲ０７を真にすることによってデータ
バスのリクエストが有効で有ることを表し、さらにＡＤ
Ｒ０８を真にすることによって優先リクエストをするこ
とができる。

【００２１】一方、アドレス・ステートでは、ＡＤＲ０
０〜１の３２ビットでアドレスを表す。また、調停は分
散アービトレーションで行い、優先リクエストしたリク
エスタが優先され、同じレベルのリクエストはラウンド
ロビン方式で行う。

【００２２】さらに、ＩＯＢａ３４０、ＩＯＢｂ３５
０、ＩＯＢｃ３６０は、全て優先リクエスト使用し、Ｍ
ＥＭ３２０は、優先リクエストの発行が許可され、ＥＰ
Ｕ３００、３１０は、優先リクエストの発行は許可され
ていない。

【００２３】図１および図２は本発明の実施の形態を示
すブロック図である。図３は図２に示した主記憶制御部
５３の詳細図である。

【００２４】本発明のメモリ制御装置は、図２に示すよ
うに、システムバス３３０の分散アービトレーションを
するためのバス調停部１５を持ち、バス調停部１５はバ
スのリクエスト・ステートでアドレスバス１に出力され
たアドレス信号の値を保持しているリクエスト・レジス
タ１０の値を基に、アービトレーション・ステートで調
停を行う。

【００２５】アドレス・レジスタ１２は、アービトレー
ション・ステートでバス使用権を獲得したリクエスタ
が、アドレス・ステートで出力したアドレス信号の値を
保持し、主記憶制御用アドレスに変換するアドレス・ジ
ェネレータ２３に送られる。コマンド・レジスタ１１
は、アドレス・ステートでコマンドバス２に出力された
コマンドを保持し、コマンド・デコード部２０とメモリ
内部制御用コマンドに変換するコマンド・ジェネレータ
２１に送られる。

【００２６】コマンド・デコード部２０とアドレス・ジ
ェネレータ２３でジェネレートされたアドレスとコマン
ドは、アドレス・ステートで要求のあったアドレスがメ
モリ空間であり、かつ、有効コマンドであったとき、４
個のオペレーション・バッファ３１（オペレーション・
バッファは、アドレス・バッファ４１、４２、４３、４
４とコマンド・バッファ３３、３４、３５、４０が設け
られていると共に、アドレス・バッファとコマンド・バ
ッファの一対で管理される）に、アドレス線６３、制御
線６２で主記憶部８０に対しアクセスする主記憶制御部
５３の実行が終了するまで保持されると共に、１個目の
オペレーション・バッファから順次保持され４個目のオ
ペレーション・バッファへと保持され、再び１個目のオ
ペレーション・バッファに保持される。

【００２７】このとき、図３に示す主記憶制御部５３に
おいて、各オペレーション・バッファ３３−４１、３４
−４２、３５−４３、４０−４４に対応して有効なオペ
レーションが保持されるとオペレーション・バッファ有
効フラグ１５０、１５１、１５２、１５３が真となる。

【００２８】主記憶制御部５３は、オペレーション・バ
ッファ３１に保持されている有効なオペレーションを受
付順に主記憶部８０に対しアクセスを行う。つまり、１
個目のオペレーション・バッファのオペレーションから
順次実行し、４個目のオペレーション・バッファのオペ
レーションを実行して再び、１個目のオペレーション・
バッファのオペレーションを実行する。

【００２９】このシーケンシャルな制御を２ビットのア
ップカウンタより構成されるオペレーション実行ポイン
タ１６４により行っている。オペレーション・バッファ
はこのオペレーション実行ポインタ１６４の出力１６５
によりオペレーションセレクタ７２により選択されてい
る。コマンド・バッファはセレクタ５０により選択さ
れ、アドレス・バッファはセレクタ５１により選択され
る。選択されたコマンド・バッファのコマンドは、セレ
クトコマンド５６として、主記憶制御部５３に入力され
ている。

【００３０】同時に図３のオペレーション・バッファ有
効フラグ１５０、１５１、１５２、１５３もオペレーシ
ョン実行ポインタ１６４の出力１６５によりセレクタ１
７０により選択されている。

【００３１】主記憶制御部５３は、選択されているオペ
レーション・バッファ有効フラグが真になり、かつ、セ
レクトコマンド５６によるオペレーションがリード・オ
ペレーションのとき、主記憶アクセス中であることを示
すアクセスＢＵＳＹ信号１９６が偽であり、リード・バ
ッファ管理部８２より通知されるリード・バッファフル
信号１０５が偽のときに、ＡＮＤ回路１７２が真となる
と共に、ＯＲ回路１７５も真となり、主記憶に対してオ
ペレーションの実行が可能であることを示すアクセス許
可信号１８０が真となる。アクセス許可信号は、主記憶
制御部５３内のオペレーション実行部１８１に通知され
ている。

【００３２】さらに、ＡＮＤ回路１７２が真となり主記
憶に対してリード・サイクルを開始したことを示すリー
ド・サイクル開始フラグ１８２が真となる。リード・サ
イクル開始フラグ１８２は、リード・サイクル開始信号
１９２として、リード・バッファ管理部８２に通知され
ている。

【００３３】ここで、リード・バッファフル信号１０５
が真でありかつ、実行するオペレーションがリード・オ
ペレーションのとき、アクセス許可信号１８０が真にな
らないため、主記憶アクセス動作は、リード・バッファ
に空きができるまで一時的に停止する、デッドロック状
態に陥る。

【００３４】また、セレクトコマンド５６によるオペレ
ーションがライト・オペレーションのとき、アクセスＢ
ＵＳＹ信号１９６が偽のとき、ＡＮＤ回路１７３が真と
なり、同様に、オペレーション実行部１８１に通知して
いるアクセス許可信号１８０が真となる。

【００３５】図３の主記憶制御部５３内の次サイクル・
リード・オペレーション検出部１９５には、各コマンド
・バッファ３３、３４、３５、４０のオペレーションが
リードかライトかを示すビット（本発明では、ビット０
とする、”Ｈ”でリード・オペレーションを示し、”
Ｌ”でライト・オペレーションを示す。）が入力されて
いる。各コマンド・バッファ３３、３４、３５、４０の
ビット０は、対応しているオペレーション・バッファ有
効フラグ１５０、１５１、１５２、１５３とＡＮＤ回路
１５４、１５５、１６０、１６１により論理積がとられ
ており、オペレーション・バッファが有効でリード・オ
ペレーションのときに、真になる。

【００３６】次サイクルオペレーション実行ポインタ１
６３も、オペレーション実行ポインタ１６４と同様に２
ビットのアップカウンタで構成され、実行しているオペ
レーション終了時にカウントアップされる。また、オペ
レーション実行ポインタの示している値に＋２してカウ
ントアップするため、次に実行するオペレーション・バ
ッファ３１を選択することを意味している。

【００３７】次サイクルオペレーション実行ポインタ１
６３とセレクタ１６２により、前記ＡＮＤ回路１５４、
１５５、１６０、１６１の出力を選択する。すなわち、
次に実行するオペレーションがリード・オペレーション
の場合にセレクタ出力１７４は真となり、次に実行する
オペレーションがリード・オペレーションであることを
検出できる。

【００３８】また、オペレーション実行部１８１は、ア
クセス許可信号１８０が真になると、主記憶部８０に対
しセレクトコマンド５６により通知されるオペレーショ
ンを実行し、主記憶アクセス中であることを示すアクセ
スＢＵＳＹ信号１９６を主記憶部８０のアクセスが終了
するまで真にする。

【００３９】リード・オペレーションが主記憶制御部５
３により実行されると、主記憶部８０から読み出された
データは、データ線８１を通してリード・バッファ部９
１の４個のリード・バッファ９２、９３、９４、９５
に、バス・リクエスト制御部１２１によりデータバス・
リクエストの発行が行われ、データバスを獲得しデータ
バス１２０に出力用の、リード・データ出力レジスタ１
１４に転送されるまで保持される。

【００４０】図１に示すリード・バッファ管理部８２
は、各リード・バッファ９２、９３、９４、９５に対応
して有効なデータが保持されると有効フラグ８３、８
４、８５、９０を真にし、全てのフラグは、論理回路１
０２により論理和されリード・バッファ有効信号１１１
が生成されると共に、論理積されたリード・バッファフ
ル信号１０５がバス・リクエスト制御部１２１と主記憶
制御部５３に導かれている。

【００４１】また、全てのフラグは、リード・バッファ
管理部８２内のリード・バッファ残余エンコーダ１００
に入力され、無効なリード・バッファ数（読み出しデー
タ保持可能なバッファ数）がエンコードされリード・バ
ッファステータス信号１０３、１０４として記憶部制御
部５３に通知され、残余数はリード・バッファステータ
ス信号１０３、１０４が００のとき残余１、０１のとき
残余２、１０のとき残余３、１１のとき残余４としてい
る。

【００４２】ここで、主記憶制御部５３において、リー
ド・オペレーション実行時、セレクタ出力１７４が真の
とき、すなわち次オペレーションがリード・オペレーシ
ョンであるとき、かつ、リード・バッファステータス信
号１０３が０、１０４が１のときすなわち、保持可能な
リード・バッファ数が２個のときに、ＡＮＤ回路１８３
が真になると共にＯＲ回路１８５が真となり、次オペレ
ーションの実行でリード・バッファがフル状態になるこ
とを示すバッファ・フルアラームフラグ１９０が真とな
る。

【００４３】また、ライト・オペレーション実行時、セ
レクタ出力１７４が真のとき、すなわち、次オペレーシ
ョンがリード・オペレーションであるとき、かつ、リー
ド・バッファステータス信号１０３、１０４が００のと
き、すなわち、保持可能なリード・バッファ数が１個の
ときに、ＡＮＤ回路１８３が真になると共にＯＲ回路１
８５が真となりバッファ・フルアラームフラグ１９０が
真となる。バッファ・フルアラームフラグ１９０は、メ
モリがバスを獲得するまで保持される。

【００４４】また、バッファ・フルアラームフラグ１９
０は、バッファ・フルアラーム信号１９１として、バス
・リクエスト制御部１２１に通知されている。

【００４５】バス・リクエスト制御部１２１は、バスの
デコード・ステートでリード・バッファ有効信号１１１
が真であるときリクエスト・フラグ１３４を真にし、リ
クエスト・ステートで出力バッファ１４０により割り当
てられたアドレスバス１のアドレス・ビット１４２（図
６のＡＤＲ０７）に出力する。

【００４６】また、主記憶制御部より通知されるバッフ
ァ・フルアラーム信号１９１が真となると、バスのデコ
ード・ステートでＡＮＤ回路１２４が真になり優先リク
エストフラグ１３３が真となり、リクエスト・ステート
で出力バッファ１３５により割り当てられたアドレスバ
ス１のアドレス・ビット１４１（図６のＡＤＲ０８）に
出力される。

【００４７】さらに、前記リード・バッファ管理部８２
より通知されるリード・バッファフル信号１０５が真と
なると、バスのデコードステートでＡＮＤ回路１２２が
真になり、優先リクエストフラグ１３３は真となりリク
エスト・ステートで出力バッファ１３５により割り当て
られたアドレスバス１のアドレス・ビット１４１（図６
のＡＤＲ０８）に出力される。

【００４８】ここで、バスステート管理部１１０は、図
５に示したリクエスト・ステート、アービトレーション
・ステート、アドレス・ステート、およびデコード・ス
テートのいずれのステートであるかを監視しており、そ
の出力であるバスステート信号１２５、１２６をバス・
リクエスト制御部１２１、バス調停部１５に伝えてい
る。

【００４９】次に、動作について説明する。

【００５０】バス・リクエスト制御部１２１は、バスの
デコード・ステートでリード・バッファ有効信号１１１
が真であるときリクエスト・フラグ１３４を真にし、リ
クエスト・ステートで出力バッファ１４０により割り当
てられたアドレスバス１のアドレス・ビット１４２（図
６のＡＤＲ０７）に出力する。

【００５１】ここで、バスステート管理部１１０は、図
５に示したリクエスト・ステート、アービトレーション
・ステート、アドレス・ステート、およびデコード・ス
テートのいずれのステートであるかを監視しており、そ
の出力をバス・リクエスト制御部１２１、バス調停部１
５に伝えている。

【００５２】このとき、ＩＯＢａ３４０、ＩＯＢｂ３５
０、ＩＯＢｃ３６０がバスリクエストを要求していた場
合、つまり優先リクエストがあった場合、バスリクエス
トの優先関係よりＭＥＭ３２０はバス使用権を獲得でき
ず、４個用意しているリード・バッファ９２、９３、９
４、９５の内２個が有効になると、主記憶制御部５３で
オペレーション開始時、実行するオペレーションがリー
ド・オペレーションであり、かつ、次オペレーションが
リード・オペレーションであるとき、バッファ・フルア
ラーム信号１９１が真となり、ＡＮＤ回路１２４が真に
なり優先リクエストフラグ１３３が真となり、リクエス
ト・ステートで出力バッファ１３５により割り当てられ
たアドレスバス１のアドレス・ビット１４１（図６のＡ
ＤＲ０８）に出力される。

【００５３】また、４個用意しているリード・バッファ
９２、９３、９４、９５の内３個が有効になり、実行す
るオペレーションがライト・オペレーションであり、か
つ、次オペレーションがリード・オペレーションである
とき、バッファ・フルアラーム信号１９１が真となり、
ＡＮＤ回路１２４が真になり優先リクエストフラグ１３
３が真となり、リクエスト・ステートで出力バッファ１
３５により割り当てられたアドレスバス１のアドレス・
ビット１４１（図６のＡＤＲ０８）に出力される。

【００５４】また、４個用意しているリード・バッファ
９２、９３、９４、９５全て記憶部からの読み出しデー
タで有効になると、前記リード・バッファ管理部８２よ
り接続されるリード・バッファフル信号１０５が真にな
り、バスのデコードステートでＡＮＤ回路１２２が真に
なり、優先リクエストフラグ１３３は真となりリクエス
ト・ステートで出力バッファ１３５により割り当てられ
たアドレスバス１のアドレス・ビット１４１（図６のＡ
ＤＲ０８）に出力される。

【００５５】なお、本実施の形態では、４個のオペレー
ション・バッファと４個のリード・バッファを持つ例を
説明したが、オペレーション・バッファとリード・バッ
ファの個数は４個ずつに限定されるものではない。

【００５６】

【発明の効果】以上説明したように、本発明は、オペレ
ーション実行時に、次オペレーションの実行でリード・
バッファがフル状態になることが明らかな場合、先行し
て高優先レベルのリクエストを発行し、データバスを早
急に獲得するため、読み出し動作が停止状態になる可能
性を低減することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態の一部を示すブロック図で
ある。

【図２】図１に示した実施の形態の残部を示すブロック
図である。

【図３】図２に示した主記憶制御部の詳細図である。

【図４】本発明が適用されるシステム構成図である。

【図５】バス・ステートの説明図である。

【図６】アドレスバスのリクエスト・ステートとアドレ
ス・ステート割り当て図である。

【符号の説明】

１ アドレスバス ２ コマンドバス １０ リクエスト・レジスタ １１ コマンド・レジスタ １２ アドレス・レジスタ １５ バス調停部 ２０ コマンド・デコード部 ２１ コマンド・ジェネレータ ２３ アドレス・ジェネレータ ３１ オペレーション・バッファ ３３、３４、３５、４０ コマンド・バッファ ４１、４２、４３、４４ アドレス・バッファ ５０、５１ セレクタ ５３ 記憶部制御部 ５６ セレクトコマンド ６２ 制御線 ６３ アドレス線 ７２ オペレーションセレクタ ８０ 主記憶部 ８１ データ線 ８２ リード・バッファ管理部 ８３、８４、８５、９０ 有効フラグ ９１ リード・バッファ部 ９２、９３、９４、９５ リード・バッファ １００ リード・バッファ残余エンコーダ １０２ 論理回路 １０３、１０４ リード・バッファステータス信号 １０５ リード・バッファフル信号 １１０ バスステート管理部 １１１ リード・バッファ有効信号 １１４ リード・データ出力レジスタ １２０ データバス １２１ バス・リクエスト制御部 １２２、１２４ ＡＮＤ回路 １２５、１２６ バスステート信号 １３３ 優先リクエストフラグ １３４ リクエスト・フラグ １３５、１４０ 出力バッファ １４１、１４２ アドレス・ビット １５０、１５１、１５２、１５３ オペレーション・
バッファ有効フラグ １５４、１５５、１６０、１６１ ＡＮＤ回路 １６２ セレクタ １６３ 次サイクルオペレーション実行ポインタ １６４ オペレーション実行ポインタ １６５ 出力 １７０ セレクタ １７２、１７３、１８３、 ＡＮＤ回路 １７４ セレクタ出力 １７５、１８５ ＯＲ回路 １８１ オペレーション実行部 １８２ リード・サイクル開始フラグ １８３ ＡＮＤ回路 １９０ バッファ・フルアラームフラグ １９１ バッファ・フルアラーム信号 １９２ リード・サイクル開始信号 １９５ 次サイクル・リード・オペレーション検出部 １９６ アクセスＢＵＳＹ信号 ３００、３１０ ＥＰＵ ３２０ ＭＥＭ ３３０ システムバス ３４０ ＩＯＢａ ３５０ ＩＯＢｂ ３６０ ＩＯＢｃ ３７０、３８０、３９０ ＩＯバス ４００、４１０ ＩＯＣ ４２０、４３０ ＩＯ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 スプリット転送方式を採用し、かつ、バ
   ス使用の優先権を入出力部に与えているシステムバスに
   接続されたメモリ制御装置において、主記憶部から読み
   出したデータを保持する複数のリード・バッファと、バ
   スのリクエスト・ステートで次オペレーションの実行に
   より前記リード・バッファがフル状態になることを検出
   した場合に高優先レベルのリクエストを発行するバス・
   リクエスト制御部とを有することを特徴とするメモリ制
   御装置。
2. 【請求項２】 前記リード・バッファのうち無効な数を
   示すリード・バッファ・ステータス信号を有することを
   特徴とする請求項１記載のメモリ制御装置。
3. 【請求項３】 次実行するオペレーションがリード・オ
   ペレーションであることを検出する次サイクル・リード
   ・オペレーション検出部を有することを特徴とする請求
   項１または２記載のメモリ制御装置。
4. 【請求項４】 前記バス・リクエスト制御部は、前記リ
   ード・バッファが全て有効である場合に高優先レベルの
   リクエストを発行することを特徴とする請求項１、２ま
   たは３記載のメモリ制御装置。
5. 【請求項５】 スプリット転送方式を採用し、かつ、バ
   ス使用の優先権を入出力部に与えているシステムバスに
   接続されたメモリ制御装置において、リクエスタより発
   行されたアドレスがメモリ空間であったときに主記憶制
   御用アドレスとコマンドを保持する複数のオペレーショ
   ン・バッファと、前記複数のオペレーション・バッファ
   からリクエスト受付順に選択して主記憶部に対しオペレ
   ーションを実行する主記憶制御部と、前記主記憶部から
   読み出したデータを保持する複数のリード・バッファ
   と、前記リード・バッファのうち無効な数を示す複数ビ
   ットのリード・バッファ・ステータス信号と、次実行す
   るオペレーションがリード・オペレーションであること
   を検出する次サイクル・リード・オペレーション検出部
   と、前記主記憶制御部によるオペレーション開始時に次
   オペレーションの実行で前記リード・バッファがフル状
   態になることを検出したことを示すバッファ・フルアラ
   ームフラグと、バスのリクエスト・ステートで前記バッ
   ファ・フルアラームフラグが真であるときに高優先レベ
   ルのリクエストを発行するバス・リクエスト制御部とを
   有することを特徴とするメモリ制御装置。
6. 【請求項６】 前記リード・バッファが全て有効である
   ことを示すリード・バッファ・フル信号を有し、前記バ
   ス・リクエスト制御部は前記リード・バッファ・フル信
   号が真であるときに高優先レベルのリクエストを発行す
   ることを特徴とする請求項５記載のメモリ制御装置。