JPH11338842A

JPH11338842A - 並列データ処理装置

Info

Publication number: JPH11338842A
Application number: JP14159798A
Authority: JP
Inventors: Hiroshi Kawaguchi; 広志川口; Hideaki Doi; 秀明土井; Akira Nakagaki; 亮中垣
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-05-22
Filing date: 1998-05-22
Publication date: 1999-12-10

Abstract

(57)【要約】【課題】連続して入力されるデータを、必要最小限度
のプロセッサユニットを用い、リアルタイムで処理する
ことができるようにする。【解決手段】データ入力部２から連続して入力される
データがＰＵ（プロセッサユニット）４ａ〜４ｃで分
配，処理されるが、この際、ＰＵ４ａ〜４ｃにデータの
供給順に優先順位が設定される。ＰＵ４ａ〜４ｃはその
処理結果のバッファメモリ６ａ，６ｂへの転送を要求す
るが、２以上のＰＵの要求が重なる場合、ＰＵ出力制御
部５は優先順位の高い順に処理結果の転送を許可する。
バッファメモリ６ａ，６ｂの一方でＰＵ４ａ〜４ｃから
の処理結果の書込みが行なわれているときには、ＢＭ出
力制御部７により、他方から記憶されている処理結果が
読み出され、処理結果記憶部８に転送される。また、制
御ＣＰＵ１は、ＰＵ４ａ〜４ｃの優先順位を、データ処
理を早く終了する順に設定し直すようにしてもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、並列データ処理装
置に係り、特に、異物や欠陥などの自動検査を行なう検
査装置に用いて好適な画像信号などの並列データ処理装
置に関する。

【０００２】

【従来の技術】図１６は、例えば、特願昭６３−２０６
０８６号に記載される従来の並列データ処理装置を示す
ブロック図であり、２個のＣＰＵ９１１ａ，９１１ｂと
２個の主メモリユニット９１２ａ，９１２ｂとが使用さ
れるものとする。

【０００３】同図において、ＣＰＵ９１１ａ，９１１ｂ
が主メモリユニット９１２ａ，９１２ｂをアクセスする
場合、メモリリード用バス９１４に接続されたバスコン
トローラ９２１に対してバス取得要求を出力する。この
要求を受け取ったバスコントローラ９２１はバス取得要
求を出したＣＰＵのうちの１つ（例えば、ＣＰＵ９１１
ａ）にのみバス取得許可を与える。バス取得許可を与え
られたＣＰＵ９１１ａは、主メモリユニット９１２ａま
たは９１２ｂをメモリリード用バス９１４を介してリー
ドアクセスする。

【０００４】ＣＰＵ９１１ａ，９１１ｂが主メモリユニ
ット９１２ａ，９１２ｂをライトアクセスする場合に
は、これらＣＰＵ９１１ａ，９１１ｂはメモリライト用
バス９１５に接続されたバスコントローラ９２２に対し
てバス取得要求を出力する。この要求を受け取ったバス
コントローラ９２２は、バス取得要求を出力したこれら
ＣＰＵ９１１ａ，９１１ｂのうちの１つ（例えば、ＣＰ
Ｕ９１１ｂ）にのみバス取得許可を与える。許可を与え
られたＣＰＵ９１１ｂはメモリライト用バスを介して主
メモリユニット９１２ａまたは９１２ｂのアクセスを行
なう。

【０００５】このように、各バスの使用率を低下させて
ＣＰＵの使用率を向上させている。

【０００６】

【発明が解決しようとする課題】しかし、上記従来の並
列データ処理装置では、各ＣＰＵからのバス取得要求に
対して、それらの優先度をチェックする機構がないた
め、連続して入力されるデータをその入力レートと同等
の処理速度でリアルタイムに処理することが要求される
場合には、リアルタイム性を満足させる必要最小限の個
数のＣＰＵに対して余裕度が小さい個数のＣＰＵで処理
を行なうと、各ＣＰＵに入力されるデータの量や処理内
容の違いから、後から処理を開始したＣＰＵが先に処理
を終了する場合が発生する。このような場合、処理が終
了した順番にデータを出力していたのでは、処理に時間
を要したＣＰＵがその処理結果を出力する前に次に処理
すべき入力データが到着し、これを取り込むことができ
ずに取りこぼす恐れがあった。

【０００７】これを回避するためには、ＣＰＵの個数を
多くすることが考えられるが、このようにすると、能力
を必要以上に向上させることになって経済的効率が悪化
するし、さらに、処理結果の出力待ちのＣＰＵも増えて
ＣＰＵの使用率も低下する。

【０００８】本発明の目的は、かかる問題を解消し、連
続して入力されるデータをリアルタイムで処理すること
を可能とした並列データ処理装置を提供することにあ
る。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、各プロセッサユニットからバッファメモ
リへの処理結果の転送要求があった場合には、転送要求
到着順と転送要求があったプロセッサユニットの優先順
位及び処理回数とから、どのプロセッサユニットの処理
結果をバッファメモリに転送すべきかを判定し、該当す
るプロセッサユニットに転送許可を与えることにより、
リアルタイム性を維持して処理を行なうものである。

【００１０】また、本発明は、処理結果を出力したプロ
セッサユニットに対して優先順位を付け直し、付け直し
た優先順位が高い順にデータ入力を行なうようにして、
データ入力条件を設定し直すことにより、プロセッサユ
ニットの使用率を向上させるものである。

【００１１】

【発明の実施の形態】例えば、リニアセンサを用い、被
検出試料を搭載したステージを走査することによって検
出される信号をリアルタイムに処理する場合には、デー
タ処理を行なう並列処理ＣＰＵは検出されたデータを直
ちに読み出し、並列に処理を行なう。この際、各ＣＰＵ
は次の処理データが入力されるまでに処理を完了させて
おかなければ、処理のリアルタイム性を維持できない。
本発明は、このような場合に有効である。

【００１２】以下、本発明の実施形態を図面を用いて説
明する。図１は本発明による並列データ処理装置の第１
の実施形態を示すブロック図であって、１は制御ＣＰ
Ｕ、２はデータ入力部、３はデータ記憶部、４ａ，４
ｂ，４ｃはプロセッサユニット、５はＰＵ（プロセッサ
ユニット）出力制御部、６ａ，６ｂはバッファメモリ、
７はＢＭ（バッファメモリ）出力制御部、８は処理結果
記憶部、９，１０はローカルバスである。なお、ここで
は、プロセッサユニットを３個、バッファメモリを２個
夫々示しているが、これらの使用個数は、２個以上であ
れば、任意である。

【００１３】同図において、ローカルバス９には、全体
を制御する制御ＣＰＵ１とデータ入力部２とデータ記憶
部３とが接続されており、データ入力部２から連続して
入力されるディジタルデータ（以下、単にデータとい
う）がデータ記憶部３に一旦記憶される。また、このロ
ーカルバス１には、データ処理を行なう複数のプロセッ
サユニット４ａ，４ｂ，４ｃが接続されており、これら
はデータ記憶部３に記憶されているデータが分配されて
処理する。

【００１４】プロセッサユニット４ａ，４ｂ，４ｃの処
理結果は、ＰＵ出力制御部５の制御のもとに、出力され
てバッファメモリ６ａまたは６ｂに一時記憶され、これ
らバッファメモリ６ａ，６ｂからは、ローカルバス１０
に接続されたＢＭ出力制御部７の制御のもとに、処理結
果が読み出されて、ローカルバス１０を介し、ローカル
バス９，１０間に接続される処理結果記憶部８に記憶さ
れる。

【００１５】ここで、ＰＵ出力制御部５とＢＭ出力制御
部７とは夫々異なるバッファメモリに接続され、バッフ
ァメモリ６ａ，６ｂの一方がＰＵ出力制御部５に接続さ
れてプロセッサユニット４ａ，４ｂ，４ｃの処理結果を
書き込んでいる最中に、他方がバッファメモリ出力制御
部に接続されて既に書き込まれている処理結果を読み出
せるようにする。

【００１６】図２は図１におけるバッファメモリ６ａ，
６ｂの制御系統を示す図であって、１０ａ，１０ｂ，１
１ａ，１１ｂはゲート、１２はインバータであり、図１
に対応する部分には同一符号をつけて重複する説明を省
略する。

【００１７】同図において、プロセッサユニット出力制
御回路５は、プロセッサユニット４ａ，４ｂ全てがデー
タを１回処理してそれらの処理結果をバッファメモリ６
ａまたは６ｂに転送し終わる毎に、これをＰＵ（プロセ
ッサユニット）ステータス信号ＰＵＳで持ってバッファ
メモリ出力回路７に通知し、バッファメモリ出力部７
は、このＰＵステータス信号ＰＵＳによる通知がある毎
に、ＢＭ（バッファメモリ）切替信号ＢＭＳを“Ｈ”
（ハイレベル），“Ｌ”（ローレベル）反転する。この
ＢＭ切替信号ＢＭＳによってゲート１０ｂ，１１ａがオ
ン，オフ制御され、また、このＢＭ切替信号ＢＭＳのイ
ンバータ１２による反転信号によってゲート１０ａ，１
１ｂがオン，オフ制御される。

【００１８】そこで、いま、ゲート１０ａ，１１ｂがオ
ンし、ＰＵ出力制御部５がバッファ６ａに、ＢＭ出力制
御部７がバッファメモリ６ｂに夫々接続されているとす
ると、プロセッサユニット４ａ，４ｂの処理結果がＰＵ
出力制御部５及びゲート１０ａを介してバッファメモリ
１に転送され、また、これと並行に、バッファメモリ６
ｂに一時記憶されている処理結果があるときには、この
処理結果がゲート１１ｂ，ＢＭ出力制御部７及びローカ
ルバス１０を介して処理結果記憶部８に転送され、そこ
に記憶される。

【００１９】全てのプロセッサユニット４ａ，４ｂが入
力したデータを１回処理し、その処理結果がバッファメ
モリ６ａに転送し終わると、ＰＵ出力制御部５はＰＵス
テータス信号ＰＵＳによってこれをＢＭ出力制御部７に
通知する。そこで、ＢＭ出力制御部７は、このＰＵステ
ータス信号ＰＵＳから各プロセッサユニット４ａ，４ｂ
が次の入力データの処理に移ったことを認識すると、Ｂ
Ｍ切替信号ＢＭＳをレベル反転し、ゲート１０ａ，１１
ｂをオフし、ゲート１０ｂ，１１ａをオンして、ＰＵ出
力制御部５に接続されるバッファメモリをバッファメモ
リ６ａからバッファメモリ６ｂに、ＢＭ出力制御部７に
接続されるバッファメモリをバッファメモリ６ｂからバ
ッファメモリ６ａに、夫々重ならないように切替える。

【００２０】即ち、プロセッサユニット４ａ，４ｂが１
回目の処理を行ない、その処理結果を転送し終わるまで
は、ＰＵ出力制御部５にはバッファメモリ６ａが接続さ
れており、ＢＭ出力制御部７にはバッファメモリ６ｂが
接続されているが、次に、プロセッサユニット４ａ，４
ｂが２回目の処理を開始すると、ＰＵ出力制御部５には
バッファメモリ６ｂが接続され、ＢＭ出力制御部７には
バッファメモリ６ａが接続されることになる。

【００２１】以上のバッファメモリの切替制御の流れを
図３により説明する。

【００２２】図２及び図３において、いま、バッファメ
モリ６ａにプロセッサユニット４ａ，４ｂの処理結果が
書き込まれており、バッファメモリ６ｂから先に書き込
まれた処理結果が読み出されているものとして、ＢＭ出
力制御部７はＰＵ出力制御部５から出力されるＰＵステ
ータス信号ＰＵＳを監視しており、これにより、全ての
プロセッサユニット４ａ，４ｂが処理結果を出力したか
否かをチェックする（ステップ１０１）。全てのプロセ
ッサユニット４ａ，４ｂが処理結果を出力し終わってい
る場合には、次に書込みに切り替えられて処理結果を一
時記憶するバッファメモリ６ｂで処理結果記憶部８への
処理結果の転送が終了しているか否かチェックし（ステ
ップ１０２）、終了している場合には、バッファメモリ
６ａをＢＭ出力制御部７に、バッファメモリ６ｂをＰＵ
出力制御部５に夫々接続を切り替え、終了していなけれ
ば、転送が終了するまでこの切替えを待つ（ステップ１
０３）。かかるバッファメモリの切替えが行なわれる
と、ＢＭ出力制御部７に接続されたバッファメモリ６ａ
から処理結果記憶部８への処理結果の転送とプロセッサ
ユニット４ａ，４ｂからバッファメモリ６ｂへの処理結
果の転送とが並行して行なわれる（ステップ１０４）。

【００２３】このようにして、新しい処理データをプロ
セッサユニット４ａ，４ｂで処理してバッファメモリに
転送しながら、前回処理して得られた処理結果の処理結
果記憶部８への転送を同時に行なうことができる。

【００２４】図１において、制御ＣＰＵ１は、データ入
力部２から入力されるデータをプロセッサユニット４
ａ，４ｂ，４ｃのどれに取り込み、処理させるかを制御
する。各プロセッサユニット４ａ，４ｂ，４ｃは、処理
すべきデータが入力されると、その処理を開始し、その
処理結果を一時記憶用のバッファメモリ６ａまたは６ｂ
に出力する。この際、プロセッサユニット出力制御部７
により、出力の調停が行なわれる。

【００２５】次に、プロセッサユニット４ａ〜４ｃの出
力制御の流れを図４を用いて説明する。

【００２６】プロセッサユニット４ａ〜４ｃのいずれか
から処理結果の転送要求があると（ステップ２０１）、
ＰＵ出力制御部５は、転送要求したプロセッサユニット
（ここでは、プロセッサユニット４ａとする）が何回目
の処理結果を転送しようとしているのかをチェックする
（ステップ２０２）。例えば、１回目の処理結果を転送
すべきものであるとき、この転送要求があったプロセッ
サユニット４ａが１回目の処理結果を転送しようとして
いるのかどうかをチェックし、１回目の処理結果であれ
ば、今回転送すべきデータであると判断し、２回目の処
理結果であれば、次回に他方のバッファメモリに転送す
べきデータであると判定する。

【００２７】かかる判定制御を図１，図２におけるＰＵ
出力制御部５の一具体例を示す図５を用いて説明する。
但し、１３ａ〜１３ｃはＰＵステータスレジスタ、１４
ａ〜１４ｃはアンドゲート、１５は判定回路であり、図
２に対応する部分には同一符号をつけて重複する説明を
省略する。

【００２８】同図において、プロセッサユニット４ａ，
４ｂ，４ｃ毎にＰＵステータスレジスタ１３ａ，１３
ｂ，１３ｃが設けられ、初期状態で“０”に設定されて
いる。この初期設定値“０”は反転して出力され、判定
値“１”としてアンドゲート１４ａ，１４ｂ，１４ｃに
供給される。

【００２９】かかる状態で、いま、プロセッサユニット
４ａが１回目の処理結果の転送を要求するものとする
と、このプロセッサユニット４ａは“１”の転送要求信
号をアンドゲート１４ａに送る。これにより、アンドゲ
ート１４ａの出力は“１”となり、これにより、判定回
路１５はプロセッサユニット４ａの処理結果が転送すべ
き１回目のものであると判定して、転送すべきデータと
認識する。これにより、判定回路１５は、上記のよう
に、プロセッサユニット４ａの処理結果をバッファメモ
リ６ａまたは６ｂに転送させる。

【００３０】そして、判定回路１５は、アンドゲート１
４ａから“１”の出力を受けると、このプロセッサユニ
ット４ａに対するＰＵステータス回路１３ａに“１”の
転送禁止信号ＴＰを送り、これを禁止値“１”に設定す
る。これにより、このＰＵステータス回路１３ａからア
ンドゲート１４ａに判定値“０”が供給され、プロセッ
サユニット４ａから次の２回目の処理結果の“１”の転
送要求信号があっても、アンドゲート１４ａの出力は
“０”であるから、この処理結果の転送は禁止される。

【００３１】プロセッサユニット４ｂ，４ｃについても
同様であり、全てのプロセッサユニット４ａ，４ｂ，４
ｃの処理結果のバッファメモリ６ａまたは６ｂへの転送
が終了し、ＰＵ出力制御部５がＰＵステータス信号ＰＵ
Ｓを出力すると、ＢＭ出力制御部７は、全てのプロセッ
サユニット４ａ，４ｂ，４ｃが１回目の処理結果をバッ
ファメモリ６ａまたは６ｂに転送し終わったと判定し、
上記のように、ＢＭ切替信号ＢＭＳをレベル反転してバ
ッファメモリ６ａ，６ｂの切替えを行なうが、これとタ
イミングが同期して、レジスタリセット信号ＲＲを出力
し、ＰＵ出力制御部５の全てのＰＵステータスレジスタ
１３ａ，１３ｂ，１３ｃを初期値“０”に設定する。こ
れにより、プロセッサユニット４ａ，４ｂ，４ｃの次の
２回目の処理結果の転送を可能にする。

【００３２】図４において、以上のように、転送要求が
あったプロセッサユニット４ａの処理結果が今回バッフ
ァメモリ６ａまたは６ｂに転送すべきものである場合に
は（ステップ２０２）、現在、他のプロセッサユニット
４ｂまたは４ｃがバッファメモリ６ａまたは６ｂに処理
結果を転送していないかをチェックし（ステップ２０
３）。転送中であれば、それが終わるまで待機する。そ
して、他のプロセッサユニットが転送していなければ、
さらに、他のプロセッサユニット４ｂまたは４ｃから転
送要求がないかどうかをチェックし（ステップ２０
４）、他になければ、このプロセッサユニット４ａにそ
の処理結果の転送を許可するが（ステップ２０５）、他
のプロセッサユニットから転送要求があった場合には
（ステップ２０４）、そのプロセッサユニットとプロセ
ッサユニット４ａとの優先順位のチェックを行ない（ス
テップ２０６）、これらのうちの優先順位の高い方のプ
ロセッサユニットに転送許可を与える（ステップ２０
５）。これは、優先順位の高いプロセッサユニットから
先に処理結果を転送することにより、入力データの取り
こぼしを防ぐためである。

【００３３】図６は図１，図２におけるＰＵ出力制御部
５の一具体例でのプロセッサユニット４ａ〜４ｃの優先
順位の判定（図４のステップ２０６）のための構成を示
すブロック図であって、図５に対応する部分には同一符
号をつけて重複する説明を省略する。

【００３４】同図において、制御ＣＰＵ１は、データ入
力部２から入力したデータをプロセッサユニット４ａ〜
４ｃにどのような順番で供給するのかを決定すると、デ
ータ入力を早く開始する順に夫々のプロセッサユニット
４ａ〜４ｃに優先順位を付け、ＰＵ出力制御部５内の判
定回路１５に、優先順位通知信号ＰＮにより、予め通知
する。これにより、判定回路１５は、プロセッサユニッ
ト４ａ〜４ｃ夫々の優先順位を判定することができる。

【００３５】ここで、プロセッサユニット４ａ〜４ｃの
優先順位を、それらのデータ入力順に付けるのは、次の
入力データの取りこぼしを防ぐためである。

【００３６】全てのプロセッサユニット４ａ〜４ｃがバ
ッファメモリ６ａまたは６ｂに１回目の処理結果を転送
し終わると、上記のように、これらバッファメモリ６
ａ，６ｂＢＭを切り替えられ、次の処理結果の転送を開
始する。ＢＭ出力制御部７は、この間に、１回目の処理
結果が書き込まれたバッファメモリ６ａまたは６ｂから
この処理結果を読み出し、処理結果記憶部８にローカル
バス１０を介して転送する。

【００３７】なお、この実施形態では、ＰＵ出力制御部
５は、プロセッサユニットの処理結果の転送を制御する
ために、ＰＵステータスレジスタ１３ａ〜１３ｃに専用
の転送禁止信号ＴＰを供給するようにしたが、この転送
禁止信号ＴＰの代わりに、図７に示すように、各プロセ
ッサユニット４ａ〜４ｃの処理結果のバッファメモリ６
ａまたは６ｂへの転送を許可する転送許可信号ＴＡで共
用してもよい。

【００３８】また、この実施形態では、データ入力部２
から入力したデータを記憶するデータ記憶部３を設けた
が、リニアセンサから連続して入力されるデータをリア
ルタイムに処理する場合には、このデータ記憶部３を介
すことなく、データ入力部２から直接プロセッサユニッ
ト４ａ〜４ｃにデータを伝送するようにしてもよい。

【００３９】さらに、この実施形態では、全てのプロセ
ッサユニット４ａ〜４ｃの処理結果を処理回数毎に複数
のバッファメモリ６ａ，６ｂに転送するようにしている
が、図８に示すように、ＰＵ出力制御部５やＢＭ出力制
御部７，プロセッサユニット４ａ〜４ｃ，バッファメモ
リ６ａ，６ｂからなる図１に示したような構成部分を複
数個設け（なお、各構成部分では、プロセッサユニット
を３個ずつ、バッファメモリを２個ずつ夫々示している
が、これらの個数については、２以上であれば、任意で
ある）、入力データを夫々の構成部分に分配供給するこ
とにより、同様の処理，転送を行なわせるようにしても
よい。この場合には、夫々のバッファメモリの内容を処
理結果記憶部８に転送する際に、バッファメモリ選択部
１６によって転送の調停を行なう。ここで、バッファメ
モリ選択部１６での調停も、ＰＵ出力制御部５と同様
に、バッファメモリに格納されている処理結果が何回目
の処理結果であるかを判定し、各プロセッサユニットの
優先順位から処理結果記憶部８に転送すべきバッファメ
モリを選択して、処理結果の転送を行なえばよい。

【００４０】図９は本発明による並列データ処理装置の
第２の実施形態を示すブロック図であって、１７はスケ
ジューリング制御部、１８は取込アドレス格納メモリで
あり、前出図面に対応する部分には同一符号をつけて重
複する説明を省略する。

【００４１】同図において、スケジューリング制御部１
７と取込アドレス格納メモリ１８とが設けられている以
外、前出図面に示す第１の実施形態と同様の構成をなし
ている。

【００４２】スケジューリング制御部１７は、プロセッ
サユニット４ａ〜４ｃのうちのどれが処理結果を転送し
たか、即ち、プロセッサユニット４ａ〜４ｃのうちのど
れが空き状態になったかを示す情報（空き情報ＶＩ）を
転送制御を行なっているＰＵ出力制御部５から受け取
り、これによって当該プロセッサユニットが全体として
何番目に処理結果の転送を行なったかを判定し、それに
対応した優先順位を当該プロセッサユニットに付け直
す。

【００４３】例えば、プロセッサユニット４ａ〜４ｃで
複数回に渡ってデータ処理を行なう場合、１回目の処理
結果をプロセッサユニット４ｂが最初に出力するとする
と、プロセッサユニット４ｂに１番高い優先順位を付
け、次に、プロセッサユニット４ａが処理結果を出力す
るとすると、このプロセッサユニット４ａに１番目に高
い優先順位を付ける。このように付け直した優先順位
は、図４のステップ２０６及び図６で説明したように、
優先順位通知信号ＰＮとして、ＰＵ出力制御部５に送信
し、処理結果の出力調停の判定に用いる。

【００４４】また、優先順位を付け直したプロセッサユ
ニットに対して、このプロセッサユニットの次回の処理
のための入力データの供給順序を規定する取込アドレス
を計算し、これを取込アドレス格納メモリ１８に格納す
る。制御ＣＰＵ１は、この取込アドレス格納メモリ１８
に格納されている取込アドレスに従う順序で入力データ
をプロセッサユニット４ａ〜４ｃに供給する。

【００４５】例えば、１回目の入力データをプロセッサ
ユニット４ａ，プロセッサユニット４ｂ，プロセッサユ
ニット４ｃの順に供給したものとして、この１回目の処
理結果をプロセッサユニット４ｂが最初に出力するもの
とすると、スケジューリング制御部１７がＰＵ出力制御
部５からの空き情報ＶＩに基づいてこのプロセッサユニ
ット４ｂが最初に処理結果を出力したことを判定し、こ
の判定結果に基づいてこのプロセッサユニット４ｃが取
り込んだデータの次に入力される次回処理の最初のデー
タをこのプロセッサユニット４ｂに供給すべきことを示
す取込アドレスを取込アドレス格納メモリ１８に設定す
る。次に、プロセッサユニット４ａが処理結果を出力す
ると、同様にして、プロセッサユニット４ｂが取り込ん
だ次回処理のデータの次に入力されるデータをこのプロ
セッサユニット４ａに供給すべきことを示す取込アドレ
スを取込アドレス格納メモリ１８に設定する。

【００４６】このようにすることにより、各プロセッサ
ユニットの空き時間を減少させ、プロセッサユニットの
使用率を向上させることができる。

【００４７】図１０は本発明による並列データ処理装置
の第３の実施形態を示すブロック図であって、１９は処
理結果合成制御部であり、前出図面に対応する部分には
同一符号をつけて重複する説明を省略する。

【００４８】同図において、この実施形態は、ＢＭ出力
制御部７と処理結果記憶部８との間に処理結果合成制御
部１９を設けたものであり、これ以外の構成は図１に示
した実施形態と同様である。

【００４９】この処理結果合成制御部１９は、入力デー
タと同様の配置に出力データを、出力データに添付され
ているヘッダ情報をもとに、並び替えるものである。こ
こで、この出力データの形式としては、図１１（ａ）に
示すように、ヘッダと処理結果とで構成されており、こ
のヘッダは、同図（ｂ）に示すように、入力データの水
平方向取込開始アドレスＨＳＡ，垂直方向取込開始アド
レスＶＳＡ，水平方向取込幅ＨＷ，垂直方向取込幅Ｖ
Ｗ、この処理結果を出力したプロセッサユニットの処理
回数ＰＲ及びこのプロセッサユニット内での処理内容Ｐ
Ｃなどのデータから構成されている。

【００５０】このヘッダは、プロセッサユニットが処理
結果を出力する際に、その処理結果の先頭に添付される
ようにする。処理結果合成記憶部１９では、このヘッダ
からプロセッサユニットの処理結果が入力データのどの
位置のものであるかを判定し、処理結果記憶部８のこれ
に対応する位置に格納する。

【００５１】例えば、データ入力部２からの入力データ
を画像データとし、３個のプロセッサユニット４ａ，４
ｂ，４ｃが、１画像毎に、３回に分けて処理するもの場
合、図１２（ａ）に示すように、入力画像は９個の部分
画像Ｉ_ij（但し、ｉ，ｊ＝１，２，３）に分割され、３
個の部分画像Ｉ_i1がプロセッサユニット４ａ，４ｂ，４
ｃによる１回目の処理対処となり、次の３個の部分画像
Ｉ_i2が２回目の処理対処となり、さらに次の３個の部分
画像Ｉ_i3が３回目の処理対処となるが、処理結果記憶部
８では、全体の画像に対するこれら部分画像Ｉ_ijの位置
に対応して、これら部分画像Ｉ_ijの処理結果Ｏ_ijの格納
位置が決められている。

【００５２】そこで、いま、１回目の処理として、プロ
セッサユニット４ａが部分画像Ｉ₁₁を、プロセッサユニ
ット４ｂが部分画像Ｉ₂₁を、プロセッサユニット４ｃが
部分画像Ｉ₃₁を夫々処理するものとすると、それらの処
理結果Ｏ₁₁，Ｏ₂₁，Ｏ₃₁は、処理結果合成制御部１９に
より、図１２（ｂ）に示すように、処理結果記憶部８の
決められた位置に夫々格納されることになる。

【００５３】また、２回目の処理として、プロセッサユ
ニット４ｂが部分画像Ｉ₁₂を、プロセッサユニット４ａ
が部分画像Ｉ₂₂を、プロセッサユニット４ｃが部分画像
Ｉ₃₂を夫々処理するものとすると、それらの処理結果Ｏ
₁₂，Ｏ₂₂，Ｏ₃₂は、処理結果合成制御部１９がそれらの
ヘッダの内容を確認することにより、図１２（ｂ）に示
すように、その処理がどのプロセッサユニットでなされ
たかにかかわらず、処理結果記憶部８の部分画像Ｉ₁₂，
Ｉ₂₂，Ｉ₃₂に対して決められた位置に夫々格納されるこ
とになる。

【００５４】このように、画像を複数に分割して複数の
プロセッサユニットで分担して処理しても、処理結果記
憶部８では、夫々の部分画像データの処理結果が予め設
定される位置に夫々格納されることになり、処理結果記
憶部８から画像データの処理結果を読み出すときには、
もとの画像データの順でその処理結果を読み出すことが
できる。

【００５５】図１３は本発明による並列データ処理装置
の第４の実施形態を示すブロック図であって、２０は処
理結果再分配制御部であり、図１０に対応する部分には
同一符号をつけて重複する説明を省略する。

【００５６】同図において、この実施形態は処理結果再
分配制御部２０を備えており、これ以外の構成は図１０
に示した第３の実施形態と同様である。

【００５７】この処理結果再分配制御部２０は、一度処
理した結果をプロセッサユニット４ａ〜４ｃで再度処理
させるものである。各プロセッサユニット４ａ〜４ｃに
は、制御ＣＰＵ１で予め設定されるスケジューリングに
従ってデータが供給されるものであり、処理結果再分配
制御部２０は、このスケジューリングに従って、処理結
果記憶部８からデータの処理結果を読み出してローカル
バス９に伝送するタイミングを制御する。

【００５８】例えば、異物や欠陥などの自動検査装置か
らの画像データを入力画像データとする場合、かかる画
像データに対して平滑化処理や微分処理，２値化処理，
ラベリング処理の複数の処理を行なうものであるが、こ
のような場合においても、図１４に示すように、画像を
分割して処理しても処理に支障がない平滑化処理（ステ
ップ３０１）や微分処理（ステップ３０２），２値化処
理（ステップ３０３）のような画素近傍処理を各プロセ
ッサユニット４ａ〜４ｃで一度に行ない、その処理結果
を処理結果記憶部８に図１２で説明したように格納し、
しかる後、大局的処理であるラベリング処理（ステップ
３０４）をプロセッサユニット４ａ〜４ｃのいずれか１
つを使用して処理するように、制御ＣＰＵ１でスケジュ
ーリングする。

【００５９】ラベリング処理を行なうために、処理結果
記憶部８からステップ３０１〜３０３の処理結果をロー
カルバス９に伝送するタイミングは、データ入力部２か
らのデータ入力が終了していれば、処理結果再分配制御
部２０により、処理が終了しているプロセッサユニット
４ａ〜４ｃのいずれか１つにデータ入力条件を設定し、
しかる後、直ちに処理結果記憶部８から処理結果を読み
出して伝送する。また、データ入力部２からのデータ入
力が終了していなければ、このデータ入力が終了するま
で待機し、処理結果再分配制御部２０により、プロセッ
サユニット４ａ〜４ｃのいずれかの処理が終了している
ものにデータ入力条件を設定して、これに処理記憶部８
から処理結果を読み出して伝送する。

【００６０】ここで、データ入力部２からのデータ入力
の終了判定は制御ＣＰＵ１で行なわれる。また、このデ
ータ入力が終了していない場合には、データ記憶部３に
入力データを一旦格納するようにし、その間に処理結果
記憶部８からの処理結果を再処理させるようにしてもよ
い。

【００６１】さらに、図１５に示すように、さらに、ス
ケジューリング制御部１７と取込アドレス格納メモリ１
８とを組み込み、優先順位とデータ入力の制御とを同時
に行なうようにしてもよい。これにより、各プロセッサ
ユニット４ａ〜４ｃが同一の処理を実行するSIMD（Sing
le Instruction Stream Multiple Data Streams）型と
各プロセッサユニット４ａ〜４ｃが異なる処理を実行可
能なMIMD（Multiple Instruction Stream Multiple Dat
a Streams）型との双方の機能を合わせ持つ並列データ
処理装置を提供することができる。

【００６２】なお、図９や図１０などに示した各実施形
態についても、図８で示したように、複数の構成部分か
らなるようにしてもよい。

【００６３】以上のように、各実施形態では、複数のプ
ロセッサユニットを用いても、入力データをリアルタイ
ムで、かつ取りこぼしなく処理することができ、また、
同じデータに対して複数の処理も可能とするものである
から、例えば、異物や欠陥などの自動検査装置などに用
いて好適なものとなる。

【００６４】

【発明の効果】以上説明したように、本発明によれば、
各プロセッサユニットからバッファメモリへの処理結果
の転送要求があった場合には、転送要求到着順と転送要
求があったプロセッサユニットの優先順位及び処理回数
とから、どのプロセッサユニットの処理結果をバッファ
メモリに転送すべきかを判定し、該当するプロセッサユ
ニットに転送許可を与えるものであるから、必要最小限
度のプロセッサユニットを用い、リアルタイムで取りこ
ぼしなくデータを処理することができる。

【００６５】また、本発明は、処理結果を出力したプロ
セッサユニットに対して優先順位を付け直し、付け直し
た優先順位が高い順にデータ入力を行なうようにして、
データ入力条件を設定し直するものであるから、プロセ
ッサユニットの使用率を向上させることができる。

【図面の簡単な説明】

【図１】本発明による並列データ処理装置の一実施形態
を示すブロック図である。

【図２】図１におけるバッファメモリの制御系統を示す
図である。

【図３】図２に示す制御系統によるバッファメモリの切
替制御の流れを示すフローチャートである。

【図４】図１におけるプロセッサユニットの出力制御の
流れを示すフローチャートである。

【図５】図１，図２におけるプロセッサユニット出力制
御部の一具体例を示すブロック図である。

【図６】図１，図２におけるプロセッサユニット出力制
御部の他の具体例を示すブロック図である。

【図７】図１，図２におけるプロセッサユニット出力制
御部のさらに他の具体例を示すブロック図である。

【図８】本発明による並列データ処理装置の他の実施形
態を示すブロック図である。

【図９】本発明による並列データ処理装置のさらに他の
実施形態を示すブロック図である。

【図１０】本発明による並列データ処理装置のさらに他
の実施形態を示すブロック図である。

【図１１】本発明による並列データ処理装置でのデータ
形式の一具体例を示す図である。

【図１２】図十に示した実施形態の動作を示す図であ
る。

【図１３】本発明による並列データ処理装置のさらに他
の実施形態を示すブロック図である。

【図１４】図１３に示す実施形態の処理動作を示すフロ
ーチャートである

【図１５】本発明による並列データ処理装置のさらに他
の実施形態を示すブロック図である。

【図１６】従来の並列データ処理装置の一例を示すブロ
ック図である。

【符号の説明】

１制御ＣＰＵ２データ入力部３データ記憶部４ａ〜４ｃプロセッサユニット５プロセッサユニット出力制御部６ａ，６ｂバッファメモリ７バッファメモリ出力制御部８処理結果記憶部９，１０ローカルバス１３ａ〜１３ｃＰＵステータスレジスタ１４ａ〜１４ｃアンドゲート１５判定回路１６バッファメモリ選択部１７スケジューリング制御部１８取込アドレス格納メモリ１９処理結果合成制御部２０処理結果再分配制御部

Claims

【特許請求の範囲】

【請求項１】デジタルデータを時系列的に入力するデ
ータ入力部と、該入力データを記憶するデータ記憶部
と、該データ記憶部のデータを並列に処理する複数のプ
ロセッサユニットと、該プロセッサユニットによる処理
結果を記憶する処理結果記憶部と、全体を制御するＣＰ
Ｕとを有し、該入力データを複数回にわたって該各プロ
セッサユニットに分配，処理する並列データ処理装置に
おいて、該複数のプロセッサユニットと該処理結果記憶部との間
に複数のバッファメモリと、該プロセッサユニットの処理結果を、その処理回数毎
に、該複数のバッファメモリを切り替えて一時記憶させ
るプロセッサユニット出力制御手段とを設けたことを特
徴とする並列データ処理装置。
【請求項２】請求項１記載の並列データ処理装置にお
いて、前記複数のプロセッサユニットに優先順位を付け、複数
の前記プロセッサユニットから処理結果の転送要求があ
ると、これら転送要求があったプロセッサユニットの優
先順位を判定し、優先順位の高い方の該プロセッサユニ
ットから転送要求を受け付ける優先順位判定部と、該プロセッサユニット毎の処理結果の転送回数を記憶す
る複数のレジスタと、転送要求のあった前記プロセッサユニットの処理回数を
これに対応する該レジスタの値により認識し、該認識結
果に基づいて転送すべきデータか否かを決定する処理回
数判定部とを設け、前記プロセッサユニット出力制御手段は、複数の前記プ
ロセッサユニットから前記バッファメモリに処理結果を
書き込む際、該優先順位判定部と該処理回数判定部との
判定結果から書き込み許可の判定を行なうことを特徴と
する並列データ処理装置。
【請求項３】請求項２記載の並列データ処理装置にお
いて、前記優先順位判定部は、複数の前記プロセッサユニット
に対し、データ処理を開始する順番で前記優先順位を付
けることを特徴とする並列データ処理装置。
【請求項４】請求項１乃至３のいずれか１つに記載の
並列データ処理装置において、前記プロセッサユニット出力制御手段により選択されな
かった前記バッファメモリに対して、前記処理結果記憶
部への前記処理結果の転送を行わせるバッファメモリ出
力制御手段を有することを特徴とする並列データ処理装
置。
【請求項５】請求項４記載の並列データ処理装置にお
いて、前記ＣＰＵ，前記データ入力部と前記データ記憶部と前
記プロセッサユニットと前記処理結果記憶部とに接続さ
れ、前記データ入力部からの前記入力データを伝送する
ためのローカルバスと、前記処理結果記憶部と前記バッファメモリ出力制御手段
とに接続され、前記プロセッサユニットでの処理結果を
前記バッファメモリから前記前記処理結果記憶部に伝送
するためのローカルバスとを有することを特徴とする並
列データ処理装置。
【請求項６】請求項５記載の並列データ処理装置にお
いて、前記バッファメモリに処理結果を出力した前記プロセッ
サユニットに対し、その処理結果を出力した順番に優先
順位を付け直し、付け直した優先順位が高い前記プロセ
ッサユニットから順に次回の前記入力データを取り込む
ように、データ入力に必要な条件を設定し直すスケジュ
ーリング制御部を設けたことを特徴とする並列データ処
理装置。
【請求項７】請求項５記載の並列データ処理装置にお
いて、前記プロセッサユニットで処理して得られる処理結果に
対して処理したデータの情報がヘッダとして付加されて
おり、前記処理結果記憶部に処理結果を格納する際に、該ヘッ
ダから処理結果を並び替える処理結果合成制御部を設け
たことを特徴とする並列データ処理装置。
【請求項８】請求項７記載の並列データ処理装置にお
いて、前記処理結果合成制御部によって並べ替えて前記処理結
果記憶部に格納された処理結果を前記プロセッサユニッ
トに再分配する処理結果再分配制御部を設け、前記処理
結果を複数回に前記プロセッサユニットで処理すること
を特徴とする並列データ処理装置。
【請求項９】請求項８記載の並列データ処理装置にお
いて、前記プロセッサユニットで処理する内容及び処理順に応
じて、前記データ入力部，前記データ記憶部もしくは前
記処理結果記憶部のいずれから前記プロセッサユニット
にデータを入力するかを判定し、データ入力のスケジュ
ーリングを行なうデータ入力スケジューリング手段を設
けたことを特徴とする並列データ処理装置。