JPH11162157A - メモリ装置および画像生成装置 - Google Patents

Abstract

(57)【要約】 【課題】ＦＩＦＯメモリでは、通常レイタンシーが４程
度あるので、入力されたデータを即座に読み出して処理
に用いることができない。 【解決手段】入力レジスタ１１０に記憶されたデータを
ＲＡＭ１２０に記憶するのとは別に、中間レジスタ１３
１、１３２に順にシフトさせておき、これら各レジスタ
およびＲＡＭ１２０から読み出されたデータを記憶する
出力レジスタ１４０の各データを選択回路１５０で選択
できるようにしておく。リード要求が生じたのが、その
データの入力後１サイクル目の場合は入力レジスタ１１
０のデータを、２サイクル目の場合は第１の中間レジス
タ１３１のデータを、３サイクル目の場合は第２の中間
レジスタ１３２のデータを、４サイクル目以降の場合は
出力レジスタ１４０のデータを各々選択して出力すれ
ば、リード要求に応じて即座にデータを出力できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力したデータを
直ちに読み出すことが可能な先入れ先出し形式（以降、
ＦＩＦＯ(First In First Out)形式と言う。）のメモリ
装置、および、そのＦＩＦＯ形式のメモリ装置を用いて
３次元画像の生成を効率よく行うことのできる画像生成
装置に関する。

【０００２】

【従来の技術】入力したデータを入力した順に読み出す
いわゆるＦＩＦＯメモリは、種々の電子回路において広
く使用されている。特に近年、あらゆる電子機器におい
て処理速度の向上が図られているため、結果的に各処理
部間でのデータの処理速度に差異が生じたり、適切に同
期をとってデータを転送することが難しくなるなどの問
題が生じており、これを解決するために、各処理部間に
緩衝手段としてＦＩＦＯメモリを設けることが多くなっ
ている。たとえば、ＣＡＤ装置やゲーム機器などに用い
られる３次元画像を生成する画像処理装置などは、座標
変換やテクスチャマッピング、各画素に対する特殊効果
処理などの、多数の画素に対して所定の処理を高速に行
う各種の処理部が順次接続されて構成されている。そし
て、これらの各処理部の間におけるデータ転送を高速か
つ適切に行うために、ＦＩＦＯメモリが多数使用されて
いる。

【０００３】そのようなＦＩＦＯメモリには種々の構成
のものがあるが、比較的記憶段数の少ないもの、たとえ
ば記憶ワード数が４ワードとか８ワード程度のものは、
記憶素子としてレジスタが用いられる場合が多い。ま
た、それ以上の記憶段数、たとえば３２ワードとか６４
ワードとかの記憶容量を有するものは、記憶素子として
デュアルポートＲＡＭなどのメモリを用いるものが多
い。たとえば、記憶素子としてデュアルポートＲＡＭを
用いたそのようなＦＩＦＯメモリは、一般的には、入力
されるデータを一旦記憶する入力レジスタ、実際にデー
タを記憶するデュアルポートＲＡＭ、出力データを一旦
記憶する出力レジスタ、および、デュアルポートＲＡＭ
を制御する制御部などにより構成される。

【０００４】

【発明が解決しようとする課題】しかしながら、そのよ
うなＦＩＦＯメモリにおいては、通常、入力したデータ
を即座に読み出すことができないため、各処理装置間で
効率よく適切にデータの転送が行えない場合があるとい
う問題がある。

【０００５】たとえば、前述したデュアルポートＲＡＭ
を用いたＦＩＦＯメモリにおいては、データを入力端子
に印加してから、次のサイクルで入力レジスタにデータ
がセットされ、２サイクル目でデュアルポートＲＡＭに
データが記憶され、３サイクル目でそのデータが読み出
され、４サイクル目でそのデータが出力レジスタにセッ
トされて外部に出力される。したがって、ＦＩＦＯメモ
リを介してデータの転送を行っている場合には、データ
がＦＩＦＯメモリの入力部に印加されてから、４サイク
ル目でなければ使用できないことになる。

【０００６】データが相当数入力され、ＦＩＦＯメモリ
に十分な数のデータが記憶されてからそのデータを読み
出すような場合には、このような待ちサイクル数（以
後、これをレイタンシーと言う。）は全く問題とならな
いが、入力されたデータを少しでも早く、即座に処理し
たい場合などには、データが入力されてから４サイクル
処理が待たされるということは大きな問題である。デー
タの読み出しが比較的に高速に行えてデータの入力が離
散的な場合には、このレイタンシーの値が大きいと、各
データを利用するごとに数サイクル待機しなければなら
ないことになり、処理の効率が悪くなるという問題も生
じる。また、このレイタンシーの値が大きいと、精密な
回路設計を行おうとすると、ＦＩＦＯメモリから実際に
有効なデータを読み出せるタイミングを考慮する必要が
あり、回路設計が難しくなるという問題もある。

【０００７】前述したような画像生成装置においても、
大量の画素データをリアルタイムで処理する必要があ
り、前段の処理で生成されたデータに対して直ちに、そ
して効率よく処理を施す必要がある。しかしながら、レ
イタンシーの大きいＦＩＦＯメモリを各処理部の間のデ
ータ転送手段として用いた場合には、無駄なデータ待ち
時間が発生して効率よく所望の処理が行えなくなるとい
う問題が生じる。したがって、このような画像生成装置
においては特に、レイタンシーのより小さいＦＩＦＯメ
モリを用いたいという要望がある。

【０００８】したがって本発明の目的は、データが印加
されてから出力されるまでの待ちサイクル数であるレイ
タンシーがより小さいＦＩＦＯ形式のメモリ装置を提供
することにある。また本発明の他の目的は、各処理手段
でのデータの転送が即座に行え、これにより所望の画像
処理を効率よく行えるような画像処理装置を提供するこ
とにある。

【０００９】

【課題を解決するための手段】前記課題を解決するため
に、メモリ回路にデータを印加してから読み出せるまで
の期間、そのデータを別のレジスタに記憶しておき、そ
のデータの読み出しが要求された場合には、そのレジス
タに記憶しているデータを出力するようにした。

【００１０】したがって本発明のメモリ装置は、入力さ
れるデータを複数の記憶領域に順に記憶するメモリ回路
と、要求に応じてメモリ回路に記憶されたデータを入力
順に読み出すメモリ読み出し手段と、メモリ回路に記憶
対象のデータを印加してから読み出されるまでのサイク
ル数に基づく所定数のレジスタがメモリ回路に印加され
た記憶対象のデータを順にシフトさせるように接続され
たシフトレジスタと、要求に応じて入力されたデータが
入力順に直ちに出力されるように、前記入力されている
データ、前記シフトレジスタの各レジスタに記憶されて
いる各データ、または、前記メモリ回路より読み出され
たデータのいずれか１つを選択し出力する出力データ選
択手段とを有する。

【００１１】このようなメモリ装置においては、順次入
力されるデータをメモリ回路に記憶する一方で、メモリ
回路に記憶したデータが出力可能になるまでの間、その
データをシフトレジスタ中をシフトさせておく。そし
て、データの出力が要求された場合に、メモリ回路より
そのデータを即座に読み出すことが可能な時は、メモリ
読み出し手段により読み出されるそのメモリ回路からの
データがデータ選択手段により選択され出力される。ま
た、メモリ回路よりそのデータを即座に読み出すことが
できない時は、そのデータはシフトレジスタのいずれか
のレジスタに記憶されているので、そのデータがデータ
選択手段により選択され出力される。

【００１２】また本発明の他のメモリ装置は、入力され
るデータを記憶する入力レジスタと、各々、複数の記憶
領域を有し、独立にアクセス可能で、記憶対象のデータ
を印加した次のサイクルには当該データを出力すること
ができる第１のメモリ回路および第２のメモリ回路と、
入力レジスタに記憶されたデータを第１のメモリ回路ま
たは第２のメモリ回路のいずれか一方に記憶する記憶制
御手段と、要求に応じて第１のメモリ回路および第２の
メモリ回路に記憶されたデータを入力順に読み出す読み
出し制御手段と、その読み出されたデータを記憶する出
力レジスタとを有する。

【００１３】このようなメモリ装置においては、入力さ
れるデータは一時的に入力レジスタに記憶され、その
後、第１のメモリ回路または第２のメモリ回路のいずれ
かに記憶制御手段により記憶される。第１のメモリ回路
または第２のメモリ回路に記憶されたデータは、データ
が印加されたサイクルの次のサイクル、すなわち、記憶
されたサイクルには直ちに読み出し可能である。したが
って、読み出し制御手段を介して読み出されたそのデー
タを一旦出力レジスタに記憶し出力したとしても、デー
タをメモリ装置に印加してから２サイクル目にはそのデ
ータは出力される。また、このメモリ装置は、第１およ
び第２の２つのメモリ回路を有しているので、記憶制御
手段および読み出し制御手段が各々異なるメモリ回路を
アクセスすることにより、データの記憶と再生が同時に
行われる。

【００１４】また、本発明の画像生成装置は、任意の３
次元立体モデルが少なくとも３次元位置情報を有する頂
点によって示される基本多角形の集合として示されてい
る３次元画像データのその基本多角形の頂点に対して所
定の座標変換を行う座標変換手段と、その頂点のデータ
に基づいて前記基本多角形の画素データを生成する画素
データ生成手段と、生成された画素データを順次記憶す
るＦＩＦＯメモリと、生成された各画素データを順次前
記ＦＩＦＯメモリより読み出し、所望のテクスチャパタ
ンを用いてテクスチャマッピングし、表示用３次元画像
データを生成するテクスチャマッピング手段と、生成さ
れた表示用３次元画像データとして記憶する画像メモリ
と、記憶された表示用３次元画像データより所望の領域
のデータを読み出し表示用画面データとして出力する出
力手段とを有し、前記ＦＩＦＯメモリとして、前記本発
明のメモリ装置を有する。

【００１５】そしてこの画像生成装置においては、任意
の３次元立体モデルの基本多角形の集合として示されて
いる３次元画像データに対して、まず座標変換手段にお
いて、その基本多角形の前記頂点に対して所望の座標変
換を行い、その座標変換された基本多角形の頂点のデー
タに基づいて画素データ生成手段において各画素データ
を生成する。その生成された画素データは、順次ＦＩＦ
Ｏメモリを介してテクスチャマッピング手段に入力さ
れ、所望のテクスチャパタンを用いてテクスチャマッピ
ングされ、所定の画像メモリに記憶される。そして、記
憶された画像データより所望の領域のデータが読み出さ
れ、表示用に出力される。

【００１６】

【発明の実施の形態】第１の実施の形態 本発明の第１の実施の形態について図１〜図３を参照し
て説明する。本第１の実施の形態においては、家庭用ゲ
ーム機などに適用される任意の３次元物体モデルに対す
る所望の３次元画像を、ディスプレイ上に高速に表示す
る３次元コンピュータグラフィックスシステムに、本発
明のＦＩＦＯ形式のメモリ装置を適用した場合について
説明する。

【００１７】まず、その本発明のメモリ装置を適用す
る、３次元コンピュータグラフィックスシステムについ
て図１を参照して説明する。この３次元コンピュータグ
ラフィックスシステムは、立体モデルを単位図形である
三角形（ポリゴン）の張り合わせとして表現しておき、
このポリゴンを描画することで表示画面の各画素の色を
決定しディスプレイに表示するポリゴンレンダリング処
理を行うシステムである。また、３次元コンピュータグ
ラフィックスシステム１においては、平面を表わす
（ｘ、ｙ）座標のほかに、奥行きを表わすｚ座標を用い
て３次元物体を表わし、またこのｘ、ｙ、ｚの３つの座
標で３次元空間内の任意の１点を特定する。

【００１８】図１は、その３次元コンピュータグラフィ
ックスシステム１の構成を示すブロック図である。３次
元コンピュータグラフィックスシステム１は、入力部
２、３次元画像生成装置３および表示装置４を有する。
また、３次元画像生成装置３は、ジオメトリ演算部３
２、パラメータ演算部３３、画素発生部３４、ＦＩＦＯ
メモリ装置１００、マッピング部３５、テクスチャメモ
リ３６、メモリ制御部３７、画像メモリ３８およびディ
スプレイ制御部３９を有する。

【００１９】まず、各部の構成・機能について説明す
る。入力部２は、３次元画像生成装置３に対して、表示
対象の立体モデルのデータを入力する。本実施の形態に
おいては、３次元コンピュータグラフィックスシステム
１は家庭用ゲーム機に適用されているので、入力部２
は、その家庭用ゲーム機のゲーム自体を制御する主制御
装置などに接続される。その主制御装置においては、ゲ
ームの進行状況などに基づいて表示する画面を決定し、
その画面表示に必要な立体モデルを選択し、その表示方
法の情報を生成する。したがって入力部２は、これらの
情報を、家庭用ゲーム機の主制御装置より受け取り、３
次元画像生成装置３へ入力するのに適した形態に変換す
るなどして３次元画像生成装置３に入力する。具体的に
は、入力部２は、前述したような表示する立体モデルの
ポリゴンデータを３次元画像生成装置３のジオメトリ演
算部３２に入力する。また、その入力されるポリゴンの
データは、各頂点のｘ，ｙ，ｚ座標データおよびカラ
ー、透明度、テクスチャなどの付随データである。

【００２０】ジオメトリ演算部３２は、入力部２より入
力されたポリゴンを、３次元空間中の所望の位置に配置
させその位置におけるポリゴンデータを生成する。具体
的には、ポリゴンの各頂点（ｘ、ｙ、ｚ）ごとに、並進
変換、平行変換および回転変換などの幾何学的変換処理
（ジオメトリ変換処理という場合もある）を行う。ジオ
メトリ変換処理を行ったポリゴンデータは、パラメータ
演算部３３に出力される。

【００２１】パラメータ演算部３３は、ジオメトリ演算
部３２から入力されたポリゴンのデータ、すなわち、ポ
リゴンの各頂点のデータに基づいて、画素発生部３４に
おいてポリゴン内部の画素データを発生するために必要
なパラメータを求め、画素発生部３４に出力する。具体
的にはたとえば、カラー、奥行きおよびテクスチャの傾
きの情報などを求める。

【００２２】画素発生部３４は、ジオメトリ演算部３２
でジオメトリ変換処理が行われたポリゴンデータ、およ
び、パラメータ演算部３３で求められたパラメータに基
づいて、ポリゴンの各頂点間を線型補間してポリゴン内
部およびエッジ部分の画素データを発生する。また画素
発生回路３４は、画素データの表示に対応した所定の２
次元平面上でのアドレスの生成を行う。生成された画素
データおよびアドレスは順次ＦＩＦＯメモリ装置１００
に入力される。

【００２３】ＦＩＦＯメモリ装置１００は、画素発生部
３４で生成された画素データおよびアドレスを順次記憶
し、マッピング部３５より入力順に順次読み出されるバ
ッファである。そして特にこのＦＩＦＯメモリ装置１０
０は、画素発生部３４からデータが入力された後の次の
サイクルより、直ちにマッピング部３５よりそのデータ
の読み出しが可能な、レイタンシーが１のＦＩＦＯメモ
リ装置である。このＦＩＦＯメモリ装置１００の構成に
ついては後に詳述する。

【００２４】マッピング部３５は、ＦＩＦＯメモリ装置
１００より画素発生部３４で生成された画素データおよ
びアドレスを読み出し、その画素データに対して、テク
スチャメモリ３６に格納されているテクスチャデータを
用いて、テクスチャマッピング処理を行う。テクスチャ
マッピング処理を行った画素データおよびアドレスは、
メモリ制御部３７にに出力する。

【００２５】テクスチャメモリ３６は、マッピング部３
５でテクスチャマッピングする際に用いるテクスチャパ
タンを記憶しておくメモリである。

【００２６】メモリ制御部３７は、マッピング部３５か
ら入力される画素データおよびアドレス、および、既に
画像メモリ３８に記憶されている対応する画素データに
基づいて、新たな画素データを生成し、画像メモリ３８
に記憶する。すなわち、メモリ制御部３７は、マッピン
グ部３５から入力されるアドレスに対応した画素データ
を画像メモリ３８から読み出し、その画素データと、マ
ッピング部３５から入力された画素データとを用いて、
所望の画素演算処理を行い、得られた画素データを画像
メモリ３８へ書き込む。また、メモリ制御部３７は、デ
ィスプレイ制御部３９から表示領域が指定された場合に
は、その表示領域の画素データを、画像メモリ３８から
読み出し、ディスプレイ制御部３９に出力する。

【００２７】画像メモリ３８は、表示用の画像データを
記録するメモリであり、同時にアクセスすることができ
る２つのメモリバッファ、フレームバッファとＺバッフ
ァを有する。フレームバッファには、各画素のカラー情
報であるフレームデータが格納される。また、Ｚバッフ
ァには、各画素の奥行き情報（Ｚ値）であるＺデータが
格納される。

【００２８】ディスプレイ制御部３９は、メモリ制御部
３７を介して画像メモリ３８より読み出した表示領域の
画素データを、表示装置４により表示可能なたとえば所
定のアナログ信号に変換し、表示装置４に出力する。な
お、これに先立ちディスプレイ制御部３９は、メモリ制
御部３７に対して、表示すべき表示領域の画素データの
要求を行う。

【００２９】表示装置４は、本実施の形態においては、
通常家庭などで用いられているビデオ入力端子などを有
するテレビジョン受信機である。３次元画像生成装置３
のディスプレイ制御部３９からは、ビデオ信号入力端子
を介してアナログビデオ信号が入力され、その信号に基
づいて３次元映像を画面上に表示する。

【００３０】次に、この３次元コンピュータグラフィッ
クスシステム１の動作について説明する。まず、家庭用
ゲーム機のゲーム自体を制御する主制御装置などにおい
て、表示する３次元画像が決定されると、その画面表示
に必要な立体モデルの情報が入力部２に入力される。入
力部２はこの情報に基づいて、その画像を表示するため
の立体モデルのポリゴンデータを３次元画像生成装置３
に入力する。３次元画像生成装置３に入力された各ポリ
ゴンデータは、まず、ジオメトリ演算部３２において、
画面表示のために３次元空間中の所望の位置に配置され
るように、並進変換、平行変換および回転変換などのジ
オメトリ変換処理が行われる。

【００３１】次に、座標変換の行われたポリゴンデータ
に対して、パラメータ演算部３３においてポリゴン内部
の画素データを発生するために必要なパラメータが求め
られ、画素発生部３４において、実際にポリゴンの各頂
点間を線型補間してポリゴン内部およびエッジ部分の画
素データが発生される。発生された画素データは、ＦＩ
ＦＯメモリ装置１００を介して順次マッピング部３５に
入力され、マッピング部３５において、テクスチャメモ
リ３６に記録されているテクスチャパタンデータを参照
して、テクスチャマッピング処理が行われ、生成された
画素データがメモリ制御部３７を介して画像メモリ３８
に記憶される。

【００３２】画像メモリ３８に記憶された画素データ
は、同様の経路により入力される他の画素データや任意
の制御データに基づいて適宜所望の処理が行われる。こ
れにより画像メモリ３８には常に最新の画像データが格
納され、画面表示に供される。すなわち、表示装置４に
表示するための所定の領域のデータの出力の要求がディ
スプレイ制御部３９からメモリ制御部３７に対して行わ
れ、その領域の画素データが適宜画像メモリ３８から読
み出され、ディスプレイ制御部３９において画面表示用
の所定の信号に変換され、表示装置４に出力される。こ
れにより、表示装置４には、所望の画像が画面に表示さ
れる。

【００３３】次に、ＦＩＦＯメモリ装置１００について
図２および図３を参照して説明する。前述したように、
３次元コンピュータグラフィックスシステム１において
は各構成部が順次所定の処理を行うことにより画面表示
用の所望の画像データを生成しているが、各構成部間に
おける、処理結果のデータの出力と処理対象のデータの
要求は、同期して行われているわけではない。具体的に
は、マッピング部３５では画素発生部３４で生成された
画素データに対してテクスチャマッピングの処理が施さ
れるが、画素発生部３４で画素データを生成するタイミ
ングと、マッピング部３５における処理対象の画素デー
タの要求タイミングとは、一致していない。そこで、こ
のタイミングの差を吸収するために、ＦＩＦＯメモリ装
置１００が画素発生部３４とマッピング部３５との間に
設けられている。

【００３４】このような、３次元コンピュータグラフィ
ックスシステム１に適用して好適な、ＦＩＦＯメモリ装
置１００の構成を図２に示す。ＦＩＦＯメモリ装置１０
０は、入力レジスタ（ＲＥＧ１）１１０、デュアルポー
トＲＡＭ（Ｄｐｏｒｔ ＲＡＭ）１２０、第１の中間レ
ジスタ（ＲＥＧ２）１３１、第２の中間レジスタ（ＲＥ
Ｇ３）１３２、出力レジスタ（ＲＥＧ４）１４０、選択
回路（ＭＵＸ）１５０、ライトポインタ部（Wpointer）
１６０、ライトレディ信号生成部（ＷＲＤＹ Gen）１７
０、リードポインタ部（Rpointer）１８０およびリード
レディ信号生成部（ＲＲＤＹ Gen）１９０を有する。

【００３５】まず、各部の構成・機能について説明す
る。入力レジスタ１１０は、ＦＩＦＯメモリ装置１００
に入力されるデータＤＡＴＡｉｎを一時的に記憶してお
くレジスタであり、ライトイネーブル信号ＷＥがアクィ
ブ時のクロックＣＬＫの立ち上がりタイミングで入力デ
ータＤＡＴＡｉｎを記憶する。入力レジスタ１１０に記
憶されたデータは、デュアルポートＲＡＭ１２０、第１
の中間レジスタ１３１および選択回路１５０に出力され
る。

【００３６】デュアルポートＲＡＭ１２０は、３２ビッ
ト×６４ワード構成の同時に書き込みおよび読み出しが
可能なメモリであり、入力レジスタ１１０を介して入力
されるデータを順に記録する。デュアルポートＲＡＭ１
２０には、そのデータ入力端子に入力レジスタ１１０に
記憶されたデータＲＡＭｉｎが印加されており、ライト
ポインタ部１６０からのライト制御信号に基づいて、そ
のデータがデュアルポートＲＡＭ１２０の記憶領域に順
に記憶される。また、デュアルポートＲＡＭ１２０に記
憶されたデータは、リードポインタ部１８０からのリー
ド制御信号に基づいて、記憶された順番にデータ出力端
子より読み出され出力される。

【００３７】デュアルポートＲＡＭ１２０においては、
これらの記憶動作および読み出し動作は、同じ時に全く
別個の独立した動作として行われる。なお、デュアルポ
ートＲＡＭ１２０において、印加したデータを直ちに出
力したとすると、データを印加した次のサイクルで記憶
が行われ、その次のサイクルで読み出される。すなわ
ち、デュアルポートＲＡＭ１２０は、レイタンシーが２
のメモリである。

【００３８】第１の中間レジスタ１３１および第２の中
間レジスタ１３２は、入力レジスタ１１０に記憶されて
いるデータを順に記憶するレジスタである。図示のごと
く、第１の中間レジスタ１３１および第２の中間レジス
タ１３２は、入力レジスタ１１０に対して直列に接続さ
れ、入力レジスタ１１０とともにシフトレジスタを構成
している。したがって、入力レジスタ１１０に印加され
たデータは、順次第１の中間レジスタ１３１および第２
の中間レジスタ１３２にシフトされる。また、入力レジ
スタ１１０を含めて各レジスタの出力は選択回路１５０
にも出力されている。したがって、入力レジスタ１１０
に印加されたデータは、これらのシフトレジスタ中をシ
フトされることにより、入力レジスタ１１０に印加後３
サイクルまでは、これらのいずれかのレジスタを介して
選択回路１５０に対して出力される。

【００３９】出力レジスタ１４０は、リードポインタ部
１８０より出力されるリード制御信号に基づいてデュア
ルポートＲＡＭ１２０より読み出されたデータＲＡＭｏ
ｕｔを記憶し、選択回路１５０に出力する。前述したよ
うに、デュアルポートＲＡＭ１２０のレイタンシーは２
なので、入力レジスタ１１０および出力レジスタ１４０
におけるデータ記憶サイクルを含めると、入力レジスタ
１１０にデータが印加されてから、デュアルポートＲＡ
Ｍ１２０を介してそのデータが出力レジスタ１４０より
出力されるまでには、最短で４サイクルとなる。

【００４０】選択回路１５０は、リードポインタ部１８
０から入力される選択信号ＳＥＬに基づいて、入力され
るデータのいずれか１つを選択し、ＦＩＦＯメモリ装置
１００からの出力データＤＡＴＡｏｕｔとして出力す
る。選択回路１５０には、入力レジスタ１１０に記憶さ
れているデータ、第１の中間レジスタ１３１に記憶され
ているデータ、第２の中間レジスタ１３２に記憶されて
いるデータ、および、出力レジスタ１４０に記憶されて
いるデータが各々入力されている。それらの各データ
は、前述したように、入力レジスタ１１０に印加されて
から１サイクル後のデータ、２サイクル後のデータ、３
サイクル後のデータ、および、４サイクル後以降のデー
タである。したがって、選択回路１５０は、読み出しが
要求されたデータがＦＩＦＯメモリ装置１００、すなわ
ち入力レジスタ１１０に印加された時に基づいて、それ
ら４個のデータのいずれかを選択し出力する。

【００４１】すなわち、要求されたデータが１サイクル
前に入力レジスタ１１０に印加されたばかりのデータの
時には入力レジスタ１１０から出力されるデータを選択
し、２サイクル前に入力レジスタ１１０に印加されたデ
ータの時には第１の中間レジスタ１３１から出力される
データを選択し、３サイクル前に入力レジスタ１１０に
印加されたデータの時には第２の中間レジスタ１３２か
ら出力されるデータを選択し、４サイクル前以前に入力
レジスタ１１０に印加されたデータの時には出力レジス
タ１４０から出力される通常にデュアルポートＲＡＭ１
２０から読み出されたデータを選択する。

【００４２】ライトポインタ部１６０は、ＦＩＦＯメモ
リ装置１００に入力されるライトイネーブル信号ＷＥに
基づいて、デュアルポートＲＡＭ１２０に対する記憶制
御信号を生成し、デュアルポートＲＡＭ１２０へのデー
タの記憶を制御する。また、ライトポインタ部１６０
は、そのライトイネーブル信号ＷＥに基づいて、入力レ
ジスタ１１０、第１の中間レジスタ１３１および第２の
中間レジスタ１３２に対するデータの記憶も制御する。
なお、ライトポインタ部１６０は、後述するライトレデ
ィ信号生成部１７０により書き込み可能状態となってい
る時のみ有効となる。

【００４３】ライトレディ信号生成部１７０は、ＦＩＦ
Ｏメモリ装置１００にデータをさらに記憶することがで
きるか否かを示すライトレディ信号ＷＲＤＹを生成する
回路である。ライトレディ信号生成部１７０は、ライト
ポインタ部１６０およびリードポインタ部１８０におい
て管理されているデュアルポートＲＡＭ１２０に対する
ライトアドレスおよびリードアドレス、および、それの
遷移状態に基づいて生成される。

【００４４】リードポインタ部１８０は、ＦＩＦＯメモ
リ装置１００に入力される読み出し要求信号であるリー
ドイネーブル信号ＲＥに基づいて、デュアルポートＲＡ
Ｍ１２０に対するリード制御信号を生成し、デュアルポ
ートＲＡＭ１２０に印加する。これにより、デュアルポ
ートＲＡＭ１２０から所望のデータが読み出され、出力
レジスタ１４０に出力される。なおリードポインタ部１
８０は、後述するリードレディ信号生成部１９０により
読み出し可能状態となっている時、および、リードイネ
ーブル信号ＲＥがライトイネーブル信号ＷＥと同時に入
力された時にのみ有効となる。

【００４５】また、リードポインタ部１８０は、リード
イネーブル信号ＲＥが入力されたサイクルと出力対象の
データがＦＩＦＯメモリ装置１００に入力されたサイク
ルとの関係に基づいて、選択回路１５０に対する選択信
号ＳＥＬを生成し、選択回路１５０に出力する。すなわ
ち、出力対象のデータが何サイクル前に入力レジスタ１
１０に印加されたデータかに基づいて、入力レジスタ１
１０、第１の中間レジスタ１３１、第２の中間レジスタ
１３２および出力レジスタ１４０のいずれかから出力さ
れるデータを選択する信号を選択回路１５０に印加す
る。

【００４６】リードレディ信号生成部１９０は、ＦＩＦ
Ｏメモリ装置１００に読み出し対象のデータが存在する
か否かを示すリードレディ信号ＲＲＤＹを生成する回路
である。リードレディ信号生成部１９０は、ライトポイ
ンタ部１６０およびリードポインタ部１８０において管
理されているデュアルポートＲＡＭ１２０に対するライ
トアドレスおよびリードアドレス、および、それの遷移
状態に基づいて生成される。

【００４７】次に、ＦＩＦＯメモリ装置１００の動作に
ついて図３を参照して説明する。図３において、信号Ｃ
ＬＫはＦＩＦＯメモリ装置１００の動作クロック、信号
ＤＡＴＡｉｎはＦＩＦＯメモリ装置１００への入力デー
タであり入力レジスタ１１０に印加されているデータ、
信号ＷＥはＦＩＦＯメモリ装置１００に対するライトイ
ネーブル信号、信号ＲＡＭｉｎ（ＲＥＧｏｕｔ）は入力
レジスタ１１０に記憶されデュアルポートＲＡＭ１２０
に印加さているデータ、信号ＲＥＧ２ｏｕｔは第１の中
間レジスタ１３１に記憶されているデータ、信号ＲＥＴ
３ｏｕｔは第２の中間レジスタ１３２に記憶されている
データ、信号ＲＥＧ４ｏｕｔはデュアルポートＲＡＭ１
２０から読み出され出力レジスタ１４０に記憶されてい
るデータ、信号ＲＥはＦＩＦＯメモリ装置１００に対す
るリードイネーブル信号、信号ＳＥＬは選択回路１５０
の選択信号、信号ＤＡＴＡｏｕｔはＦＩＦＯメモリ装置
１００からの出力信号である。なお、クロックＣＬＫの
上の番号は、説明を容易にするために付した各サイクル
を示す番号である。

【００４８】ＦＩＦＯメモリ装置１００に対しては、た
とえばサイクル１のように、ライトイネーブル信号ＷＥ
をハイにし、記憶すべきデータＤ０を入力端子に印加す
ることによりデータが記憶される。この入力されたデー
タＤ０は、サイクル１とサイクル２の間のクロックＣＬ
Ｋの立ち上がり時に入力レジスタ１１０に記憶され、サ
イクル２の期間ではデュアルポートＲＡＭ１２０、第１
の中間レジスタ１３１および選択回路１５０に対して出
力される。そして、次のサイクル３において、この入力
レジスタ１１０に記憶されているデータＤ０が、デュア
ルポートＲＡＭ１２０に記憶される。

【００４９】また、この入力レジスタ１１０に記憶され
たデータＤ０は、デュアルポートＲＡＭ１２０に記憶さ
れると同時に、サイクル３で第１の中間レジスタ１３１
にシフトされる。そしてさらに、この第１の中間レジス
タ１３１に記憶されたデータＤ０は、サイクル４で第２
の中間レジスタ１３２にシフトされる。一方、サイクル
３でデュアルポートＲＡＭ１２０に記憶されたデータ
は、サイクル４ではデュアルポートＲＡＭ１２０から読
み出されて出力レジスタ１４０に印加され、サイクル５
で出力レジスタ１４０に記憶されて出力レジスタ１４０
より選択回路１５０に対して出力される。

【００５０】したがって、選択回路１５０においては、
サイクル２においては入力レジスタ１１０の出力とし
て、サイクル３においては第１の中間レジスタ１３１の
出力として、サイクル４においては第２の中間レジスタ
１３２の出力として、サイクル５においては出力レジス
タ１４０の出力として、いずれもデータＤ０を選択可能
となる。出力レジスタ１４０に記憶されているデータ
は、リードイネーブル信号ＲＥに応じて順次デュアルポ
ートＲＡＭ１２０より読み出され更新されるデータであ
るから、リードイネーブル信号ＲＥにより読み出さない
限りは出力レジスタ１４０からはサイクル６以降もデー
タＤ０が出力され続けることになる。すなわち、ＦＩＦ
Ｏメモリ装置１００にデータＤ０が印加された後の次の
ステップ以降はいつでも、選択回路１５０はデータＤ０
を選択して出力することが可能な状態となっている。

【００５１】なお、サイクル２においては、データＤ１
がＦＩＦＯメモリ装置１００に印加されているが、ライ
トイネーブル信号ＷＥがローレベルになっているので、
このデータＤ１は入力レジスタ１１０には実質的に入力
されない。サイクル３以降は、再びライトイネーブル信
号ＷＥがアクティブになっているので、順次入力される
データＤ２，Ｄ３，Ｄ４・・・は、前述したのと同様
に、まず入力レジスタ１１０に記憶され、デュアルポー
トＲＡＭ１２０に記憶されると同時に、第１の中間レジ
スタ１３１、第２の中間レジスタ１３２を順にシフトさ
れる。

【００５２】このように順次データが記憶される状態
で、たとえばサイクル１のように、データ読み出し信号
であるリードイネーブル信号ＲＥがＦＩＦＯメモリ装置
１００に入力される。すると、リードポインタ部１８０
が、このリードイネーブル信号ＲＥに基づいて、出力す
べきデータが記憶されているレジスタを検出し、そのレ
ジスタからの出力データを選択するような選択信号ＳＥ
Ｌを選択回路１５０に出力する。なお、出力すべきデー
タとは、ＦＩＦＯメモリ装置１００に入力された未だ読
み出されていないデータの中で、最先に入力されたデー
タであり、この場合は、サイクル１において入力対象の
データとしてＦＩＦＯメモリ装置１００に印加されてい
るデータＤ０である。

【００５３】このサイクル１で入力されたリードイネー
ブル信号ＲＥに対しては、リードポインタ部１８０はサ
イクル２でそのデータＤ０が記憶されているレジスタ、
すなわち入力レジスタ１１０を選択するような選択信号
ＳＥＬを生成し、選択回路１５０に出力する。その結
果、サイクル２において、入力レジスタ１１０に記憶さ
れているデータＤ０が選択回路１５０により選択され、
ＦＩＦＯメモリ装置１００より出力される。

【００５４】以降、同様に、リードイネーブル信号ＲＥ
が入力されると、リードポインタ部１８０が、そのリー
ドイネーブル信号ＲＥの入力サイクルと出力すべきデー
タの入力サイクルとの関係に基づいて選択信号ＳＥＬを
生成し、選択回路１５０においてそのデータが選択され
る。たとえば、サイクル４で入力されるリードイネーブ
ル信号ＲＥに対しては、第１の中間レジスタ１３１が選
択回路１５０において選択され、サイクル５において、
その記憶されているデータＤ２が出力される。また、サ
イクル５で入力されるリードイネーブル信号ＲＥに対し
ては、同じく第１の中間レジスタ１３１が選択され、サ
イクル６において、その記憶されているデータＤ３が出
力される。

【００５５】さらに、サイクル７およびサイクル８で各
々入力されたリードイネーブル信号ＲＥに対しては、第
２の中間レジスタ１３２が選択され、記憶されているデ
ータＤ４、Ｄ５がサイクル８およびサイクル９で出力さ
れる。また、サイクル９でリードイネーブル信号ＲＥが
一旦無効にされた結果、以後のサイクル１０およびサイ
クル１１で各々入力されるリードイネーブル信号ＲＥに
対しては、出力レジスタ１４０が選択され、デュアルポ
ートＲＡＭ１２０から読み出され出力レジスタ１４０に
記憶されているデータＤ６，Ｄ７が出力される。その結
果、以後のサイクルでは、デュアルポートＲＡＭ１２０
に十分データが蓄積されている限りにおいて、読み出さ
れるデータは必ずＦＩＦＯメモリ装置１００に印加され
てから４サイクル以上経たデータとなるので、選択回路
１５０では必ず出力レジスタ１４０が選択され、デュア
ルポートＲＡＭ１２０から読み出されたデータが出力さ
れる。

【００５６】このように、第１の実施の形態のＦＩＦＯ
メモリ装置１００は、データをＦＩＦＯメモリ装置１０
０に印加した次のサイクルに直ちにそのデータを出力さ
せることができ、レイタンシーが１のＦＩＦＯメモリと
なっている。したがって、入力したデータを即座に読み
出して、所望の処理に供することができ、後段の処理部
などに待ち時間無しで効率よくデータを提供することが
できる。また、そのように記憶したデータを直ちに読み
出すことができるので、回路設計時などに、複雑なデー
タの入出力のタイミングを考慮する必要がなく、回路設
計が容易になる。

【００５７】そして、このような構成のＦＩＦＯメモリ
装置１００を、たとえば前述したような３次元コンピュ
ータグラフィックスシステム１の３次元画像生成装置３
に適用する、具体的にはたとえば、画素発生部３４で生
成された画素データを、ＦＩＦＯメモリ装置１００を介
してマッピング部３５に入力するようにすれば、画素発
４部３４で画素データが生成され始めたら、マッピング
部３５は直ちにそのデータを用いてテクスチャマッピン
グを行うことができる。すなわち、画素データ生成開始
直後のマッピング部３５における待機時間をなくすこと
ができ、効率よくテクスチャマッピングを行うことがで
き、ひいては効率よく所望の画像の生成ができる。

【００５８】第２の実施の形態 本発明のメモリ装置の具体的構成は、第１の実施の形態
のＦＩＦＯメモリ装置１００に限られるものではなく、
他にも種々の構成が可能である。その本発明に係わるメ
モリ装置の他の構成例を、以下、第２の実施の形態〜第
７の実施の形態として具体的に例示する。なお、以下に
示す各実施の形態のメモリ装置は、第１の実施の形態の
ＦＩＦＯメモリ装置１００と同様に、いずれも３次元コ
ンピュータグラフィックスシステム１の画素発生部３４
とマッピング部３５との間に設けて使用することが可能
なメモリ装置である。したがって、各メモリ装置につい
てはその適用例の説明は省略し、各メモリ装置について
のみ説明を行う。また、各実施の形態においては、同一
の機能・構成の構成部には同一の符号を付して、その説
明は省略する。

【００５９】まず、本発明のメモリ装置の第２の実施の
形態について図４を参照して説明する。第２の実施の形
態のＦＩＦＯメモリ装置１０１は、外部からみると第１
の実施の形態のＦＩＦＯメモリ装置１００と同じ動作を
するものであるが、そのデータの選択方法などが第１の
実施例とは異なるＦＩＦＯメモリである。ＦＩＦＯメモ
リ装置１０１は、入力レジスタ（ＲＥＧ１）１１０、デ
ュアルポートＲＡＭ（Ｄｐｏｒｔ ＲＡＭ）１２０、第
１の中間レジスタ（ＲＥＧ２）１３１、選択回路（ＭＵ
Ｘ）１５０ｂ、出力レジスタ（ＲＥＧ４）１４１、ライ
トポインタ部（Wpointer）１６０、ライトレディ信号生
成部（ＷＲＤＹ Gen）１７０、リードポインタ部（Rpoi
nter）１８１およびリードレディ信号生成部（ＲＲＤＹ
Gen）１９０を有する。入力レジスタ１１０、デュアル
ポートＲＡＭ１２０、第１の中間レジスタ１３１、ライ
トポインタ部１６０、ライトレディ信号生成部１７０お
よびリードレディ信号生成部１９０は、第１の実施の形
態と全く同じ機能を有し、同じ動作をするので、その説
明は省略する。

【００６０】選択回路１５０ｂは、第１の実施の形態の
選択回路１５０と同じ機能を有し同じ動作をするもので
あるが、入出力されるデータが第１の実施の形態とは異
なる。選択回路１５０ｂにおいては、第１の実施の形態
の選択回路１５０に入力されていた入力レジスタ１１０
に記憶されたデータ、第１の中間レジスタ１３１に記憶
されたデータ、第２の中間レジスタ１３２に記憶された
データ、および、デュアルポートＲＡＭ１２０より読み
出された後出力レジスタ１４０に記憶されたデータの各
データの各々１サイクル前のデータ、すなわち、入力レ
ジスタ１１０に印加されているデータ、入力レジスタ１
１０に記憶されたデータ、第１の中間レジスタ１３１に
記憶されたデータ、および、デュアルポートＲＡＭ１２
０より読み出されたデータが入力される。そして、選択
回路１５０ｂは、この中のいずれか１つのデータを、リ
ードポインタ部１８１より入力される選択信号ＳＥＬに
基づいて選択する。

【００６１】出力レジスタ１４１は、選択回路１５０ｂ
で選択されたデータを一時的に記憶しＦＩＦＯメモリ装
置１０１からの出力データＤＡＴＡｏｕｔとして出力す
るためのレジスタである。

【００６２】リードポインタ部１８１は、第１の実施の
形態のリードポインタ部１８０と同様に、リードイネー
ブル信号ＲＥに基づいてデュアルポートＲＡＭ１２０を
制御し、またリードイネーブル信号ＲＥが入力されたサ
イクルと出力対象のデータがＦＩＦＯメモリ装置１００
に入力されたサイクルとの関係に基づいて、選択回路１
５０に対する選択信号ＳＥＬを生成する。しかしなが
ら、リードポインタ部１８０は、リードイネーブル信号
ＲＥが入力された次のサイクルに選択信号ＳＥＬを出力
していたが、リードポインタ部１８１では、同じ選択信
号をリードイネーブル信号ＲＥが入力された同じサイク
ルに選択回路１５０に対して出力するようになってい
る。これにより、前述した選択回路１５０ｂに対する入
力データが１サイクル早くなっていることに対応してい
る。

【００６３】このような構成のＦＩＦＯメモリ装置１０
１においては、前述したように、選択回路１５０ｂに入
力される各データが選択回路１５０より１サイクル早い
ものになっているが、選択信号ＳＥＬもそれに対応して
１サイクル早く出力されるようになっているので、結
局、選択回路１５０ｂでは、ＦＩＦＯメモリ装置１００
の選択回路１５０と同じデータが、それより１サイクル
前に選択されることになる。そして、この選択されたデ
ータを、出力レジスタ１４１で一度受けて出力している
ので、結局データの出力タイミングは、ＦＩＦＯメモリ
装置１００と同じになる。すなわち、外部から見た場
合、ＦＩＦＯメモリ装置１０１は第１の実施の形態のＦ
ＩＦＯメモリ装置１００と全く同じ動作をする。

【００６４】したがって、当然このＦＩＦＯメモリ装置
１０１もレイタンシー１となっており、入力されたデー
タを即座に読み出すことが可能となっている。また、こ
の第２の実施の形態のＦＩＦＯメモリ装置１０１は、第
１の実施の形態のＦＩＦＯメモリ装置１００と比べて、
第２の中間レジスタ１３２の分だけレジスタが１つ少な
い構成となっている。従って、より簡単な回路で同等の
機能を有するメモリ装置を構成することができる。

【００６５】さらに、このＦＩＦＯメモリ装置１０１
は、出力レジスタ１４１により一度記憶したデータを直
接出力データＤＡＴＡｏｕｔとして出力しているので、
出力データに対する後段のパスがクリティカルなパスで
ある場合などに有効である。逆に、入力データＤＡＴＡ
ｉｎは、選択回路１５０ｂを経た後出力レジスタ１４１
に記憶しているので、この入力側の遅延などが大きく、
セットアップタイムが十分確保できない場合には好まし
くない。しかし、そのような場合は、入力されたデータ
を直ちに入力レジスタ１１０で受けている第１の実施の
形態のＦＩＦＯメモリ装置１００が好適である。すなわ
ち、、第１の実施の形態のＦＩＦＯメモリ装置１００
と、第２の実施の形態のＦＩＦＯメモリ装置１０１と
は、前後の回路の特性に応じて適宜使い分ければよい。

【００６６】第３の実施の形態 本発明の第３の実施の形態について図５および図６を参
照して説明する。第３の実施の形態においては、第１の
実施の形態のＦＩＦＯメモリ装置１００を２個接続して
形成したより容量の大きいＦＩＦＯメモリ装置２００に
ついて説明する。図５は、そのＦＩＦＯメモリ装置２０
０の構成を示す図であり、図６はＦＩＦＯメモリ装置２
００の動作を説明するためのタイミングチャートであ
る。

【００６７】ＦＩＦＯメモリ装置２００は、第１のＦＩ
ＦＯメモリ装置１００_-1と、第２のＦＩＦＯメモリ装置
１００_-2が図示のごとく接続された構成である。すなわ
ち、第１のＦＩＦＯメモリ装置１００_-1の出力データを
そのまま第２のＦＩＦＯメモリ装置１００_-2の入力デー
タとして入力するようにした。また、第１のＦＩＦＯメ
モリ装置１００_-1のリードレディ信号ＲＲＤＹを、第２
のＦＩＦＯメモリ装置１００_-2に対するライトイネーブ
ル信号ＷＥとして接続し、第２のＦＩＦＯメモリ装置１
００_-2のライトレディ信号ＷＲＤＹを第１のＦＩＦＯメ
モリ装置１００_-1のリードイネーブル信号ＲＥとして接
続した。各ＦＩＦＯメモリ装置１００_-1，１００_-2の構
成は、前述した第１の実施の形態のＦＩＦＯメモリ装置
１００と全く同じである。

【００６８】このような構成のＦＩＦＯメモリ装置２０
０においては、図６に示すように、まず第１のＦＩＦＯ
メモリ装置１００_-1にデータＤＡＴＡｉｎが入力される
と、第１のＦＩＦＯメモリ装置１００_-1には、第２のＦ
ＩＦＯメモリ装置１００_-2のライトレディ信号ＷＲＤＹ
＿２がリードイネーブル信号として入力されているの
で、第１のＦＩＦＯメモリ装置１００_-1では直ちにその
データの読み出し処理が行われる。その結果、第１のＦ
ＩＦＯメモリ装置１００_-1のレイタンシーは１なので、
次のサイクルには既にそのデータが第１のＦＩＦＯメモ
リ装置１００_-1のデータ出力として第２のＦＩＦＯメモ
リ装置１００_-2に対して出力される。

【００６９】またこの時には、第１のＦＩＦＯメモリ装
置１００_-1のリードレディ信号であり第２のＦＩＦＯメ
モリ装置１００_-2のライトイネーブル信号である信号Ｒ
ＲＤＹ＿１も出力されるので、第２のＦＩＦＯメモリ装
置１００_-2において、直ちにそのデータの記憶処理が行
われる。そして、第２のＦＩＦＯメモリ装置１００_-2の
レイタンシーも１なので、仮に第２のＦＩＦＯメモリ装
置１００_-2に対してリードイネーブル信号ＲＥが入力さ
れたとすると、その次のサイクルにはそのデータが第２
のＦＩＦＯメモリ装置１００_-2より出力できる。

【００７０】また、第２のＦＩＦＯメモリ装置１００_-2
の記憶容量がフルになった時には、第２のＦＩＦＯメモ
リ装置１００_-2のライトレディ信号ＷＲＤＹがノットレ
ディになり、第１のＦＩＦＯメモリ装置１００_-1に対す
るリードイネーブル信号ＲＥが無効となるので、以後、
第１のＦＩＦＯメモリ装置１００_-1から第２のＦＩＦＯ
メモリ装置１００_-2へのデータの転送は停止される。

【００７１】このようなＦＩＦＯメモリ装置２００は、
レイタンシーが２であり、デュアルポートＲＡＭを用い
た同じ構成のＦＩＦＯメモリ装置（レイタンシー４）と
比べれば、そのレイタンシーは１／２になっている。す
なわち、このＦＩＦＯメモリ装置２００においても、入
力したデータをより早いサイクルで読み出し、利用する
ことができる。

【００７２】また、ＦＩＦＯメモリの記憶容量を増やす
場合に、たとえばデュアルポートＲＡＭの容量を単純に
増やすと、アクセス時間が長くかかかり、高速処理がで
きなくなるという問題が生じる場合がある。しかしなが
ら、このように所定の容量のＦＩＦＯメモリ装置１００
を接続していく方法で容量を増やせば、高速動作を維持
することができ好適である。この時に、ＦＩＦＯメモリ
装置１００を１個接続するごとにＦＩＦＯメモリ装置全
体としてのレイタンシーは１ずつ大きくなることになる
が、４個以内であれば従来よりもレイタンシーは小さい
ので、従来よりも効率よいＦＩＦＯメモリ装置が構成で
きる。また、レイタンシーが延びることは許容しても、
高速動作を維持したい場合などにも、このＦＩＦＯメモ
リ装置２００は有効である。

【００７３】第４の実施の形態 本発明の第４の実施の形態について図７〜図９を参照し
て説明する。第４の実施の形態としては、記憶素子にシ
ングルポートＲＡＭを用い、これによりレイタンシーを
小さくしたＦＩＦＯメモリ装置について説明する。図７
は、そのＦＩＦＯメモリ装置１０２の構成を示すブロッ
ク図である。ＦＩＦＯメモリ装置１０２は、入力レジス
タ（ＲＥＧ１）１１０、第１のシングルポートＲＡＭ
（ＳｐｏｒｔＲＡＭ０）１２１、第２のシングルポート
ＲＡＭ（ＳｐｏｒｔＲＡＭ１）１２２、選択回路（SELE
CTOR）１５２、出力レジスタ（ＲＥＧ４）１４１、ライ
トポインタ部（Wpointer）１６２、ライトレディ信号生
成部（ＷＲＤＹ Gen）１７０、リードポインタ部（Rpoi
nter）１８２およびリードレディ信号生成部（ＲＲＤＹ
Gen）１９０を有する。入力レジスタ１１０、出力レジ
スタ１４１、ライトレディ信号生成部１７０、およびリ
ードレディ信号生成部１９０は、前述した各実施の形態
と全く同じ機能を有し、同じ動作をするので、その説明
は省略する。

【００７４】第１のシングルポートＲＡＭ１２１および
第２のシングルポートＲＡＭ１２２は、各々３２ビット
×３２ワードの構成の通常のＤＲＡＭであり、入力レジ
スタ１１０を介して入力されるデータを、ライトポイン
タ部１６２から入力される制御信号に基づいて、順に記
憶する。この時、データは、いずれか一方のＲＡＭに記
憶される。また、第１のシングルポートＲＡＭ１２１ま
たは第２のシングルポートＲＡＭ１２２に記憶されたデ
ータは、リードポインタ部１８２からのリード制御信号
に基づいて、記憶された順番に順次読み出され、選択回
路１５２に出力される。なお、これらのシングルポート
ＲＡＭ１２１，１２２は、１サイクルに入力または出力
のいずれか一方の動作しか行えないが、データ書き込み
中は、その書き込みデータが出力端子より出力される。

【００７５】選択回路１５２は、リードポインタ部１８
２より入力されるリードＲＡＭ選択信号に基づいて、第
１のシングルポートＲＡＭ１２１または第２のシングル
ポートＲＡＭ１２２のいずれかを選択し、そのＲＡＭよ
り出力されるデータを出力レジスタ１４１に出力する。

【００７６】ライトポインタ部１６０は、ＦＩＦＯメモ
リ装置１０２に入力されるライトイネーブル信号ＷＥに
基づいて、第１のシングルポートＲＡＭ１２１および第
２のシングルポートＲＡＭ１２２に対する記憶制御信号
を生成し、入力されたデータを入力レジスタ１１０を介
して、第１のシングルポートＲＡＭ１２１または第２の
シングルポートＲＡＭ１２２のいずれかに記憶する。本
実施の形態においては、ライトポインタ部１６０は、順
次入力されるデータを、第１のシングルポートＲＡＭ１
２１と第２のシングルポートＲＡＭ１２２に交互に記憶
する。なお、ライトポインタ部１６０は、ライトレディ
信号生成部１７０により書き込み可能状態（ライトレデ
ィ）となっている時のみ有効となる。

【００７７】リードポインタ部１８０は、ＦＩＦＯメモ
リ装置１００に入力される読み出し要求信号であるリー
ドイネーブル信号ＲＥに基づいて、未だ読み出されてい
ない最先に記憶されたデータを出力するように、第１の
シングルポートＲＡＭ１２１、第２のシングルポートＲ
ＡＭ１２２および選択回路１５２を制御する。すなわ
ち、その読み出し対象のデータが、第１のシングルポー
トＲＡＭ１２１および第２のシングルポートＲＡＭ１２
２のいずれのＲＡＭに記憶されているかを検出し、その
データを読み出すように第１のシングルポートＲＡＭ１
２１および第２のシングルポートＲＡＭ１２２に対して
リード制御信号を印加する。また、その読み出したデー
タが選択回路１５２で適切に選択されるように、選択回
路１５２に対するリードＲＡＭ選択信号を生成する。な
お、リードポインタ部１８０は、リードレディ信号生成
部１９０により読み出し可能状態（リードレディ）とな
っている時にのみ有効となる。

【００７８】このようなＦＩＦＯメモリ装置１０２の動
作について図８および図９を参照して説明する。図８
は、ＦＩＦＯメモリ装置１０２の内部の動作を説明する
ためのタイミングチャートである。なおここでは、ＦＩ
ＦＯメモリ装置１０２に順次連続してデータが入力さ
れ、またそれと平行して順次データが読み出される場合
のＦＩＦＯメモリ装置１０２の動作について説明する。

【００７９】図８に示すように、たとえばサイクル１に
おいてＦＩＦＯメモリ装置１０２に印加されたデータＤ
０は、サイクル２で入力レジスタ１１０に記憶され（Ｒ
ＥＧ１ｏｕｔ）、サイクル３でライトポインタ部１６２
の制御によりまず第１のシングルポートＲＡＭ１２１に
記憶される（ＲＡＭ０ｉｎ）。この時に、記憶されたデ
ータは第１のシングルポートＲＡＭ１２１の出力端子に
出力される（ＲＡＭ０ｏｕｔ）。したがって、リードイ
ネーブル信号ＲＥが入力されていれば、その第１のシン
グルポートＲＡＭ１２１から出力されているデータが選
択回路１５２で選択され、直ちに出力レジスタ１４１に
記憶され、ＦＩＦＯメモリ装置１０２からの出力データ
ＤＡＴＡｏｕｔとして出力される（ＲＥＧ４ｏｕｔ）。

【００８０】まあ、サイクル２でＦＩＦＯメモリ装置１
０２に印加されたデータＤ１は、サイクル３で入力レジ
スタ１１０に記憶され、ライトポインタ部１６２の制御
により、今度は第２のシングルポートＲＡＭ１２２に記
憶される（サイクル４）。そして、リードポインタ部１
８２からのリードＲＡＭ選択信号に基づいて、サイクル
４においては選択回路１５２において第２のシングルポ
ートＲＡＭ１２２が選択され、出力データＤ１が出力レ
ジスタ１４１に記憶される。出力レジスタ１４１に記憶
されたデータは、サイクル５において、ＦＩＦＯメモリ
装置１０２より出力される。

【００８１】以後同様に、入力されたデータは、順次第
１のシングルポートＲＡＭ１２１と第２のシングルポー
トＲＡＭ１２２に交互に記憶される。また、データの読
み出しは、データの記憶動作が行われていない方のシン
グルポートＲＡＭより順に、、すなわち第２のシングル
ポートＲＡＭ１２２と第１のシングルポートＲＡＭ１２
１とを交互にアクセスして順に行われる。

【００８２】このように、第４の実施の形態のＦＩＦＯ
メモリ装置１０２においては、シングルポートＲＡＭを
２つ具備し、１つのシングルポートＲＡＭに対して記憶
と読み出しを同時に行わないようにデータの記憶および
読み出しを制御することにより、記憶または読み出しを
同時に行えないシングルポートＲＡＭを用いて、データ
の記憶および読み出しを同時に行えるＦＩＦＯメモリ装
置を構成した。一般に、同一の記憶容量の場合、デュア
ルポートＲＡＭはシングルポートＲＡＭの２倍近い回路
規模となる。したがって、ＦＩＦＯメモリ装置１０２
は、デュアルポートＲＡＭを用いた同等のＦＩＦＯメモ
リ装置に比べて、その回路規模を大幅に小さくすること
ができる。これは特に、このＦＩＦＯメモリ装置を集積
回路上に構成する場合などに有効である。

【００８３】また、一般に、シングルポートＲＡＭはデ
ュアルポートＲＡＭよりＡＣ特性が良いので、高速動作
が可能である。すなわち、ＦＩＦＯメモリ装置１０２
は、デュアルポートＲＡＭを用いた同等のＦＩＦＯメモ
リ装置に比べて、より高速に動作させることができる。
また、前述したように、シングルポートＲＡＭはデータ
記憶中にそのデータが出力端子に現れているので、記憶
したデータを直ちに読み出すという点において、シング
ルポートＲＡＭ自体のレイタンシーは１である。したが
って、ＦＩＦＯメモリ装置１０２のレイタンシーは３と
なり、デュアルポートＲＡＭを用いてＦＩＦＯメモリ装
置を構成した場合と比べて、レイタンーを小さくするこ
とができる。その結果、入力されたデータをより早く読
み出し、所望の処理に供することができる。

【００８４】なお、本実施の形態においては、ライトポ
インタ部１６２は、２つのシングルポートＲＡＭに交互
にデータを記憶するように、そのデータの記憶を制御し
たが、このシングルポートＲＡＭの選択方法は任意であ
る。たとえば、データの読み出しを優先させて、データ
が読み出されていない方のシングルポートＲＡＭにデー
タを記憶するというような方法により、データを記憶す
るシングルポートＲＡＭを選択してもよい。

【００８５】第５の実施の形態 本発明の第５の実施の形態について図９を参照して説明
する。第５の実施の形態として、第４の実施の形態のＦ
ＩＦＯメモリ装置１０２を２個接続して形成したより容
量の大きいＦＩＦＯメモリ装置２０３を例示する。ＦＩ
ＦＯメモリ装置２０３は、第１のＦＩＦＯメモリ装置１
０２_-1と、第２のＦＩＦＯメモリ装置１０２_-2が図示の
ごとく接続された構成である。この接続方法は、デュア
ルポートＲＡＭを用いたＦＩＦＯメモリ装置を２つ接続
して構成した第３の実施の形態のＦＩＦＯメモリ装置２
００の場合と全く同じである。また、このＦＩＦＯメモ
リ装置２０３の動作も、第３の実施の形態のＦＩＦＯメ
モリ装置２００とほぼ同じである。

【００８６】第４の実施の形態のＦＩＦＯメモリ装置１
０２は、このような形態で用いてもよい。このようなＦ
ＩＦＯメモリ装置２０３においては、小さな回路規模
で、高速処理を維持した状態で、ＦＩＦＯメモリの記憶
容量を増やすことができる。特に、集積回路上に高速で
比較的容量の大きなＦＩＦＯメモリを構成する場合、す
なわち、たとえば前述したような３次元画像生成装置を
集積回路上に形成する場合に、その内部に用いるＦＩＦ
ＯメモリとしてはこのようなＦＩＦＯメモリ装置２０３
が好適である。このような形態のＦＩＦＯメモリ装置２
０３も、本願発明の範囲内である。

【００８７】第６の実施の形態 本発明の第６の実施の形態について図１０を参照して説
明する。第６の実施の形態のＦＩＦＯメモリ装置１０４
は、第４の実施の形態のＦＩＦＯメモリ装置１０２に対
して、第１の実施の形態のＦＩＦＯメモリ装置１００の
ような第１の中間レジスタ１３１および選択回路１５０
を設け、そのレイタンシーを１にしたＦＩＦＯメモリ装
置である。ＦＩＦＯメモリ装置１０４は、入力レジスタ
（ＲＥＧ１）１１０、第１のシングルポートＲＡＭ（Ｓ
ｐｏｒｔ ＲＡＭ０）１２１、第２のシングルポートＲ
ＡＭ（Ｓｐｏｒｔ ＲＡＭ１）１２２、第１の中間レジ
スタ（ＲＥＧ２）１３１、選択回路（SELECTOR）１５
２、出力レジスタ（ＲＥＧ４）１４１、選択回路（ＭＵ
Ｘ）１５４、ライトポインタ部（Wpointer）１６２、ラ
イトレディ信号生成部（ＷＲＤＹ Gen）１７０、リード
ポインタ部（Rpointer）１８２およびリードレディ信号
生成部（ＲＲＤＹ Gen）１９０を有する。なお、これら
各部の構成・動作は各々前述した実施の形態と同じであ
る。

【００８８】このＦＩＦＯメモリ装置１０４において
は、出力データを選択する選択回路１５４は、入力レジ
スタ１１０に記憶されたデータ、第１の中間レジスタ１
３１に記憶されたデータ、および、第１のシングルポー
トＲＡＭ１２１または入力端末１２より読み出され出力
レジスタ１４１に記憶されたデータの３つのデータより
１のデータを選択するようになっている。これは、第４
の実施の形態のＦＩＦＯメモリ装置１０２が、そもそも
レイタンシーが３のＦＩＦＯメモリ装置なので、入力さ
れたデータを中間レジスタを用いて３サイクル遅延させ
るパスが不要だからである。したがって、第１の実施の
形態のＦＩＦＯメモリ装置１００と比較して、第２の中
間レジスタ１３２が不要になり、選択回路１５４がより
簡単なセレクタで構成可能となっている。

【００８９】したがって、このＦＩＦＯメモリ装置１０
４は、記憶素子がシングルポートＲＡＭであることも合
わせると、より簡単な回路構成で、高速動作が可能で、
レイタンシーが１であるＦＩＦＯメモリ装置となってい
る。

【００９０】第７の実施の形態 本発明の第７の実施の形態について図１１を参照して説
明する。第７の実施の形態のＦＩＦＯメモリ装置１０５
は、第４の実施の形態のＦＩＦＯメモリ装置１０２に対
して、第２の実施の形態のＦＩＦＯメモリ装置１０１の
ような構成を適用し、レイタンシーを１にしたＦＩＦＯ
メモリ装置である。ＦＩＦＯメモリ装置１０５は、入力
レジスタ（ＲＥＧ１）１１０、第１のシングルポートＲ
ＡＭ（Ｓｐｏｒｔ ＲＡＭ０）１２１、第２のシングル
ポートＲＡＭ（Ｓｐｏｒｔ ＲＡＭ１）１２２、選択回
路（SELECTOR）１５２、選択回路（ＭＵＸ）１５４ｂ、
出力レジスタ（ＲＥＧ４）１４１、ライトポインタ部
（Wpointer）１６２、ライトレディ信号生成部（ＷＲＤ
Ｙ Gen）１７０、リードポインタ部（Rpointer）１８２
およびリードレディ信号生成部（ＲＲＤＹ Gen）１９０
を有する。なお、これら各部の構成・動作は各々前述し
た実施の形態と同じである。

【００９１】このＦＩＦＯメモリ装置１０５において
は、中間レジスタを一切必要とせずにレイタンシーを１
にしており、なお一層回路構成が簡単になっている。記
憶素子部分のレイタンシーがもともと１であり、データ
の入力側のセットアップタイムが十分確保できる場合な
どには、このような構成をとることができる。またＦＩ
ＦＯメモリ装置１０５は、第２の実施の形態と同様に、
出力レジスタ１４１により一度記憶したデータを直接出
力データＤＡＴＡｏｕｔとして出力しているので、出力
データに対する後段のパスがクリティカルなパスである
場合などに有効である。

【００９２】なお、本発明は前述した実施の形態に限ら
れるものではなく、さらに種々の改変が可能である。た
とえば、図２を参照して説明した第１の実施の形態のＦ
ＩＦＯメモリ装置１００、および、図４を参照して説明
した第２の実施の形態のＦＩＦＯメモリ装置１０１に適
用されているデュアルポートＲＡＭ１２０は、書き込ん
だデータは次のサイクルでしか読み出せないレイタンシ
ーが２のＲＡＭであったが、同じサイクル中に書き込ん
だデータを読み出せるようなＲＡＭを用いてもよい。そ
のような構成にした場合には、第１の実施の形態のＦＩ
ＦＯメモリ装置１００においては第２の中間レジスタ１
３２が、第２の実施の形態のＦＩＦＯメモリ装置１０１
においては第１の中間レジスタ１３１が、各々不要とな
り、より構成を簡単にすることができる。また、そのデ
ュアルポートＲＡＭ１２０として、データおよびアドレ
ス入力にラッチがついているような構成のＲＡＭを用い
てもよい。そのような場合には、高速動作をする場合に
も入力レジスタ１１０が不要となり、これもまた、より
構成を簡単にすることができる。

【００９３】また、本実施の形態においては、ＦＩＦＯ
メモリ装置１００の適用例として、３次元画像生成装置
を例示したが、このＦＩＦＯメモリ装置は通常のＦＩＦ
Ｏメモリとして、任意好適な装置に適用可能である。

【００９４】

【発明の効果】以上説明したように、本発明のメモリ装
置によれば、ＦＩＦＯ形式のメモリ装置において、デー
タが印加されてから出力されるまでのレイタンシーをよ
り小さくすることができ、入力されたデータを即座に読
み出し後段の処理に供給することができる。また、本発
明の画像生成装置によれば、各処理手段の間のデータの
転送に供されるＦＩＦＯ形式のメモリ装置のレイタンシ
ーをより小さくすることができるので、入力されたデー
タを即座に読み出し後段の処理に供給することができ、
これにより所望の画像処理を効率よく行うことができ
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態であって、本発明のメモ
リ装置を適用する３次元コンピュータグラフィックスシ
ステム１の構成を示すブロック図である。

【図２】図１に示したＦＩＦＯメモリ装置であって、本
発明の第１の実施の形態のＦＩＦＯメモリ装置の構成を
示すブロック図である。

【図３】図２に示したＦＩＦＯメモリ装置の動作を説明
するためのタイミングチャートである。

【図４】本発明の第２の実施の形態のＦＩＦＯメモリ装
置の構成を示すブロック図である。

【図５】本発明の第３の実施の形態のＦＩＦＯメモリ装
置の構成を示すブロック図である。

【図６】図５に示したＦＩＦＯメモリ装置の動作を説明
するためのタイミングチャートである。

【図７】本発明の第４の実施の形態のＦＩＦＯメモリ装
置の構成を示すブロック図である。

【図８】図７に示したＦＩＦＯメモリ装置の動作を説明
するためのタイミングチャートである。

【図９】本発明の第５の実施の形態のＦＩＦＯメモリ装
置の構成を示すブロック図である。

【図１０】本発明の第６の実施の形態のＦＩＦＯメモリ
装置の構成を示すブロック図である。

【図１１】本発明の第７の実施の形態のＦＩＦＯメモリ
装置の構成を示すブロック図である。

【符号の説明】

１…３次元コンピュータグラフィックスシステム、２…
入力部、３…３次元画像生成装置、４…表示装置、３２
…ジオメトリ演算部、３３…パラメータ演算部、３４…
画素発生部、３５…マッピング部、３６…テクスチャメ
モリ、３７…メモリ制御部、３８…画像メモリ、３９…
ディスプレイ制御部、１００，１０１，１０２，１０
４，１０５…ＦＩＦＯメモリ装置、１１０…入力レジス
タ、１２０…デュアルポートＲＡＭ、１２１…第１のシ
ングルポートＲＡＭ、１２２…第２のシングルポートＲ
ＡＭ、１３１…第１の中間レジスタ、１３２…第２の中
間レジスタ、１４０，１４１…出力レジスタ、１５０，
１５２，１５４…選択回路、１６０，１６２…ライトポ
インタ部、１７０…ライトレディ信号生成部、１８０，
１８１，１８２…リードポインタ部、１９０…リードレ
ディ信号生成部、２００…ＦＩＦＯメモリ装置

Claims (20)

【特許請求の範囲】
1. 【請求項１】入力されるデータを複数の記憶領域に順に
   記憶するメモリ回路と、 要求に応じて、前記メモリ回路に記憶されたデータを、
   前記入力された順に読み出すメモリ読み出し手段と、 前記メモリ回路に記憶対象のデータを印加してから当該
   データが読み出されるまでのサイクル数に基づく所定数
   のレジスタが、前記メモリ回路に印加された記憶対象の
   データを順にシフトさせるように接続されたシフトレジ
   スタと、 要求に応じて、前記入力されたデータが該入力の順に当
   該要求に応じて直ちに出力されるように、前記入力され
   ているデータ、前記シフトレジスタの各レジスタに記憶
   されている各データ、または、前記メモリ回路より読み
   出されたデータのいずれか１つを選択し出力する出力デ
   ータ選択手段とを有するメモリ装置。
2. 【請求項２】前記入力されるデータを記憶する入力レジ
   スタと、 前記入力レジスタに記憶されたデータを複数の記憶領域
   に順に記憶する前記メモリ回路と、 要求に応じて、前記メモリ回路に記憶されたデータを、
   前記入力された順に読み出す前記メモリ読み出し手段
   と、 前記メモリ回路より読み出されたデータを記憶する出力
   レジスタと、 前記メモリ回路に記憶対象のデータを印加してから読み
   出されるまでの最小のサイクル数に相当する数のレジス
   タが、前記入力レジスタに記憶されたデータを順にシフ
   トさせるように、該入力レジスタに対して直列に接続さ
   れた前記シフトレジスタと、 要求に応じて、前記入力されたデータが該入力の順に当
   該要求に応じて直ちに出力されるように、前記入力レジ
   スタに記憶されているデータ、前記シフトレジスタの各
   レジスタに記憶されている各データ、または、前記出力
   レジスタに記憶されているデータのいずれか１つを選択
   し出力する前記出力データ選択手段とを有する請求項１
   記載のメモリ装置。
3. 【請求項３】前記メモリ回路は、データを印加してから
   ２サイクル目で当該印加したデータを読み出すことがで
   きるメモリ回路であり、 前記シフトレジスタは、第１のレジスタおよび第２のレ
   ジスタの２個のレジスタが、前記入力レジスタに当該順
   に直列に接続されたシフトレジスタであり、 前記出力データ選択手段は、データ選択時のサイクル
   が、出力が要求されているデータが記憶対象のデータと
   して前記入力レジスタに印加された後の次のサイクルで
   あれば前記入力レジスタに記憶されているデータを選択
   し、前記印加された後の２サイクル目であれば前記第１
   のレジスタに記憶されているデータを選択し、前記印加
   された後の３サイクル目であれば前記第２のレジスタに
   記憶されているデータを選択し、前記印加された後の４
   サイクル目以降であれば前記出力レジスタに記憶されて
   いるデータを選択する請求項２記載のメモリ装置。
4. 【請求項４】前記メモリ回路は、データの記憶と読み出
   しを同サイクル中に行うことができるデュアルポートメ
   モリである請求項３記載のメモリ装置。
5. 【請求項５】前記入力されるデータを記憶する入力レジ
   スタと、 前記入力レジスタに記憶されたデータを複数の記憶領域
   に順に記憶する前記メモリ回路と、 要求に応じて、前記メモリ回路に記憶されたデータを、
   前記入力された順に読み出す前記メモリ読み出し手段
   と、 前記メモリ回路に記憶対象のデータを印加してから読み
   出されるまでの最小のサイクル数から１を減じた数に相
   当する数のレジスタが、前記入力レジスタに記憶された
   データを順にシフトさせるように、該入力レジスタに対
   して直列に接続された前記シフトレジスタと、 要求に応じて、前記入力されたデータが該入力の順に当
   該要求に応じて直ちに出力されるように、前記入力レジ
   スタに印加されている記憶対象のデータ、前記入力レジ
   スタに記憶されているデータ、前記シフトレジスタの各
   レジスタに記憶されている各データ、または、前記メモ
   リ読み出し手段により読み出されたデータのいずれか１
   つを選択する前記出力データ選択手段と、 前記選択されたデータを記憶する出力レジスタとを有す
   る請求項１記載のメモリ装置。
6. 【請求項６】前記メモリ回路は、データを印加してから
   ２サイクル目で当該印加したデータを読み出すことがで
   きるメモリ回路であり、 前記シフトレジスタは、１個のレジスタが前記入力レジ
   スタに対して直列に接続されたレジスタであり、 前記出力データ選択手段は、データ選択時のサイクル
   が、出力が要求されているデータが記憶対象のデータと
   して前記入力レジスタに印加されているサイクルであれ
   ば前記入力レジスタに印加されているデータを選択し、
   前記印加された後の次のサイクルであれば当該入力レジ
   スタに記憶されているデータを選択し、前記印加された
   後の２サイクル目であれば前記シフトレジスタのレジス
   タに記憶されているデータを選択し、前記印加された後
   の３サイクル目であれば前記メモリ読み出し手段により
   読み出されたデータを選択する請求項５記載のメモリ装
   置。
7. 【請求項７】前記メモリ回路は、データの記憶と読み出
   しを同サイクル中に行うことができるデュアルポートメ
   モリである請求項６記載のメモリ装置。
8. 【請求項８】記憶要求信号とともに入力されるデータを
   複数の記憶領域に順に記憶するメモリ回路と、 読み出し要求信号に基づいて、前記メモリ回路に記憶さ
   れたデータを、前記入力された順に読み出すメモリ読み
   出し手段と、 前記メモリ回路に記憶対象のデータを印加してから当該
   データが読み出されるまでのサイクル数に基づく所定数
   のレジスタが、前記メモリ回路に印加された記憶対象の
   データを順にシフトさせるように接続されたシフトレジ
   スタと、 前記入力されたデータを該入力の順に、読み出し要求信
   号の入力に応じて直ちに出力するように、前記入力され
   ているデータ、前記シフトレジスタの各レジスタに記憶
   されている各データ、または、前記メモリ回路より読み
   出されたデータのいずれか１つを選択し出力する出力デ
   ータ選択手段と、 前記メモリ回路に、前記記憶され未だ読み出されていな
   いデータが存在することを示すリードレディ信号を生成
   するリードレディ信号生成手段と、 前記メモリ回路に、新たにデータを記憶可能な領域が存
   在することを示すライトレディ信号を生成するライトレ
   ディ信号生成手段とを有するメモリ装置を複数有し、 当該複数のメモリ装置が、前段のメモリ装置の出力デー
   タを後段のメモリ装置に対して記憶対象のデータとして
   入力し、前段のメモリ装置の前記リードレディ信号を後
   段のメモリ装置に対して前記記憶要求信号として入力
   し、後段のメモリ装置の前記ライトレディ信号を前段の
   メモリ装置に対して前記読み出し要求信号として入力す
   るように順に接続されたメモリ装置。
9. 【請求項９】入力されるデータを記憶する入力レジスタ
   と、 前記入力レジスタに記憶されたデータを複数の記憶領域
   に順に記憶するメモリ回路であって、記憶対象のデータ
   を印加した次のサイクルには当該データを出力すること
   ができるメモリ回路と、 要求に応じて、前記メモリ回路に記憶されたデータを、
   前記入力された順に読み出すメモリ読み出し手段と、 要求に応じて、前記入力されたデータが該入力の順に当
   該要求に応じて直ちに出力されるように、前記入力レジ
   スタに印加されている記憶対象のデータまたは前記メモ
   リ読み出し手段により読み出されたデータのいずれか１
   つを選択する出力データ選択手段と、 前記選択されたデータを記憶する出力レジスタとを有す
   るメモリ装置。
10. 【請求項１０】記憶要求信号とともに入力されるデータ
    を記憶する入力レジスタと、 前記入力レジスタに記憶されたデータを複数の記憶領域
    に順に記憶するメモリ回路であって、記憶対象のデータ
    を印加した次のサイクルには当該データを出力すること
    ができるメモリ回路と、 読み出し要求信号に応じて、前記メモリ回路に記憶され
    たデータを、前記入力された順に読み出すメモリ読み出
    し手段と、 前記入力されたデータを該入力の順に、読み出し要求信
    号に応じて直ちに出力するように、前記入力レジスタに
    印加されている記憶対象のデータまたは前記メモリ読み
    出し手段により読み出されたデータのいずれか１つを選
    択する出力データ選択手段と、 前記選択されたデータを記憶し出力する出力レジスタ
    と、 前記メモリ回路に、前記記憶され未だ読み出されていな
    いデータが存在することを示すリードレディ信号を生成
    するリードレディ信号生成手段と、 前記メモリ回路に、新たにデータを記憶可能な領域が存
    在することを示すライトレディ信号を生成するライトレ
    ディ信号生成手段とを有するメモリ装置を複数有し、 当該複数のメモリ装置が、前段のメモリ装置の出力デー
    タを後段のメモリ装置に対して記憶対象のデータとして
    入力し、前段のメモリ装置の前記リードレディ信号を後
    段のメモリ装置に対して前記記憶要求信号として入力
    し、後段のメモリ装置の前記ライトレディ信号を前段の
    メモリ装置に対して前記読み出し要求信号として入力す
    るように順に接続されたメモリ装置。
11. 【請求項１１】入力されるデータを記憶する入力レジス
    タと、 各々、複数の記憶領域を有し、独立にアクセス可能で、
    記憶対象のデータを印加した次のサイクルには当該デー
    タを出力することができる第１のメモリ回路および第２
    のメモリ回路と、 前記入力レジスタに記憶されたデータを、前記第１のメ
    モリ回路または前記第２のメモリ回路のいずれか一方に
    記憶する記憶制御手段と、 要求に応じて、前記第１のメモリ回路および前記第２の
    メモリ回路に記憶されたデータを、前記入力された順に
    読み出す読み出し制御手段と、 前記読み出されたデータを記憶する出力レジスタとを有
    するメモリ装置。
12. 【請求項１２】前記記憶制御手段は、順次入力されるデ
    ータを、前記第１のメモリ回路および前記第２のメモリ
    回路に交互に記憶する請求項１１記載のメモリ装置。
13. 【請求項１３】前記読み出し制御手段は、 前記第１のメモリ回路に記憶されたデータを、前記入力
    された順に読み出す第１のメモリ回路読み出し手段と、 前記第２のメモリ回路に記憶されたデータを、前記入力
    された順に読み出す第２のメモリ回路読み出し手段と、 前記第１のメモリ回路読み出し手段で読み出されたデー
    タ、または、前記第２のメモリ回路読み出し手段で読み
    出されたデータの、いずれか先に入力された方のデータ
    を選択する読み出しデータ選択手段とを有する請求項１
    ２記載のメモリ装置。
14. 【請求項１４】前記第１のメモリ回路および前記第２の
    メモリ回路は、各々シングルポートメモリである請求項
    １３記載のメモリ装置。
15. 【請求項１５】前記入力レジスタ、前記第１のメモリ回
    路、前記第２のメモリ回路、前記記憶制御手段および前
    記読み出し制御手段は、集積回路として構成されている
    請求項１４記載のメモリ装置。
16. 【請求項１６】前記入力レジスタに記憶されたデータを
    記憶する第２のレジスタと、 要求に応じて、前記入力されたデータが該入力の順に当
    該要求に応じて直ちに出力されるように、前記入力レジ
    スタに記憶されているデータ、前記第２のレジスタに記
    憶されているデータ、または、前記出力レジスタに記憶
    されているデータのいずれか１つを選択し出力する出力
    データ選択手段をさらに有する請求項１２記載のメモリ
    装置。
17. 【請求項１７】要求に応じて、前記入力されたデータが
    該入力の順に当該要求に応じて直ちに出力されるよう
    に、前記入力レジスタに印加されている記憶対象のデー
    タまたは前記読み出し制御手段により読み出されたデー
    タのいずれか１つを選択する出力データ選択手段をさら
    に有し、 前記出力レジスタは、前記出力データ選択手段により選
    択されたデータを記憶する請求項１３記載のメモリ装
    置。
18. 【請求項１８】前記読み出しデータ選択手段と、前記出
    力データ選択手段は、１の選択回路により構成されてい
    る請求項１７記載のメモリ装置。
19. 【請求項１９】記憶要求信号とともに入力されるデータ
    を記憶する入力レジスタと、 各々、複数の記憶領域を有し、独立にアクセス可能で、
    記憶対象のデータを印加した次のサイクルには当該デー
    タを出力することができる第１のメモリ回路および第２
    のメモリ回路と、 前記入力レジスタに記憶されたデータを、前記第１のメ
    モリ回路または前記第２のメモリ回路のいずれか一方に
    記憶する記憶制御手段と、 読み出し要求信号に応じて、前記第１のメモリ回路およ
    び前記第２のメモリ回路に記憶されたデータを、前記入
    力された順に読み出す読み出し制御手段と、前記読み出
    されたデータを記憶し出力する出力レジスタと、 前記第１のメモリ回路または前記第２のメモリ回路に、
    前記記憶され未だ読み出されていないデータが存在する
    ことを示すリードレディ信号を生成するリードレディ信
    号生成手段と、 前記第１のメモリ回路または前記第２のメモリ回路に、
    新たにデータを記憶可能な領域が存在することを示すラ
    イトレディ信号を生成するライトレディ信号生成手段と
    を有するメモリ装置を複数有し、 当該複数のメモリ装置が、前段のメモリ装置の出力デー
    タを後段のメモリ装置に対して記憶対象のデータとして
    入力し、前段のメモリ装置の前記リードレディ信号を後
    段のメモリ装置に対して前記記憶要求信号として入力
    し、後段のメモリ装置の前記ライトレディ信号を前段の
    メモリ装置に対して前記読み出し要求信号として入力す
    るように順に接続されているメモリ装置。
20. 【請求項２０】任意の３次元立体モデルが、少なくとも
    ３次元位置情報を有する頂点によって示される基本多角
    形の集合として示されている３次元画像データの、当該
    基本多角形の前記頂点に対して所定の座標変換を行う座
    標変換手段と、 前記基本多角形の頂点のデータに基づいて、当該基本多
    角形の画素データを生成する画素データ生成手段と、 前記生成された画素データを順次記憶するＦＩＦＯメモ
    リと、 前記生成された各画素データを順次前記ＦＩＦＯメモリ
    より読み出し、所望のテクスチャパタンを用いてテクス
    チャマッピングし、表示用３次元画像データを生成する
    テクスチャマッピング手段と、 前記生成された表示用３次元画像データとして記憶する
    画像メモリと、 前記記憶された表示用３次元画像データより所望の領域
    のデータを読み出し表示用画面データとして出力する出
    力手段とを有し、 前記ＦＩＦＯメモリは、 順次入力される画素データを複数の記憶領域に順に記憶
    するメモリ回路と、 要求に応じて、前記メモリ回路に記憶された画素データ
    を、前記入力された順に読み出すメモリ読み出し手段
    と、 前記メモリ回路に記憶対象の画素データを印加してから
    当該データが読み出されるまでのサイクル数に基づく所
    定数のレジスタが、前記メモリ回路に印加された記憶対
    象の画素データを順にシフトさせるように接続されたシ
    フトレジスタと、 要求に応じて、前記入力された画素データが該入力の順
    に当該要求に応じて直ちに出力されるように、前記入力
    されている画素データ、前記シフトレジスタの各レジス
    タに記憶されている各画素データ、または、前記メモリ
    回路より読み出された画素データのいずれか１つを選択
    する出力データ選択手段とを有し、前記選択された画素
    データを前記テクスチャマッピング手段に出力する画像
    生成装置。