JPH11162984A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11162984A JPH11162984A JP9328835A JP32883597A JPH11162984A JP H11162984 A JPH11162984 A JP H11162984A JP 9328835 A JP9328835 A JP 9328835A JP 32883597 A JP32883597 A JP 32883597A JP H11162984 A JPH11162984 A JP H11162984A
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Abstract
(57)【要約】
【課題】多層配線を有する半導体装置において、配線層
間のコンタクト形成に必要な、オフセット絶縁層により
生じる、局所的な表面段差が低減された半導体装置およ
びその製造方法を提供する。 【解決手段】基板１１上に、アモルファスシリコン層１
３及びタングステンシリサイド層１４からなるポリサイ
ド配線層と、オフセット絶縁層１５が形成され、ゲート
電極間隔が広い周辺回路部分ｂのオフセット絶縁層１５
は選択的に除去され、上層にリフロー性の酸化膜（ＢＰ
ＳＧ層１８）が成膜され、高温熱処理によりＢＰＳＧ層
１８の表面が平坦化された半導体装置およびその製造方
法。
間のコンタクト形成に必要な、オフセット絶縁層により
生じる、局所的な表面段差が低減された半導体装置およ
びその製造方法を提供する。 【解決手段】基板１１上に、アモルファスシリコン層１
３及びタングステンシリサイド層１４からなるポリサイ
ド配線層と、オフセット絶縁層１５が形成され、ゲート
電極間隔が広い周辺回路部分ｂのオフセット絶縁層１５
は選択的に除去され、上層にリフロー性の酸化膜（ＢＰ
ＳＧ層１８）が成膜され、高温熱処理によりＢＰＳＧ層
１８の表面が平坦化された半導体装置およびその製造方
法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、多層配線を有する半導体装
置において、配線層間に形成される絶縁層による、局所
的な表面段差が抑制された半導体装置およびその製造方
法に関する。
その製造方法に関し、特に、多層配線を有する半導体装
置において、配線層間に形成される絶縁層による、局所
的な表面段差が抑制された半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化に伴い、デ
ザインルールが微細化され、アルミニウム、ポリシリコ
ンまたはポリサイド等で形成される配線の、配線ピッチ
も縮小化されている。
ザインルールが微細化され、アルミニウム、ポリシリコ
ンまたはポリサイド等で形成される配線の、配線ピッチ
も縮小化されている。
【０００３】多層配線を有する半導体装置には、配線層
間を電気的に接続するためのコンタクトホールが形成さ
れる。コンタクトホールと配線との間の距離は、配線と
コンタクトホールを絶縁するために必要な膜厚、コンタ
クトホールをパターニングする際の合わせずれ（合わせ
余裕）、コンタクトホール口径、配線幅のばらつき等を
考慮して設計される。
間を電気的に接続するためのコンタクトホールが形成さ
れる。コンタクトホールと配線との間の距離は、配線と
コンタクトホールを絶縁するために必要な膜厚、コンタ
クトホールをパターニングする際の合わせずれ（合わせ
余裕）、コンタクトホール口径、配線幅のばらつき等を
考慮して設計される。
【０００４】上記の、コンタクトホールと配線間の距離
を決定する要因が、十分にスケールダウンされない場
合、配線間の距離を縮小することができず、半導体装置
の高集積化の妨げとなる。そこで、配線間隔を縮小し、
配線間にコンタクトホールを形成する方法として、自己
整合コンタクト形成技術が用いられている。
を決定する要因が、十分にスケールダウンされない場
合、配線間の距離を縮小することができず、半導体装置
の高集積化の妨げとなる。そこで、配線間隔を縮小し、
配線間にコンタクトホールを形成する方法として、自己
整合コンタクト形成技術が用いられている。
【０００５】図８に、自己整合コンタクトの断面図を示
す。シリコン基板２１上に、ゲート酸化膜（ＳｉＯ2 ）
２２が１０ｎｍ程度、形成されている。
す。シリコン基板２１上に、ゲート酸化膜（ＳｉＯ2 ）
２２が１０ｎｍ程度、形成されている。
【０００６】ゲート酸化膜２２上層に、アモルファスシ
リコン層２３及びタングステンシリサイド（ＷＳｉx ）
層２４からなるタングステンポリサイド層が形成されて
いる。アモルファスシリコン層２３及びタングステンシ
リサイド層２４の膜厚は、それぞれ５０〜１００ｎｍ程
度である。
リコン層２３及びタングステンシリサイド（ＷＳｉx ）
層２４からなるタングステンポリサイド層が形成されて
いる。アモルファスシリコン層２３及びタングステンシ
リサイド層２４の膜厚は、それぞれ５０〜１００ｎｍ程
度である。
【０００７】その上層に、前記タングステンポリサイド
層と、上層配線とを絶縁するためのオフセット絶縁層２
５が、１５０ｎｍ〜２５０ｎｍ程度の膜厚で形成されて
いる。タングステンポリサイド層及びオフセット絶縁層
２５の側面には、ＳｉＯ2 からなるサイドウォール絶縁
層２６が形成されている。
層と、上層配線とを絶縁するためのオフセット絶縁層２
５が、１５０ｎｍ〜２５０ｎｍ程度の膜厚で形成されて
いる。タングステンポリサイド層及びオフセット絶縁層
２５の側面には、ＳｉＯ2 からなるサイドウォール絶縁
層２６が形成されている。
【０００８】サイドウォール絶縁層２６を被覆するよう
に、キャッピングＴＥＯＳ（テトラエトキシシラン，Ｓ
ｉ（ＯＣ2 Ｈ5 ）4 ）層２７が、１０ｎｍ程度形成され
ている。キャッピングＴＥＯＳ層２７は、ＴＥＯＳが酸
化されたＳｉＯ2 からなり、配線層の下部のシリコン基
板２１にイオン注入を行い、ソース領域・ドレイン領域
を形成する際に必要である。
に、キャッピングＴＥＯＳ（テトラエトキシシラン，Ｓ
ｉ（ＯＣ2 Ｈ5 ）4 ）層２７が、１０ｎｍ程度形成され
ている。キャッピングＴＥＯＳ層２７は、ＴＥＯＳが酸
化されたＳｉＯ2 からなり、配線層の下部のシリコン基
板２１にイオン注入を行い、ソース領域・ドレイン領域
を形成する際に必要である。
【０００９】キャッピングＴＥＯＳ層２７上層に、自己
整合コンタクト形成用ストッパー絶縁層として、Ｓｉ3
Ｎ4 層２８が６０〜１００ｎｍ程度、形成されている。
Ｓｉ3 Ｎ4 層２８上層に、配線層間を絶縁するための層
間絶縁層２９が３００ｎｍ程度堆積されている。
整合コンタクト形成用ストッパー絶縁層として、Ｓｉ3
Ｎ4 層２８が６０〜１００ｎｍ程度、形成されている。
Ｓｉ3 Ｎ4 層２８上層に、配線層間を絶縁するための層
間絶縁層２９が３００ｎｍ程度堆積されている。
【００１０】層間絶縁層２９が、リフロー性の絶縁酸化
膜、例えば、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏｓｉ
ｌｉｃａｔｅ ｇｌａｓｓ）膜からなる場合には、リフ
ロー化するための高温熱処理を行うことにより、平坦化
された表面が得られる。
膜、例えば、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏｓｉ
ｌｉｃａｔｅ ｇｌａｓｓ）膜からなる場合には、リフ
ロー化するための高温熱処理を行うことにより、平坦化
された表面が得られる。
【００１１】タングステンポリサイド配線間にエッチン
グが行われ、コンタクトホール３０が形成されている。
Ｓｉ3 Ｎ4 層２８のエッチング速度は遅いため、タング
ステンポリサイド配線の側面では、エッチングが起こら
ない。したがって、微細な配線間に自己整合的に、配線
層間の絶縁性を保ちながら、コンタクトホール３０が形
成される。
グが行われ、コンタクトホール３０が形成されている。
Ｓｉ3 Ｎ4 層２８のエッチング速度は遅いため、タング
ステンポリサイド配線の側面では、エッチングが起こら
ない。したがって、微細な配線間に自己整合的に、配線
層間の絶縁性を保ちながら、コンタクトホール３０が形
成される。
【００１２】コンタクトホール３０内壁面及び層間絶縁
層２９の上層に、上層配線であるアモルファスシリコン
層２３’及びタングステンシリサイド層２４’が形成さ
れている。
層２９の上層に、上層配線であるアモルファスシリコン
層２３’及びタングステンシリサイド層２４’が形成さ
れている。
【００１３】
【発明が解決しようとする課題】しかしながら、上記の
従来の半導体装置は、タングステンポリサイド配線層と
コンタクトホール３０とを絶縁するため、ゲート電極上
にオフセット絶縁層２５を形成する必要があり、配線層
の段差が増大することになる。
従来の半導体装置は、タングステンポリサイド配線層と
コンタクトホール３０とを絶縁するため、ゲート電極上
にオフセット絶縁層２５を形成する必要があり、配線層
の段差が増大することになる。
【００１４】このような配線段差を平坦化するため、リ
フロープロセスを行った場合、例えば、メモリセル等、
ゲート電極間のスペースが狭く、配線が密集した箇所に
おいては、良好な平坦性が得られる。
フロープロセスを行った場合、例えば、メモリセル等、
ゲート電極間のスペースが狭く、配線が密集した箇所に
おいては、良好な平坦性が得られる。
【００１５】一方、ＬＳＩの周辺回路等、ゲート電極間
スペースが広い部分においては、リフロープロセスを行
っても、表面の段差形状が良好に平坦化されず、上層配
線の形成が困難となる。図９に、メモリセル部分ａに比
較して、周辺回路部分ｂにおいて局所的に表面段差が残
る例の、断面図を示した。
スペースが広い部分においては、リフロープロセスを行
っても、表面の段差形状が良好に平坦化されず、上層配
線の形成が困難となる。図９に、メモリセル部分ａに比
較して、周辺回路部分ｂにおいて局所的に表面段差が残
る例の、断面図を示した。
【００１６】本発明は上記の問題点を鑑みてなされたも
のであり、従って、本発明は、多層配線を有する半導体
装置において、配線層間に形成される絶縁層により生じ
る、局所的な表面段差が抑制された半導体装置およびそ
の製造方法を提供することを目的とする。
のであり、従って、本発明は、多層配線を有する半導体
装置において、配線層間に形成される絶縁層により生じ
る、局所的な表面段差が抑制された半導体装置およびそ
の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、基板上に少なくとも１層の
配線層と、前記配線層上にオフセット絶縁層と、前記オ
フセット絶縁層の上層に形成された、熱処理により表面
が平坦化されている酸化膜とを有する半導体装置におい
て、前記オフセット絶縁層のメモリセル部分以外が選択
的に除去されていることを特徴とする。
め、本発明の半導体装置は、基板上に少なくとも１層の
配線層と、前記配線層上にオフセット絶縁層と、前記オ
フセット絶縁層の上層に形成された、熱処理により表面
が平坦化されている酸化膜とを有する半導体装置におい
て、前記オフセット絶縁層のメモリセル部分以外が選択
的に除去されていることを特徴とする。
【００１８】これにより、ゲート電極上のオフセット絶
縁層により生じる、局所的な表面段差が効果的に抑制さ
れた半導体装置を得ることができる。ＬＳＩの周辺回路
等、ゲート電極間スペースが広く、局所的な表面段差が
顕著な箇所において、オフセット絶縁層をエッチングで
除去してから、リフロープロセスを行うことにより、表
面を平坦化することができる。
縁層により生じる、局所的な表面段差が効果的に抑制さ
れた半導体装置を得ることができる。ＬＳＩの周辺回路
等、ゲート電極間スペースが広く、局所的な表面段差が
顕著な箇所において、オフセット絶縁層をエッチングで
除去してから、リフロープロセスを行うことにより、表
面を平坦化することができる。
【００１９】メモリセル等において、ゲート電極に隣接
してコンタクトホールが形成される箇所では、配線層と
コンタクトホールとを絶縁するためのオフセット絶縁層
が必要であるが、レジストをマスクとして、オフセット
絶縁層の選択的エッチングを行うため、コンタクトホー
ル箇所のオフセット絶縁層は保護される。
してコンタクトホールが形成される箇所では、配線層と
コンタクトホールとを絶縁するためのオフセット絶縁層
が必要であるが、レジストをマスクとして、オフセット
絶縁層の選択的エッチングを行うため、コンタクトホー
ル箇所のオフセット絶縁層は保護される。
【００２０】したがって、オフセット絶縁層が形成され
ている領域と、除去されている領域が、それぞれ別個に
平坦化される。オフセット絶縁層の除去により生じたス
ペースには、上層配線層を形成することもできる。
ている領域と、除去されている領域が、それぞれ別個に
平坦化される。オフセット絶縁層の除去により生じたス
ペースには、上層配線層を形成することもできる。
【００２１】上記の本発明の半導体装置は、好適には、
前記酸化膜が、リンを含有したリフロー性のシリコン酸
化膜からなり、前記熱処理温度が、９００℃以上である
ことを特徴とする。これにより、段差被覆性（ステップ
カバレージ）が良好であり、上層配線を形成するのに十
分な平坦化を行うことができる絶縁酸化膜が形成でき
る。
前記酸化膜が、リンを含有したリフロー性のシリコン酸
化膜からなり、前記熱処理温度が、９００℃以上である
ことを特徴とする。これにより、段差被覆性（ステップ
カバレージ）が良好であり、上層配線を形成するのに十
分な平坦化を行うことができる絶縁酸化膜が形成でき
る。
【００２２】リンを含有したシリコン酸化膜（ＰＳＧ；
ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅｇｌａｓｓ）は、１０
００℃程度に加熱すると表面が平坦化する。ＰＳＧ膜の
性質は、堆積方法や原料ガス等の成膜条件に依存して、
大きく変動する。
ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅｇｌａｓｓ）は、１０
００℃程度に加熱すると表面が平坦化する。ＰＳＧ膜の
性質は、堆積方法や原料ガス等の成膜条件に依存して、
大きく変動する。
【００２３】ＰＳＧ膜を堆積させる方法には、常圧また
は減圧下、３００〜５００℃で行う低温化学気相蒸着
（ＣＶＤ；ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓ
ｉｔｉｏｎ）法、プラズマＣＶＤ法、光ＣＶＤ法等があ
る。リフロー性をもたせるには、導入するリン濃度を比
較的高く（８〜１２ｗｔ％）する必要があり、上記の堆
積方法のうち、低温ＣＶＤが適している。
は減圧下、３００〜５００℃で行う低温化学気相蒸着
（ＣＶＤ；ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓ
ｉｔｉｏｎ）法、プラズマＣＶＤ法、光ＣＶＤ法等があ
る。リフロー性をもたせるには、導入するリン濃度を比
較的高く（８〜１２ｗｔ％）する必要があり、上記の堆
積方法のうち、低温ＣＶＤが適している。
【００２４】上記の本発明の半導体装置は、好適には、
前記酸化膜が、リン及びホウ素を含有したリフロー性の
シリコン酸化膜からなることを特徴とする。これによ
り、ＰＳＧに較べてＢＰＳＧでは、ガラスの軟化温度が
１００℃程度下がるため、リフロー時の熱処理温度を９
００℃に下げることができる。したがって、熱処理によ
る配線金属層や、配線ポリシリコン層への影響を抑制す
ることができる。
前記酸化膜が、リン及びホウ素を含有したリフロー性の
シリコン酸化膜からなることを特徴とする。これによ
り、ＰＳＧに較べてＢＰＳＧでは、ガラスの軟化温度が
１００℃程度下がるため、リフロー時の熱処理温度を９
００℃に下げることができる。したがって、熱処理によ
る配線金属層や、配線ポリシリコン層への影響を抑制す
ることができる。
【００２５】上記の目的を達成するため、本発明の半導
体装置の製造方法は、基板上に、少なくとも１層の配線
層を形成する工程と、前記配線層上に、オフセット絶縁
層を形成する工程と、周辺回路部分の前記オフセット絶
縁層を選択的に除去する工程と、前記配線層をパターニ
ングし、ゲート電極を形成する工程と、前記オフセット
絶縁層の上層に、酸化膜を堆積する工程と、熱処理によ
り前記酸化膜を軟化させ、表面段差を平坦化する工程と
を有することを特徴とする。
体装置の製造方法は、基板上に、少なくとも１層の配線
層を形成する工程と、前記配線層上に、オフセット絶縁
層を形成する工程と、周辺回路部分の前記オフセット絶
縁層を選択的に除去する工程と、前記配線層をパターニ
ングし、ゲート電極を形成する工程と、前記オフセット
絶縁層の上層に、酸化膜を堆積する工程と、熱処理によ
り前記酸化膜を軟化させ、表面段差を平坦化する工程と
を有することを特徴とする。
【００２６】また、本発明の半導体装置の製造方法は、
基板上に、少なくとも１層の配線層を形成する工程と、
前記配線層上に、オフセット絶縁層を形成する工程と、
前記配線層をパターニングし、ゲート電極を形成する工
程と、メモリセル部分の前記ゲート電極を除き、周辺回
路部分の前記オフセット絶縁層部分を除去する工程と、
前記ゲート電極の上層に、酸化膜を堆積する工程と、熱
処理により前記酸化膜を軟化させ、表面段差を平坦化す
る工程とを有することを特徴とする。
基板上に、少なくとも１層の配線層を形成する工程と、
前記配線層上に、オフセット絶縁層を形成する工程と、
前記配線層をパターニングし、ゲート電極を形成する工
程と、メモリセル部分の前記ゲート電極を除き、周辺回
路部分の前記オフセット絶縁層部分を除去する工程と、
前記ゲート電極の上層に、酸化膜を堆積する工程と、熱
処理により前記酸化膜を軟化させ、表面段差を平坦化す
る工程とを有することを特徴とする。
【００２７】これにより、オフセット絶縁層をエッチン
グで除去してから、リフロープロセスを行うため、ゲー
ト電極上のオフセット絶縁層により生じる、局所的な表
面段差を効果的に抑制することができる。表面段差が十
分に平坦化されるため、上層配線を形成する上でも有利
となる。
グで除去してから、リフロープロセスを行うため、ゲー
ト電極上のオフセット絶縁層により生じる、局所的な表
面段差を効果的に抑制することができる。表面段差が十
分に平坦化されるため、上層配線を形成する上でも有利
となる。
【００２８】上記の本発明の半導体装置の製造方法は、
好適には、前記酸化膜が、リンまたは、リン及びホウ素
を含有したリフロー性のシリコン酸化膜からなり、前記
熱処理温度が、９００℃以上であることを特徴とする。
好適には、前記酸化膜が、リンまたは、リン及びホウ素
を含有したリフロー性のシリコン酸化膜からなり、前記
熱処理温度が、９００℃以上であることを特徴とする。
【００２９】これにより、ステップカバレージが良好
で、上層配線を形成するのに十分な平坦性を有する絶縁
酸化膜が形成できる。また、高温リフロー工程におい
て、熱処理による、配線金属層や配線ポリシリコン層の
電気的特性への影響を抑制することができる。
で、上層配線を形成するのに十分な平坦性を有する絶縁
酸化膜が形成できる。また、高温リフロー工程におい
て、熱処理による、配線金属層や配線ポリシリコン層の
電気的特性への影響を抑制することができる。
【００３０】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
下記に説明する。
びその製造方法の実施の形態について、図面を参照して
下記に説明する。
【００３１】（実施形態１）図１は、本実施形態の半導
体装置の断面図である。シリコン基板１１上に、ゲート
酸化膜１２が形成され、その上層に、アモルファスシリ
コン層１３、さらにタングステンシリサイド層１４が堆
積されている。メモリセル部分ａのタングステンシリサ
イド層１４の上層には、オフセット絶縁層１５が形成さ
れている。
体装置の断面図である。シリコン基板１１上に、ゲート
酸化膜１２が形成され、その上層に、アモルファスシリ
コン層１３、さらにタングステンシリサイド層１４が堆
積されている。メモリセル部分ａのタングステンシリサ
イド層１４の上層には、オフセット絶縁層１５が形成さ
れている。
【００３２】メモリセル部分ａにおいては、ゲート酸化
膜１２、アモルファスシリコン層１３及びタングステン
シリサイド層１４の側面に、周辺回路部分ｂにおいて
は、ゲート酸化膜１２及びアモルファスシリコン層１３
の側面に、サイドウォール絶縁層１６が形成されてい
る。上記の構成の配線部分の表面と、基板上の全面に、
Ｓｉ3 Ｎ4 層１７が形成され、その上層に、ＢＰＳＧ層
１８が形成されている。
膜１２、アモルファスシリコン層１３及びタングステン
シリサイド層１４の側面に、周辺回路部分ｂにおいて
は、ゲート酸化膜１２及びアモルファスシリコン層１３
の側面に、サイドウォール絶縁層１６が形成されてい
る。上記の構成の配線部分の表面と、基板上の全面に、
Ｓｉ3 Ｎ4 層１７が形成され、その上層に、ＢＰＳＧ層
１８が形成されている。
【００３３】次に、上記の本実施形態の半導体装置の製
造方法について説明する。図２〜図５は、本実施形態の
半導体装置の製造工程を示した断面図である。まず、図
２に示すように、シリコン基板１１上に、パイロジェニ
ック酸化法により、ゲート酸化膜１２を、７ｎｍ形成す
る。
造方法について説明する。図２〜図５は、本実施形態の
半導体装置の製造工程を示した断面図である。まず、図
２に示すように、シリコン基板１１上に、パイロジェニ
ック酸化法により、ゲート酸化膜１２を、７ｎｍ形成す
る。
【００３４】パイロジェニック酸化法は、水蒸気を酸化
種としてＳｉをＳｉＯ2 に酸化する、加湿酸化法の一種
であり、加湿酸化の再現性を向上させ、水蒸気量の管理
を不要にするため、純粋な水素を石英反応管内部で燃焼
させて水を生成させる方式である。
種としてＳｉをＳｉＯ2 に酸化する、加湿酸化法の一種
であり、加湿酸化の再現性を向上させ、水蒸気量の管理
を不要にするため、純粋な水素を石英反応管内部で燃焼
させて水を生成させる方式である。
【００３５】本実施形態では、例えば、反応管内部温度
を８５０℃として、水素と酸素を反応させ、シリコン基
板の酸化を行う。パイロジェニック酸化法では、水素の
燃焼熱により、ウェハ温度に分布ができないように配慮
する必要があり、水素及び酸素を導入するノズルと、シ
リコン基板との間に、石英バッファを設置する。
を８５０℃として、水素と酸素を反応させ、シリコン基
板の酸化を行う。パイロジェニック酸化法では、水素の
燃焼熱により、ウェハ温度に分布ができないように配慮
する必要があり、水素及び酸素を導入するノズルと、シ
リコン基板との間に、石英バッファを設置する。
【００３６】ゲート酸化膜１２の上層に、アモルファス
シリコン層１３を、減圧ＣＶＤ法により、１００ｎｍ形
成する。本実施形態では、例えば、ＳｉＨ4 を原料ガス
とし、堆積温度を５５０℃とする。原料ガスとしては、
ＳｉＨ4 の他、ＳｉＨＣｌ3 やＳｉＨ2 Ｃｌ2 等のハロ
ゲン化物や、ＴＥＯＳ等の有機オキシシランを用いるこ
ともできる。
シリコン層１３を、減圧ＣＶＤ法により、１００ｎｍ形
成する。本実施形態では、例えば、ＳｉＨ4 を原料ガス
とし、堆積温度を５５０℃とする。原料ガスとしては、
ＳｉＨ4 の他、ＳｉＨＣｌ3 やＳｉＨ2 Ｃｌ2 等のハロ
ゲン化物や、ＴＥＯＳ等の有機オキシシランを用いるこ
ともできる。
【００３７】アモルファスシリコン層１３の上層に、タ
ングステンシリサイド層１４を、減圧ＣＶＤ法により、
１００ｎｍ堆積する。本実施形態では、例えば、原料ガ
スをＷＦ6 ／ＳｉＨ2 Ｃｌ2 とし、堆積温度を６８０℃
とする。
ングステンシリサイド層１４を、減圧ＣＶＤ法により、
１００ｎｍ堆積する。本実施形態では、例えば、原料ガ
スをＷＦ6 ／ＳｉＨ2 Ｃｌ2 とし、堆積温度を６８０℃
とする。
【００３８】さらに、常圧ＣＶＤ法により、ＳｉＯ2 か
らなるオフセット絶縁層１５を２５０ｎｍ形成する。常
圧ＣＶＤ法は、例えば、ＳｉＨ4 を原料ガスとし、堆積
温度４３０℃で行う。
らなるオフセット絶縁層１５を２５０ｎｍ形成する。常
圧ＣＶＤ法は、例えば、ＳｉＨ4 を原料ガスとし、堆積
温度４３０℃で行う。
【００３９】次に、図３に示すように、オフセット絶縁
層１５上層にフォトレジスト１９を堆積させた後、周辺
回路部分ｂが開口され、メモリセル部分ａが被覆される
ように、レジストパターニングを行う。その後、レジス
ト１９をマスクとして異方性エッチングを行い、周辺回
路部分ｂのオフセット絶縁層１５を除去する。
層１５上層にフォトレジスト１９を堆積させた後、周辺
回路部分ｂが開口され、メモリセル部分ａが被覆される
ように、レジストパターニングを行う。その後、レジス
ト１９をマスクとして異方性エッチングを行い、周辺回
路部分ｂのオフセット絶縁層１５を除去する。
【００４０】レジスト１９を剥離した後、図４に示すよ
うに、ゲート電極の形成を行う。フォトレジスト２０を
堆積し、ゲート電極のレジストパターニングを行って、
レジスト２０をマスクとした異方性エッチングを行う。
アモルファスシリコン層１３及びタングステンシリサイ
ド層１４は、このパターニング工程により、タングステ
ンポリサイド配線層となる。
うに、ゲート電極の形成を行う。フォトレジスト２０を
堆積し、ゲート電極のレジストパターニングを行って、
レジスト２０をマスクとした異方性エッチングを行う。
アモルファスシリコン層１３及びタングステンシリサイ
ド層１４は、このパターニング工程により、タングステ
ンポリサイド配線層となる。
【００４１】エッチングは、例えば、Ｃｌ2 ／Ｏ2 をエ
ッチングガスとして、マイクロ波電子サイクロトロン
（ＥＣＲ）タイプのポリシリコンエッチング装置を用い
て行う。ＥＣＲエッチングの条件は、本実施形態では、
例えば、Ｃｌ2 ／Ｏ2 ＝７５／２ＳＣＣＭ、圧力０．４
Ｐａ、マイクロ波（２．４５ＧＨｚ）出力１２００Ｗ、
ウェハ温度２０℃とする。
ッチングガスとして、マイクロ波電子サイクロトロン
（ＥＣＲ）タイプのポリシリコンエッチング装置を用い
て行う。ＥＣＲエッチングの条件は、本実施形態では、
例えば、Ｃｌ2 ／Ｏ2 ＝７５／２ＳＣＣＭ、圧力０．４
Ｐａ、マイクロ波（２．４５ＧＨｚ）出力１２００Ｗ、
ウェハ温度２０℃とする。
【００４２】レジスト２０を剥離した後、図５に示すよ
うに、サイドウォール絶縁層１６を形成する。アモルフ
ァスシリコン層１３及びタングステンシリサイド層１４
を、所望のゲートパターンに形成後、２００〜５００ｎ
ｍのＳｉＯ2 絶縁膜を堆積してから、例えば、ＲＩＥ
（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）による
異方性エッチングを行う。
うに、サイドウォール絶縁層１６を形成する。アモルフ
ァスシリコン層１３及びタングステンシリサイド層１４
を、所望のゲートパターンに形成後、２００〜５００ｎ
ｍのＳｉＯ2 絶縁膜を堆積してから、例えば、ＲＩＥ
（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）による
異方性エッチングを行う。
【００４３】これにより、ゲート電極の側面部のみに絶
縁膜が残存し、オフセット領域を形成するためのサイド
ウォールスペーサーとなる。サイドウォール絶縁層１６
が形成されていることにより、ゲート電極間にエッチン
グを行い、自己整合コンタクトホールを形成する際、ゲ
ート電極側面が浸食されるのを避けることができる。
縁膜が残存し、オフセット領域を形成するためのサイド
ウォールスペーサーとなる。サイドウォール絶縁層１６
が形成されていることにより、ゲート電極間にエッチン
グを行い、自己整合コンタクトホールを形成する際、ゲ
ート電極側面が浸食されるのを避けることができる。
【００４４】サイドウォール絶縁層１６の厚さは、ゲー
ト電極の厚さにも若干依存するが、堆積するＳｉＯ2 絶
縁膜の厚さによりほぼ決定される。したがって、ＳｉＯ
2 絶縁膜の厚さを調節することにより、サイドウォール
絶縁層１６の厚さを、精度良く制御することができる。
ト電極の厚さにも若干依存するが、堆積するＳｉＯ2 絶
縁膜の厚さによりほぼ決定される。したがって、ＳｉＯ
2 絶縁膜の厚さを調節することにより、サイドウォール
絶縁層１６の厚さを、精度良く制御することができる。
【００４５】次に、ゲート電極及びサイドウォール絶縁
層１６上層、並びにシリコン基板１１上層に、自己整合
コンタクト形成用ストッパー絶縁層として、Ｓｉ3 Ｎ4
層１７を６０ｎｍ形成する。
層１６上層、並びにシリコン基板１１上層に、自己整合
コンタクト形成用ストッパー絶縁層として、Ｓｉ3 Ｎ4
層１７を６０ｎｍ形成する。
【００４６】さらに、常圧ＣＶＤ法により、リフロー性
を有するＢＰＳＧ層１８を２５０ｎｍ形成する。例え
ば、ＳｉＨ4 ／ＢＨ2 ／ＰＨ2 を原料ガスとして、堆積
温度４００℃でＢＰＳＧ層１８を堆積させ、リフロー処
理を行って、表面を平坦化させる。これにより、図１に
断面図を示すような、半導体装置が得られる。
を有するＢＰＳＧ層１８を２５０ｎｍ形成する。例え
ば、ＳｉＨ4 ／ＢＨ2 ／ＰＨ2 を原料ガスとして、堆積
温度４００℃でＢＰＳＧ層１８を堆積させ、リフロー処
理を行って、表面を平坦化させる。これにより、図１に
断面図を示すような、半導体装置が得られる。
【００４７】ＢＰＳＧ膜の堆積方法には、常圧または減
圧下における低温（３００〜５００℃）ＣＶＤ法の他、
プラズマＣＶＤ法、光ＣＶＤ法等がある。リフロー性を
もたせるには、リンを比較的高濃度（８〜１２ｗｔ％）
で導入する必要があり、上記のＣＶＤ法のうち、低温Ｃ
ＶＤで、高リン濃度のＢＰＳＧ膜が容易に得られる。
圧下における低温（３００〜５００℃）ＣＶＤ法の他、
プラズマＣＶＤ法、光ＣＶＤ法等がある。リフロー性を
もたせるには、リンを比較的高濃度（８〜１２ｗｔ％）
で導入する必要があり、上記のＣＶＤ法のうち、低温Ｃ
ＶＤで、高リン濃度のＢＰＳＧ膜が容易に得られる。
【００４８】リン濃度の制御は、原料ガス中のＰＨ2 の
流量比を調節することにより行う。また、低温ＣＶＤ法
を行う際、本実施形態のように常圧成長させる場合は、
減圧ＣＶＤ法の場合と比較して、蒸着させる気体分子の
分子平均自由工程が小さいため、段差側面の被覆の不均
一（シャドウィング）が生じにくく、良好な段差被覆性
を得やすい。
流量比を調節することにより行う。また、低温ＣＶＤ法
を行う際、本実施形態のように常圧成長させる場合は、
減圧ＣＶＤ法の場合と比較して、蒸着させる気体分子の
分子平均自由工程が小さいため、段差側面の被覆の不均
一（シャドウィング）が生じにくく、良好な段差被覆性
を得やすい。
【００４９】ＢＰＳＧ層１８のリフロー処理は、例え
ば、窒素雰囲気中で、９００℃、１０分間の熱処理を行
う。リフロー化の高温熱処理は、配線金属（特にアルミ
ニウム）への影響を避けるため、短時間で行う。
ば、窒素雰囲気中で、９００℃、１０分間の熱処理を行
う。リフロー化の高温熱処理は、配線金属（特にアルミ
ニウム）への影響を避けるため、短時間で行う。
【００５０】ここで、メモリセル部分ａの所望の配線間
に、エッチングを行うことにより、オフセット絶縁膜を
有する自己整合コンタクト（不図示）を形成することが
できる。
に、エッチングを行うことにより、オフセット絶縁膜を
有する自己整合コンタクト（不図示）を形成することが
できる。
【００５１】上記の本発明の実施形態の半導体装置の製
造方法によれば、周辺回路部分のゲート配線上のオフセ
ット絶縁膜が選択的に除去され、局所的な表面段差が低
減された半導体装置が製造できる。
造方法によれば、周辺回路部分のゲート配線上のオフセ
ット絶縁膜が選択的に除去され、局所的な表面段差が低
減された半導体装置が製造できる。
【００５２】（実施形態２）図１は、本実施形態の半導
体装置の断面図である。実施形態１と同様な構成となっ
ている。本実施形態の半導体装置の製造方法について説
明する。図２、図６〜図７は、本実施形態の半導体装置
の製造工程を示した断面図である。
体装置の断面図である。実施形態１と同様な構成となっ
ている。本実施形態の半導体装置の製造方法について説
明する。図２、図６〜図７は、本実施形態の半導体装置
の製造工程を示した断面図である。
【００５３】まず、実施形態１と同様な工程で、図２に
示す積層構造とする。シリコン基板１１上に、パイロジ
ェニック酸化法（Ｈ2 ／Ｏ2 ，８５０℃）により、ゲー
ト酸化膜１２を７ｎｍ形成する。
示す積層構造とする。シリコン基板１１上に、パイロジ
ェニック酸化法（Ｈ2 ／Ｏ2 ，８５０℃）により、ゲー
ト酸化膜１２を７ｎｍ形成する。
【００５４】ゲート酸化膜１２の上層に、アモルファス
シリコン層１３を、減圧ＣＶＤ法（原料ガス；Ｓｉ
Ｈ4 、堆積温度；５５０℃）により、１００ｎｍ形成す
る。原料ガスとしては、ＳｉＨ4 の他、ＳｉＨＣｌ3 や
ＳｉＨ2 Ｃｌ2 等のハロゲン化物や、ＴＥＯＳ等の有機
オキシシランを用いることもできる。
シリコン層１３を、減圧ＣＶＤ法（原料ガス；Ｓｉ
Ｈ4 、堆積温度；５５０℃）により、１００ｎｍ形成す
る。原料ガスとしては、ＳｉＨ4 の他、ＳｉＨＣｌ3 や
ＳｉＨ2 Ｃｌ2 等のハロゲン化物や、ＴＥＯＳ等の有機
オキシシランを用いることもできる。
【００５５】アモルファスシリコン層１３の上層に、タ
ングステンシリサイド層１４を、減圧ＣＶＤ法（原料ガ
ス；ＷＦ6 ／ＳｉＨ2 Ｃｌ2 、堆積温度；６８０℃）に
より、１００ｎｍ堆積する。さらに、常圧ＣＶＤ法（原
料ガス；ＳｉＨ4 、堆積温度；４３０℃）により、Ｓｉ
Ｏ2 からなるオフセット絶縁層１５を２５０ｎｍ形成す
る。
ングステンシリサイド層１４を、減圧ＣＶＤ法（原料ガ
ス；ＷＦ6 ／ＳｉＨ2 Ｃｌ2 、堆積温度；６８０℃）に
より、１００ｎｍ堆積する。さらに、常圧ＣＶＤ法（原
料ガス；ＳｉＨ4 、堆積温度；４３０℃）により、Ｓｉ
Ｏ2 からなるオフセット絶縁層１５を２５０ｎｍ形成す
る。
【００５６】次に、図６に示すように、ゲート電極の形
成を行う。フォトレジスト１９を堆積し、ゲート電極の
レジストパターニングを行ってから、レジスト１９をマ
スクとして、異方性エッチング（ガス；Ｃｌ2 ／Ｏ2 ＝
７５／２ＳＣＣＭ、エッチャー；ＥＣＲタイプ、圧力；
０．４Ｐａ、マイクロ波（２．４５ＧＨｚ）出力；１２
００Ｗ、ウェハ温度；２０℃）を行う。
成を行う。フォトレジスト１９を堆積し、ゲート電極の
レジストパターニングを行ってから、レジスト１９をマ
スクとして、異方性エッチング（ガス；Ｃｌ2 ／Ｏ2 ＝
７５／２ＳＣＣＭ、エッチャー；ＥＣＲタイプ、圧力；
０．４Ｐａ、マイクロ波（２．４５ＧＨｚ）出力；１２
００Ｗ、ウェハ温度；２０℃）を行う。
【００５７】このエッチング工程により、アモルファス
シリコン層１３及びタングステンシリサイド層１４は、
タングステンポリサイド配線層となる。
シリコン層１３及びタングステンシリサイド層１４は、
タングステンポリサイド配線層となる。
【００５８】本実施形態では、メモリセル部分ａと周辺
回路部分ｂが、同一の積層構造である状態で、上記のエ
ッチングを行う。したがって、エッチング終了のタイミ
ングも、両部分で一致する。そのため、メモリセル部分
ａと周辺回路部分ｂで、均一なタングステンポリサイド
配線層が得られる。
回路部分ｂが、同一の積層構造である状態で、上記のエ
ッチングを行う。したがって、エッチング終了のタイミ
ングも、両部分で一致する。そのため、メモリセル部分
ａと周辺回路部分ｂで、均一なタングステンポリサイド
配線層が得られる。
【００５９】次に、図７に示すように、周辺回路部分ｂ
が開口され、メモリセル部分ａが被覆されるように、レ
ジスト２０を堆積させる。その後、レジスト２０をマス
クとして異方性エッチングを行い、周辺回路部分ｂ上層
のオフセット絶縁層１５を除去する。
が開口され、メモリセル部分ａが被覆されるように、レ
ジスト２０を堆積させる。その後、レジスト２０をマス
クとして異方性エッチングを行い、周辺回路部分ｂ上層
のオフセット絶縁層１５を除去する。
【００６０】レジスト２０を剥離した後、図７に示すよ
うに、サイドウォール絶縁層１６を形成する。サイドウ
ォール絶縁層１６は、２００〜５００ｎｍのＳｉＯ2 絶
縁膜を全面に堆積し、例えば、ＲＩＥによる異方性エッ
チングを行って、ゲート電極の側面部のみに絶縁膜を残
存させて形成する。
うに、サイドウォール絶縁層１６を形成する。サイドウ
ォール絶縁層１６は、２００〜５００ｎｍのＳｉＯ2 絶
縁膜を全面に堆積し、例えば、ＲＩＥによる異方性エッ
チングを行って、ゲート電極の側面部のみに絶縁膜を残
存させて形成する。
【００６１】さらに、サイドウォール絶縁層１６を含む
ゲート電極を被覆するように、自己整合コンタクト形成
用ストッパー絶縁層として、Ｓｉ3 Ｎ4 層１７を６０ｎ
ｍ形成する。
ゲート電極を被覆するように、自己整合コンタクト形成
用ストッパー絶縁層として、Ｓｉ3 Ｎ4 層１７を６０ｎ
ｍ形成する。
【００６２】Ｓｉ3 Ｎ4 層１７の上層に、常圧ＣＶＤ法
（原料ガス；ＳｉＨ4 ／ＢＨ2 ／ＰＨ2 、堆積温度；４
００℃）により、リフロー性を有するＢＰＳＧ層１８を
２５０ｎｍ形成する。
（原料ガス；ＳｉＨ4 ／ＢＨ2 ／ＰＨ2 、堆積温度；４
００℃）により、リフロー性を有するＢＰＳＧ層１８を
２５０ｎｍ形成する。
【００６３】リフロー性に影響するリン濃度は、原料ガ
ス中のＰＨ2 の流量比を調節することにより制御する。
ＢＰＳＧ層１８のリフロー処理（窒素雰囲気中、９００
℃、１０分間）を行い、表面を平坦化させ、図１に断面
図を示すような半導体装置が得られる。
ス中のＰＨ2 の流量比を調節することにより制御する。
ＢＰＳＧ層１８のリフロー処理（窒素雰囲気中、９００
℃、１０分間）を行い、表面を平坦化させ、図１に断面
図を示すような半導体装置が得られる。
【００６４】本発明の半導体装置およびその製造方法
は、上記の実施の形態に限定されない。例えば、ＣＶＤ
法を行う際の原料ガス等の成膜条件や、エッチング方法
等、適宜変更することができる。その他、本発明の要旨
を逸脱しない範囲で、種々の変更が可能である。
は、上記の実施の形態に限定されない。例えば、ＣＶＤ
法を行う際の原料ガス等の成膜条件や、エッチング方法
等、適宜変更することができる。その他、本発明の要旨
を逸脱しない範囲で、種々の変更が可能である。
【００６５】
【発明の効果】本発明の半導体装置によれば、多層配線
を有する半導体装置において、配線層間に形成されるオ
フセット絶縁層により生じる、局所的な表面段差が抑制
される。本発明の半導体装置の製造方法によれば、ゲー
ト電極の密集度が低い周辺回路部分においても、局所的
な表面段差が抑制でき、上層配線の加工性を向上させる
ことができる。
を有する半導体装置において、配線層間に形成されるオ
フセット絶縁層により生じる、局所的な表面段差が抑制
される。本発明の半導体装置の製造方法によれば、ゲー
ト電極の密集度が低い周辺回路部分においても、局所的
な表面段差が抑制でき、上層配線の加工性を向上させる
ことができる。
【図１】本発明の半導体装置の断面図である。
【図２】本発明の、実施形態１、２に示す半導体装置
の、製造工程を示す断面図である。
の、製造工程を示す断面図である。
【図３】本発明の、実施形態１に示す半導体装置の、製
造工程を示す断面図である。
造工程を示す断面図である。
【図４】本発明の、実施形態１に示す半導体装置の、製
造工程を示す断面図である。
造工程を示す断面図である。
【図５】本発明の、実施形態１に示す半導体装置の、製
造工程を示す断面図である。
造工程を示す断面図である。
【図６】本発明の、実施形態２に示す半導体装置の、製
造工程を示す断面図である。
造工程を示す断面図である。
【図７】本発明の、実施形態２に示す半導体装置の、製
造工程を示す断面図である。
造工程を示す断面図である。
【図８】従来の半導体装置の、自己整合コンタクトホー
ルの断面図である。
ルの断面図である。
【図９】従来の、半導体装置の断面図である。
１１…シリコン基板、１２…ゲート酸化膜、１３…アモ
ルファスシリコン層、１４…タングステンシリサイド
層、１５…オフセット絶縁層、１６…サイドウォール絶
縁層、１７…Ｓｉ3 Ｎ4 層、１８…ＢＰＳＧ層、１９、
２０…レジスト、２１…シリコン基板、２２…ゲート酸
化膜、２３、２３’…アモルファスシリコン層、２４、
２４’…タングステンシリサイド層、２５…オフセット
絶縁層、２６…サイドウォール絶縁層、２７…キャッピ
ングＴＥＯＳ層、２８…Ｓｉ3 Ｎ4層、２９…層間絶縁
層、３０…コンタクトホール。
ルファスシリコン層、１４…タングステンシリサイド
層、１５…オフセット絶縁層、１６…サイドウォール絶
縁層、１７…Ｓｉ3 Ｎ4 層、１８…ＢＰＳＧ層、１９、
２０…レジスト、２１…シリコン基板、２２…ゲート酸
化膜、２３、２３’…アモルファスシリコン層、２４、
２４’…タングステンシリサイド層、２５…オフセット
絶縁層、２６…サイドウォール絶縁層、２７…キャッピ
ングＴＥＯＳ層、２８…Ｓｉ3 Ｎ4層、２９…層間絶縁
層、３０…コンタクトホール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78
Claims (12)
- 【請求項１】同一基板上に、少なくとも１層の配線層
と、前記配線層上にオフセット絶縁層が形成された第１
の領域と、少なくとも１層の配線層が形成された第２の
領域とを有する半導体装置において、 前記第１の領域の前記オフセット絶縁層と、前記第２の
領域の前記配線層の上層に、熱処理により表面が平坦化
された酸化膜を有する半導体装置。 - 【請求項２】前記酸化膜が、リンを含有したリフロー性
のシリコン酸化膜からなる請求項１記載の半導体装置。 - 【請求項３】前記酸化膜が、ホウ素を含有したリフロー
性のシリコン酸化膜からなる請求項２記載の半導体装
置。 - 【請求項４】前記熱処理温度が、９００℃以上である請
求項１記載の半導体装置。 - 【請求項５】同一基板上に、少なくとも１層の配線層
と、前記配線層上にオフセット絶縁層が形成された第１
の領域と、少なくとも１層の配線層が形成された第２の
領域とを有する半導体装置の製造方法において、 基板上に、少なくとも１層の配線層を形成する工程と、 前記配線層上に、オフセット絶縁層を形成する工程と、 前記第１の領域の前記オフセット絶縁層を残し、前記第
２の領域の前記オフセット絶縁層を選択的に除去する工
程と、 前記配線層をパターニングし、ゲート電極を形成する工
程と、 酸化膜を堆積する工程と、 熱処理により前記酸化膜を軟化させ、表面段差を平坦化
する工程とを有する半導体装置の製造方法。 - 【請求項６】前記酸化膜が、リンを含有したリフロー性
のシリコン酸化膜からなる請求項５記載の半導体装置の
製造方法。 - 【請求項７】前記酸化膜が、ホウ素を含有したリフロー
性のシリコン酸化膜からなる請求項６記載の半導体装置
の製造方法。 - 【請求項８】前記熱処理温度が、９００℃以上である請
求項５記載の半導体装置の製造方法。 - 【請求項９】同一基板上に、少なくとも１層の配線層
と、前記配線層上にオフセット絶縁層が形成された第１
の領域と、少なくとも１層の配線層が形成された第２の
領域とを有する半導体装置の製造方法において、 基板上に、少なくとも１層の配線層を形成する工程と、 前記配線層上に、オフセット絶縁層を形成する工程と、 前記配線層をパターニングし、ゲート電極を形成する工
程と、 前記第１の領域の前記オフセット絶縁層を残し、前記第
２の領域の前記オフセット絶縁層を選択的に除去する工
程と、 酸化膜を堆積する工程と、 熱処理により前記酸化膜を軟化させ、表面段差を平坦化
する工程とを有する半導体装置の製造方法。 - 【請求項１０】前記酸化膜が、リンを含有したリフロー
性のシリコン酸化膜からなる請求項９記載の半導体装置
の製造方法。 - 【請求項１１】前記酸化膜が、ホウ素を含有したリフロ
ー性のシリコン酸化膜からなる請求項１０記載の半導体
装置の製造方法。 - 【請求項１２】前記熱処理温度が、９００℃以上である
請求項９記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9328835A JPH11162984A (ja) | 1997-11-28 | 1997-11-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9328835A JPH11162984A (ja) | 1997-11-28 | 1997-11-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11162984A true JPH11162984A (ja) | 1999-06-18 |
Family
ID=18214627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9328835A Pending JPH11162984A (ja) | 1997-11-28 | 1997-11-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11162984A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100567050B1 (ko) * | 1999-11-19 | 2006-04-04 | 주식회사 하이닉스반도체 | 반도체메모리의 실리사이드 형성방법 |
-
1997
- 1997-11-28 JP JP9328835A patent/JPH11162984A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100567050B1 (ko) * | 1999-11-19 | 2006-04-04 | 주식회사 하이닉스반도체 | 반도체메모리의 실리사이드 형성방법 |
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