JPH1116363A - スタティックｒａｍ - Google Patents
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- JPH1116363A JPH1116363A JP9169130A JP16913097A JPH1116363A JP H1116363 A JPH1116363 A JP H1116363A JP 9169130 A JP9169130 A JP 9169130A JP 16913097 A JP16913097 A JP 16913097A JP H1116363 A JPH1116363 A JP H1116363A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 面積かつ簡素な回路で高速化と低電圧化とを
両立でき、動作中のサブスレッショルド電流を低減した
ＳＲＡＭを提供する。 【解決手段】 ドライバトランジスタ２３，２４は、負
荷トランジスタ２５，２６とともにインバータラッチを
形成しており、このインバータラッチの２つの記憶端子
は、アクセストランジスタ２１，２２を介してビット線
対Ｄ０，Ｄ０バーに接続されている。アクセストランジ
スタ２１，２２のゲート電極はワード線ＷＬ０に接続さ
れている。アクセストランジスタ２１，２２及びドライ
バトランジスタ２３，２４のウェルとワード線ＷＬ０と
が接続されている。
両立でき、動作中のサブスレッショルド電流を低減した
ＳＲＡＭを提供する。 【解決手段】 ドライバトランジスタ２３，２４は、負
荷トランジスタ２５，２６とともにインバータラッチを
形成しており、このインバータラッチの２つの記憶端子
は、アクセストランジスタ２１，２２を介してビット線
対Ｄ０，Ｄ０バーに接続されている。アクセストランジ
スタ２１，２２のゲート電極はワード線ＷＬ０に接続さ
れている。アクセストランジスタ２１，２２及びドライ
バトランジスタ２３，２４のウェルとワード線ＷＬ０と
が接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
分野に属し、詳しくは高速動作化に適したスタティック
ＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ、以下「ＳＲＡＭ」という。）に関する。
分野に属し、詳しくは高速動作化に適したスタティック
ＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ、以下「ＳＲＡＭ」という。）に関する。
【０００２】
【従来の技術】従来、この種のＳＲＡＭは、図９に示さ
れるような構成が知られている（第１従来例）。図９の
ＮｃｈＭＯＳのドライバトランジスタ２３、２４は、Ｐ
ｃｈＭＯＳの負荷トランジスタ２５，２６とともにイン
バータラッチを形成しており、このインバータラッチの
２つの記憶端子は、ＮｃｈＭＯＳのアクセストランジス
タ２１，２２を介してビット線対Ｄ０，Ｄ０バーに接続
されている。アクセストランジスタ２１，２２のゲート
電極は、ワード線ＷＬ０に接続されている。以上６つの
トランジスタからなるメモリセル２０は、ワード線ＷＬ
０を共有して図の横方向に多数配置されるとともにビッ
ト線対Ｄ０，Ｄ０バーを共有して図の縦方向に多数配置
される。図では示さないが、通常のＣＭＯＳ回路同様、
ＮｃｈＭＯＳのアクセストランジスタ２１，２２及びド
ライバトランジスタ２３，２４のウェルは接地電位に固
定され、ＰｃｈＭＯＳの負荷トランジスタ２５，２６の
ウェルは電源電位に固定される。
れるような構成が知られている（第１従来例）。図９の
ＮｃｈＭＯＳのドライバトランジスタ２３、２４は、Ｐ
ｃｈＭＯＳの負荷トランジスタ２５，２６とともにイン
バータラッチを形成しており、このインバータラッチの
２つの記憶端子は、ＮｃｈＭＯＳのアクセストランジス
タ２１，２２を介してビット線対Ｄ０，Ｄ０バーに接続
されている。アクセストランジスタ２１，２２のゲート
電極は、ワード線ＷＬ０に接続されている。以上６つの
トランジスタからなるメモリセル２０は、ワード線ＷＬ
０を共有して図の横方向に多数配置されるとともにビッ
ト線対Ｄ０，Ｄ０バーを共有して図の縦方向に多数配置
される。図では示さないが、通常のＣＭＯＳ回路同様、
ＮｃｈＭＯＳのアクセストランジスタ２１，２２及びド
ライバトランジスタ２３，２４のウェルは接地電位に固
定され、ＰｃｈＭＯＳの負荷トランジスタ２５，２６の
ウェルは電源電位に固定される。
【０００３】さて、このメモリセルが選択されたとき、
すなわちワードドライバ１０がハイレベルを出力すると
き、外部とのデータのやりとりはビット線対を介して行
われるため、メモリの読み出し速度と書き込み速度は、
アクセストランジスタ２１，２２のオン電流によって定
められる。したがって、図１０に示すＳＲＡＭの第２従
来例のように、電源電位Ｖddよりも高い昇圧電位Ｖppを
ワードドライバ１０に供給することによってワード線の
電位、すなわちアクセストランジスタ２１，２２のゲー
ト電圧を増加させて読み出し動作及び書き込み動作を高
速化させる手法が広く用いられている。
すなわちワードドライバ１０がハイレベルを出力すると
き、外部とのデータのやりとりはビット線対を介して行
われるため、メモリの読み出し速度と書き込み速度は、
アクセストランジスタ２１，２２のオン電流によって定
められる。したがって、図１０に示すＳＲＡＭの第２従
来例のように、電源電位Ｖddよりも高い昇圧電位Ｖppを
ワードドライバ１０に供給することによってワード線の
電位、すなわちアクセストランジスタ２１，２２のゲー
ト電圧を増加させて読み出し動作及び書き込み動作を高
速化させる手法が広く用いられている。
【０００４】一方、ＳＲＡＭのメモリセルが読み出し動
作時にもデータを安定して保持するためには、ドライバ
トランジスタ２３，２４のオン電流が、アクセストラン
ジスタ２１，２２のオン電流よりも充分に大きいことが
必要である。しかし、図１０に示すＳＲＡＭ回路（第２
従来例）は、図９に示すＳＲＡＭ回路（第１従来例）と
比較して、アクセストランジスタ２１，２２のオン電流
を増加させるのに対して、ドライバトランジスタ２３，
２４のオン電流は変化しない。このためデータ保持安定
性は悪化する。また、昇圧電位はチャージポンプ回路等
で発生させることが多いが、大容量のキャパシタを必要
とするため面積も大きい。
作時にもデータを安定して保持するためには、ドライバ
トランジスタ２３，２４のオン電流が、アクセストラン
ジスタ２１，２２のオン電流よりも充分に大きいことが
必要である。しかし、図１０に示すＳＲＡＭ回路（第２
従来例）は、図９に示すＳＲＡＭ回路（第１従来例）と
比較して、アクセストランジスタ２１，２２のオン電流
を増加させるのに対して、ドライバトランジスタ２３，
２４のオン電流は変化しない。このためデータ保持安定
性は悪化する。また、昇圧電位はチャージポンプ回路等
で発生させることが多いが、大容量のキャパシタを必要
とするため面積も大きい。
【０００５】次に、特開平７−２１１０７９号公報に記
載されているＳＲＡＭ回路を、第３従来例として図１１
に示す。この回路は、バックバイアス電圧供給回路１３
の出力をアクセストランジスタ２１，２２のウェルとド
ライバトランジスタ２３，２４のウェルの両方に接続し
たものである。バックバイアス電圧供給回路１３は、接
地電位又は負電位（例えば−２Ｖ）のいずれかを供給で
きる電圧源で、負電位はチャージポンプ回路を用いて発
生させている。このＳＲＡＭ回路は、低しきい値電圧
（例えば０．４Ｖ）のトランジスタでＳＲＡＭメモリセ
ルを構成している点が一つの特徴である。一般にＭＯＳ
トランジスタは、しきい値が低いほど、オン電流が増加
する一方で、オフ時の電流（サブスレッショルド電流）
がそれ以上に急激に増大する。よってこの第３従来例で
は、動作時に低しきい値トランジスタの大きなオン電流
を活かして高速化を図り、非動作時にはバックバイアス
電圧供給回路１３を用いてＰウェルの電位を負電位に設
定し、アクセストランジスタ２１，２２とドライバトラ
ンジスタ２３，２４のしきい値を高く（例えば０．９
Ｖ）することによってサブスレッショルド電流の低減を
図っている。
載されているＳＲＡＭ回路を、第３従来例として図１１
に示す。この回路は、バックバイアス電圧供給回路１３
の出力をアクセストランジスタ２１，２２のウェルとド
ライバトランジスタ２３，２４のウェルの両方に接続し
たものである。バックバイアス電圧供給回路１３は、接
地電位又は負電位（例えば−２Ｖ）のいずれかを供給で
きる電圧源で、負電位はチャージポンプ回路を用いて発
生させている。このＳＲＡＭ回路は、低しきい値電圧
（例えば０．４Ｖ）のトランジスタでＳＲＡＭメモリセ
ルを構成している点が一つの特徴である。一般にＭＯＳ
トランジスタは、しきい値が低いほど、オン電流が増加
する一方で、オフ時の電流（サブスレッショルド電流）
がそれ以上に急激に増大する。よってこの第３従来例で
は、動作時に低しきい値トランジスタの大きなオン電流
を活かして高速化を図り、非動作時にはバックバイアス
電圧供給回路１３を用いてＰウェルの電位を負電位に設
定し、アクセストランジスタ２１，２２とドライバトラ
ンジスタ２３，２４のしきい値を高く（例えば０．９
Ｖ）することによってサブスレッショルド電流の低減を
図っている。
【０００６】しかし第２従来例では、選択された１本の
ワード線に対してだけ昇圧電位を発生させればよいが、
第３従来例においては、全メモリセルのＰウェルを負電
位に駆動するため、動作時から非動作時への切り換えに
大電力を要するうえ、切り替わる時間も長いため頻繁に
非動作モードヘ切り換えることができない。また、ＳＲ
ＡＭが動作しないときに負電位を発生し続けなければな
らないので、メモリセルのリーク電流低減効果は、バッ
クバイアス電圧供給回路１３の消費電力によって一部相
殺される。
ワード線に対してだけ昇圧電位を発生させればよいが、
第３従来例においては、全メモリセルのＰウェルを負電
位に駆動するため、動作時から非動作時への切り換えに
大電力を要するうえ、切り替わる時間も長いため頻繁に
非動作モードヘ切り換えることができない。また、ＳＲ
ＡＭが動作しないときに負電位を発生し続けなければな
らないので、メモリセルのリーク電流低減効果は、バッ
クバイアス電圧供給回路１３の消費電力によって一部相
殺される。
【０００７】次に、特開平７−２９６５８７号公報に記
載されているＳＲＡＭ回路を、第４従来例として図１２
に示す。このＳＲＡＭ回路は、メモリセル２０のドライ
バトランジスタ２３，２４のソース端子を負側ソース共
通配線Ｖssに接続し、アクセストランジスタ２１，２２
とドライバトランジスタ２３，２４のウェル端子を接地
電位線ＧＮＤに接続する。さらに、負側ソース共通配線
Ｖssと接地配線ＧＮＤとを、ＮチャネルＭＯＳトランジ
スタ３６と高抵抗素子３７との双方によって接続すると
いう構成になっている。
載されているＳＲＡＭ回路を、第４従来例として図１２
に示す。このＳＲＡＭ回路は、メモリセル２０のドライ
バトランジスタ２３，２４のソース端子を負側ソース共
通配線Ｖssに接続し、アクセストランジスタ２１，２２
とドライバトランジスタ２３，２４のウェル端子を接地
電位線ＧＮＤに接続する。さらに、負側ソース共通配線
Ｖssと接地配線ＧＮＤとを、ＮチャネルＭＯＳトランジ
スタ３６と高抵抗素子３７との双方によって接続すると
いう構成になっている。
【０００８】この第４従来例もまた、低しきい値電圧の
トランジスタによってメモリセルを構成している。Ｎチ
ャネルＭＯＳトランジスタ３６のゲート電極には、チッ
プイネーブル信号ＣＥが入力されており、動作時にはＮ
チャネルＭＯＳトランジスタ３６が導通する。このた
め、負側ソース共通配線Ｖssと接地電位線ＧＮＤとは同
電位となり、通常の低しきい値トランジスタで構成した
ＳＲＡＭと同様に高速動作可能である。これに対して非
動作時には、ＮチャネルＭＯＳトランジスタ３６をオフ
するため、負側ソース共通配線Ｖssと接地電位線ＧＮＤ
とは高抵抗素子３７を介してのみ接続される。ドライバ
トランジスタ２３，２４は低しきい値なので非動作時に
も不要なサブスレッショルド電流が流れるが、接地配線
ＧＮＤへは高抵抗素子３７を介して流れ込むため、負側
ソース共通配線Ｖssは接地電位線ＧＮＤよりもある程度
電位が高くなる。そのため、等価的にドライバトランジ
スタ２３，２４のウェル電位が低くなったのと同様の効
果が得られ、ドライバトランジスタ２３，２４のしきい
値が高くなる。ＮチャネルＭＯＳトランジスタ３６のオ
ン抵抗は充分低くなければ、動作時の速度低下を招くた
め、面積を大きくせざるを得ない。ただし、Ｎチャネル
ＭＯＳトランジスタ３６のサブスレッショルド電流は小
さくなければならない。
トランジスタによってメモリセルを構成している。Ｎチ
ャネルＭＯＳトランジスタ３６のゲート電極には、チッ
プイネーブル信号ＣＥが入力されており、動作時にはＮ
チャネルＭＯＳトランジスタ３６が導通する。このた
め、負側ソース共通配線Ｖssと接地電位線ＧＮＤとは同
電位となり、通常の低しきい値トランジスタで構成した
ＳＲＡＭと同様に高速動作可能である。これに対して非
動作時には、ＮチャネルＭＯＳトランジスタ３６をオフ
するため、負側ソース共通配線Ｖssと接地電位線ＧＮＤ
とは高抵抗素子３７を介してのみ接続される。ドライバ
トランジスタ２３，２４は低しきい値なので非動作時に
も不要なサブスレッショルド電流が流れるが、接地配線
ＧＮＤへは高抵抗素子３７を介して流れ込むため、負側
ソース共通配線Ｖssは接地電位線ＧＮＤよりもある程度
電位が高くなる。そのため、等価的にドライバトランジ
スタ２３，２４のウェル電位が低くなったのと同様の効
果が得られ、ドライバトランジスタ２３，２４のしきい
値が高くなる。ＮチャネルＭＯＳトランジスタ３６のオ
ン抵抗は充分低くなければ、動作時の速度低下を招くた
め、面積を大きくせざるを得ない。ただし、Ｎチャネル
ＭＯＳトランジスタ３６のサブスレッショルド電流は小
さくなければならない。
【０００９】
【発明が解決しようとする課題】第１の問題点は、回路
素子数が増加するということである。その理由は、第２
及び第３従来例（図１０及び図１１）ではチャージポン
プなどの昇圧（又は降圧）回路を、第４従来例ではスタ
ンバイ電流制御回路（図１２の３６、３７）を新たに付
加しなければならないからである。
素子数が増加するということである。その理由は、第２
及び第３従来例（図１０及び図１１）ではチャージポン
プなどの昇圧（又は降圧）回路を、第４従来例ではスタ
ンバイ電流制御回路（図１２の３６、３７）を新たに付
加しなければならないからである。
【００１０】第２の問題点は、それに伴い面積が大きく
なるという点である。第２及び第３従来例に用いられて
いる昇圧（又は降圧）電位発生回路は、大容量のキャパ
シタを必要とするため面積が大きくなってしまう。第４
従来例においてチップイネーブルスイッチとして用いら
れているＮチャネルＭＯＳトランジスタ３６は、ＳＲＡ
Ｍ動作時にソース・ドレイン間にほとんど電位差が生じ
ない状態で電流を流さなければならないので、非常に大
きな面積が必要となる。
なるという点である。第２及び第３従来例に用いられて
いる昇圧（又は降圧）電位発生回路は、大容量のキャパ
シタを必要とするため面積が大きくなってしまう。第４
従来例においてチップイネーブルスイッチとして用いら
れているＮチャネルＭＯＳトランジスタ３６は、ＳＲＡ
Ｍ動作時にソース・ドレイン間にほとんど電位差が生じ
ない状態で電流を流さなければならないので、非常に大
きな面積が必要となる。
【００１１】第３の問題点は、回路設計が複雑になると
いうことである。第２及び第３従来例に用いられる昇圧
（又は降圧回路）電位発生回路や、第４従来例に用いら
れるスタンバイ電流制御回路は、アナログ動作回路なの
でプロセスのばらつきなどを精密に加味した設計を行う
必要がある。
いうことである。第２及び第３従来例に用いられる昇圧
（又は降圧回路）電位発生回路や、第４従来例に用いら
れるスタンバイ電流制御回路は、アナログ動作回路なの
でプロセスのばらつきなどを精密に加味した設計を行う
必要がある。
【００１２】第４の問題点は、第３及び第４従来例のＳ
ＲＡＭ動作中において、選択されていないメモリセルの
サブスレッショルド電流が大きいということである。こ
の電流は、高速化に寄与しない不必要な消費電力増加を
招くばかりか、アクセストランジスタのサブスレッショ
ルド電流によってビット線対と選択されていないメモリ
セル間の電荷交換が起こってしまう。１つのビット線対
には、選択されないメモリセルが一般に数百〜数千個接
続されているので、選択されたメモリセルのオン電流に
比べてこの電荷交換が無視できないこともあり得る。そ
の際は、ＳＲＡＭの読み出し速度がメモリセルの記憶デ
ータパターンによってばらついてしまう。
ＲＡＭ動作中において、選択されていないメモリセルの
サブスレッショルド電流が大きいということである。こ
の電流は、高速化に寄与しない不必要な消費電力増加を
招くばかりか、アクセストランジスタのサブスレッショ
ルド電流によってビット線対と選択されていないメモリ
セル間の電荷交換が起こってしまう。１つのビット線対
には、選択されないメモリセルが一般に数百〜数千個接
続されているので、選択されたメモリセルのオン電流に
比べてこの電荷交換が無視できないこともあり得る。そ
の際は、ＳＲＡＭの読み出し速度がメモリセルの記憶デ
ータパターンによってばらついてしまう。
【００１３】
【発明の目的】そこで、本発明の目的は、小面積かつ簡
素な回路で高速化と低電圧化とを両立できるＳＲＡＭを
提供することにある。本発明の他の目的は、動作中のサ
ブスレッショルド電流を低減したＳＲＡＭを提供するこ
とにある。
素な回路で高速化と低電圧化とを両立できるＳＲＡＭを
提供することにある。本発明の他の目的は、動作中のサ
ブスレッショルド電流を低減したＳＲＡＭを提供するこ
とにある。
【００１４】
【課題を解決するための手段】本発明のＳＲＡＭは、ワ
ード線（図１のＷＬ０）とメモリセル内のアクセストラ
ンジスタ（図１の２１，２２）のウェル、又はワード線
とメモリセル内のアクセストランジスタのウェルとドラ
イバトランジスタ（図１の２３，２４）のウェルとが直
接接続されたものである。又は、１本のワード線が選択
され駆動されるとき、それによって選択されるメモリセ
ル内のアクセストランジスタのウェル、又はメモリセル
内のアクセストランジスタのウェル及びドライバトラン
ジスタのウェルをワード線と同電位に駆動する論理ゲー
トを備える。
ード線（図１のＷＬ０）とメモリセル内のアクセストラ
ンジスタ（図１の２１，２２）のウェル、又はワード線
とメモリセル内のアクセストランジスタのウェルとドラ
イバトランジスタ（図１の２３，２４）のウェルとが直
接接続されたものである。又は、１本のワード線が選択
され駆動されるとき、それによって選択されるメモリセ
ル内のアクセストランジスタのウェル、又はメモリセル
内のアクセストランジスタのウェル及びドライバトラン
ジスタのウェルをワード線と同電位に駆動する論理ゲー
トを備える。
【００１５】本発明のＳＲＡＭの読み出し／書き込み動
作において、ワード線が１本選択されハイレベルに駆動
されたとき、選択されたメモリセルのアクセストランジ
スタのＰウェルが同時にハイレベルに駆動される。これ
によって、アクセストランジスタのしきい値ＶthN が低
下し、オン電流が増加する。したがって、メモリセルへ
のデータ読み出し／書き込みが高速化する。また、ワー
ド線が選択されハイレベルに駆動されたとき、選択され
たメモリセルのアクセストランジスタのＰウェルとドラ
イバトランジスタのＰウェルとが同時にハイレベルに駆
動されたときは、アクセストランジスタのＶthN とドラ
イバトランジスタのＶthとの双方が低下するので、ＳＲ
ＡＭ動作の高速化がメモリセルのノイズマージンを劣化
することなく実現できる。
作において、ワード線が１本選択されハイレベルに駆動
されたとき、選択されたメモリセルのアクセストランジ
スタのＰウェルが同時にハイレベルに駆動される。これ
によって、アクセストランジスタのしきい値ＶthN が低
下し、オン電流が増加する。したがって、メモリセルへ
のデータ読み出し／書き込みが高速化する。また、ワー
ド線が選択されハイレベルに駆動されたとき、選択され
たメモリセルのアクセストランジスタのＰウェルとドラ
イバトランジスタのＰウェルとが同時にハイレベルに駆
動されたときは、アクセストランジスタのＶthN とドラ
イバトランジスタのＶthとの双方が低下するので、ＳＲ
ＡＭ動作の高速化がメモリセルのノイズマージンを劣化
することなく実現できる。
【００１６】
【発明の実施の形態】図１は、本発明の第１実施形態の
構成を示す回路図である。ＮｃｈＭＯＳのドライバトラ
ンジスタ２３，２４は、ＰｃｈＭＯＳの負荷トランジス
タ２５，２６とともにインバータラッチを形成してお
り、このインバータラッチの２つの記憶端子は、Ｎｃｈ
ＭＯＳのアクセストランジスタ２１，２２を介してビッ
ト線対Ｄ０，Ｄ０バーに接続されている。アクセストラ
ンジスタ２１，２２のゲート電極はワード線ＷＬ０に接
続されている。以上６つのトランジスタからなるメモリ
セル２０は、ワード線ＷＬ０を共有して図の横方向に多
数配置されるとともにビット線対Ｄ０，Ｄ０バーを共有
して図の縦方向に多数配置される。本実施形態では、さ
らにドライバトランジスタ２３，２４のウェルとワード
線ＷＬ０とが接続されることが特徴である。
構成を示す回路図である。ＮｃｈＭＯＳのドライバトラ
ンジスタ２３，２４は、ＰｃｈＭＯＳの負荷トランジス
タ２５，２６とともにインバータラッチを形成してお
り、このインバータラッチの２つの記憶端子は、Ｎｃｈ
ＭＯＳのアクセストランジスタ２１，２２を介してビッ
ト線対Ｄ０，Ｄ０バーに接続されている。アクセストラ
ンジスタ２１，２２のゲート電極はワード線ＷＬ０に接
続されている。以上６つのトランジスタからなるメモリ
セル２０は、ワード線ＷＬ０を共有して図の横方向に多
数配置されるとともにビット線対Ｄ０，Ｄ０バーを共有
して図の縦方向に多数配置される。本実施形態では、さ
らにドライバトランジスタ２３，２４のウェルとワード
線ＷＬ０とが接続されることが特徴である。
【００１７】次に、図１の回路動作について図を参照し
て説明する。従来例と同様ワードドライバ１０の出力
（すなわちワード線ＷＬ０）がハイレベルとなること
で、メモリセルデータの読み出しや書き込みが行われ
る。このときワード線ＷＬ０とＮｃｈＭＯＳのアクセス
トランジスタ２１，２２及びドライバトランジスタ２
３，２４のウェルとが接続されているので、メモリセル
アクセス時はウェルの電位が上昇する。
て説明する。従来例と同様ワードドライバ１０の出力
（すなわちワード線ＷＬ０）がハイレベルとなること
で、メモリセルデータの読み出しや書き込みが行われ
る。このときワード線ＷＬ０とＮｃｈＭＯＳのアクセス
トランジスタ２１，２２及びドライバトランジスタ２
３，２４のウェルとが接続されているので、メモリセル
アクセス時はウェルの電位が上昇する。
【００１８】一般にウェルの電位が上昇したとき、その
ウェル上に形成されたＮｃｈＭＯＳトランジスタのしき
い値ＶthN は低下する。ＭＯＳトランジスタのしきい値
が低下するとトランジスタのオン電流が増加するので、
アクセストランジスタ２１，２２のオン電流増加によ
り、メモリセルの読み出し及び書き込み速度が速くな
る。このとき同時に、ドライバトランジスタ２３，２４
のオン電流も増加するので、メモリセルの読み出しノイ
ズマージンは悪化しない。
ウェル上に形成されたＮｃｈＭＯＳトランジスタのしき
い値ＶthN は低下する。ＭＯＳトランジスタのしきい値
が低下するとトランジスタのオン電流が増加するので、
アクセストランジスタ２１，２２のオン電流増加によ
り、メモリセルの読み出し及び書き込み速度が速くな
る。このとき同時に、ドライバトランジスタ２３，２４
のオン電流も増加するので、メモリセルの読み出しノイ
ズマージンは悪化しない。
【００１９】本発明を通常のバルクＣＭＯＳデバイスに
適用する場合、メモリセルアクセス時にＰウェルの電位
がハイレベルまで上昇する。この電位がＰＮ接合の順方
向電圧Ｖf 以上であれば、ＮｃｈＭＯＳトランジスタの
ソース電極やドレイン電極へとリーク電流が流れ、誤動
作を引き起こす。したがって本発明をバルクＣＭＯＳに
適用するときは、電源電圧ＶddをＶf 以下（例えば０．
５Ｖ）とする。
適用する場合、メモリセルアクセス時にＰウェルの電位
がハイレベルまで上昇する。この電位がＰＮ接合の順方
向電圧Ｖf 以上であれば、ＮｃｈＭＯＳトランジスタの
ソース電極やドレイン電極へとリーク電流が流れ、誤動
作を引き起こす。したがって本発明をバルクＣＭＯＳに
適用するときは、電源電圧ＶddをＶf 以下（例えば０．
５Ｖ）とする。
【００２０】また、ワードドライバでメモリセルのウェ
ル電位も駆動するためワードドライバの負荷容量が増加
し、図９〜図１２に示した従来例のワードドライバ１０
よりも図１のワードドライバ１０の方が面積は大きくな
る。しかし本発明では新たな回路を付加しないので、回
路設計工程が増加することはない。
ル電位も駆動するためワードドライバの負荷容量が増加
し、図９〜図１２に示した従来例のワードドライバ１０
よりも図１のワードドライバ１０の方が面積は大きくな
る。しかし本発明では新たな回路を付加しないので、回
路設計工程が増加することはない。
【００２１】図２は、本発明の第２実施形態の構成を示
す回路図である。図２において、アクセストランジスタ
２１，２２のウェル端子にワード線ＷＬ０が接続される
のは、本発明の第１実施形態と同一であるが、本実施形
態では、ドライバトランジスタ２３，２４のウェルには
接続されない。これによって、ワードドライバ１０の負
荷容量は第１実施形態（図１）よりも減少し、同じ立ち
上がり時間に対し、ワードドライバの面積は減少する。
ただし、本実施形態をバルクＣＭＯＳデバイスに適用す
る場合は、アクセストランジスタ２１，２２のウェルと
ドライバトランジスタ２３，２４のウェルを分離しなけ
ればならないので、メモリセルの面積が多少増加する可
能性がある。
す回路図である。図２において、アクセストランジスタ
２１，２２のウェル端子にワード線ＷＬ０が接続される
のは、本発明の第１実施形態と同一であるが、本実施形
態では、ドライバトランジスタ２３，２４のウェルには
接続されない。これによって、ワードドライバ１０の負
荷容量は第１実施形態（図１）よりも減少し、同じ立ち
上がり時間に対し、ワードドライバの面積は減少する。
ただし、本実施形態をバルクＣＭＯＳデバイスに適用す
る場合は、アクセストランジスタ２１，２２のウェルと
ドライバトランジスタ２３，２４のウェルを分離しなけ
ればならないので、メモリセルの面積が多少増加する可
能性がある。
【００２２】図３は、本発明の第３実施形態の構成を示
す回路図である。図１及び図２に示した第１及び第２実
施形態では、ワードドライバ１０を用いてメモリセルの
Ｐウェルを駆動していたが、図３においてはＮＡＮＤゲ
ート１２を用いて駆動している。ＮＡＮＤゲート１２の
２つの入力端子は、隣接する２つのワードドライバ１
０，１１の入力端子ＷＬ０，ＷＬ１とそれぞれ共有され
る。この構成とすることによりバルクＣＭＯＳデバイス
では、ビット線方向に隣接する２つのメモリセル２０，
２７のＰウェルを分離する必要がなくなり、図１よりも
メモリセル面積が減少する。
す回路図である。図１及び図２に示した第１及び第２実
施形態では、ワードドライバ１０を用いてメモリセルの
Ｐウェルを駆動していたが、図３においてはＮＡＮＤゲ
ート１２を用いて駆動している。ＮＡＮＤゲート１２の
２つの入力端子は、隣接する２つのワードドライバ１
０，１１の入力端子ＷＬ０，ＷＬ１とそれぞれ共有され
る。この構成とすることによりバルクＣＭＯＳデバイス
では、ビット線方向に隣接する２つのメモリセル２０，
２７のＰウェルを分離する必要がなくなり、図１よりも
メモリセル面積が減少する。
【００２３】以上の本発明実施形態の説明には、全て６
トランジスタ形ＳＲＡＭメモリセルを用いていたが、図
４に示すような４トランジスタ形メモリセルを用いても
よい（第４実施形態）。しかしバルクＣＭＯＳデバイス
では、ビット線方向に隣接するメモリセル間でＰウェル
を分離しなければならないので、セル面積が多少増加す
る。
トランジスタ形ＳＲＡＭメモリセルを用いていたが、図
４に示すような４トランジスタ形メモリセルを用いても
よい（第４実施形態）。しかしバルクＣＭＯＳデバイス
では、ビット線方向に隣接するメモリセル間でＰウェル
を分離しなければならないので、セル面積が多少増加す
る。
【００２４】図５は、本発明の第３実施形態（図３）を
バルクＣＭＯＳデバイスに適用したときの要部レイアウ
ト平面図である。また、図６は、図５のＡ−Ａ’線の断
面図である。Ｎ形基板４０の上部にＰウェル４３が形成
され、その上部に拡散層６０，６１が形成されＮｃｈＭ
ＯＳトランジスタ領域となっている。図５において、Ｐ
ウェル４３の外側にはＮウェルが形成され、その上部に
拡散層６２，６３，６４，６５が形成されＰｃｈＭＯＳ
トランジスタ領域となっている。拡散層のさらに上部に
は、ゲート絶縁膜を介してゲート電極５０，５１，５
２，５３，５４，５５が形成されている。金属配線７
０，７１，…，８１は、コンタクトを介してそれぞれゲ
ート電極や拡散層に接続されている。図３に示した回路
図と対比すると、ゲート電極５０，５１がそれぞれワー
ド線ＷＬ０，ＷＬ１に相当し、金属配線７０，７１がビ
ット線Ｄ０，Ｄ０バーに相当し、金属配線８０，８１は
電源線に相当し、金属配線７２，７３，７４，７５は接
地線に相当する。本発明の第３実施形態の説明で既に述
べたように、ワード線入力信号ＷＬ０バー，ＷＬ１バー
はそれぞれワードドライバ１０，１１とＰウェルドライ
バ１２に接続される。ワードドライバ１０，１１の出力
はそれぞれゲート電極５０，５１に接続され、Ｐウェル
ドライバ１２の出力はＰウェル４３に接続される。
バルクＣＭＯＳデバイスに適用したときの要部レイアウ
ト平面図である。また、図６は、図５のＡ−Ａ’線の断
面図である。Ｎ形基板４０の上部にＰウェル４３が形成
され、その上部に拡散層６０，６１が形成されＮｃｈＭ
ＯＳトランジスタ領域となっている。図５において、Ｐ
ウェル４３の外側にはＮウェルが形成され、その上部に
拡散層６２，６３，６４，６５が形成されＰｃｈＭＯＳ
トランジスタ領域となっている。拡散層のさらに上部に
は、ゲート絶縁膜を介してゲート電極５０，５１，５
２，５３，５４，５５が形成されている。金属配線７
０，７１，…，８１は、コンタクトを介してそれぞれゲ
ート電極や拡散層に接続されている。図３に示した回路
図と対比すると、ゲート電極５０，５１がそれぞれワー
ド線ＷＬ０，ＷＬ１に相当し、金属配線７０，７１がビ
ット線Ｄ０，Ｄ０バーに相当し、金属配線８０，８１は
電源線に相当し、金属配線７２，７３，７４，７５は接
地線に相当する。本発明の第３実施形態の説明で既に述
べたように、ワード線入力信号ＷＬ０バー，ＷＬ１バー
はそれぞれワードドライバ１０，１１とＰウェルドライ
バ１２に接続される。ワードドライバ１０，１１の出力
はそれぞれゲート電極５０，５１に接続され、Ｐウェル
ドライバ１２の出力はＰウェル４３に接続される。
【００２５】図７は、本発明の第１実施形態（図１）を
完全空乏化形ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）デバイスに適用したときの要部レイアウト
平面図である（第５実施形態）。また、図８は、図７の
Ａ−Ａ’線の断面図である。Ｐ形基板４１の上部に埋め
込み絶縁膜４２が形成され、さらに上部に拡散層領域６
０，６１，６２，６３，６４，６５を形成し、拡散層６
０，６１をＮｃｈＭＯＳトランジスタ領域として、拡散
層６２，６３，６４，６５をＰｃｈＭＯＳトランジスタ
領域として用いる。拡散層より上部のゲート電極や金属
配線については図５と同様であり、対応する同じ部分に
は同じ符号を付したので説明は省略する。
完全空乏化形ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）デバイスに適用したときの要部レイアウト
平面図である（第５実施形態）。また、図８は、図７の
Ａ−Ａ’線の断面図である。Ｐ形基板４１の上部に埋め
込み絶縁膜４２が形成され、さらに上部に拡散層領域６
０，６１，６２，６３，６４，６５を形成し、拡散層６
０，６１をＮｃｈＭＯＳトランジスタ領域として、拡散
層６２，６３，６４，６５をＰｃｈＭＯＳトランジスタ
領域として用いる。拡散層より上部のゲート電極や金属
配線については図５と同様であり、対応する同じ部分に
は同じ符号を付したので説明は省略する。
【００２６】Ｐ形基板４１の表層と埋め込み絶縁膜４２
との界面部分には、Ｎ形ウェル領域４４，４５が形成さ
れている。Ｎ形ウェル領域４４はワード線５０とワード
ドライバ１０の出力に接統され、ワード線５０を含むメ
モリセルの４つのＮｃｈＭＯＳトランジスタのチャネル
領域直下に存在する。Ｎ形ウェル領域４５はワード線５
１とワードドライバ１１の出力に接続され、ワード線５
１を含むメモリセルの４つのＮｃｈＭＯＳトランジスタ
のチャネル領域直下に存在する。
との界面部分には、Ｎ形ウェル領域４４，４５が形成さ
れている。Ｎ形ウェル領域４４はワード線５０とワード
ドライバ１０の出力に接統され、ワード線５０を含むメ
モリセルの４つのＮｃｈＭＯＳトランジスタのチャネル
領域直下に存在する。Ｎ形ウェル領域４５はワード線５
１とワードドライバ１１の出力に接続され、ワード線５
１を含むメモリセルの４つのＮｃｈＭＯＳトランジスタ
のチャネル領域直下に存在する。
【００２７】さて、完全空乏化形ＳＯＩデバイスでは、
チャネル領域直下のウェル（バックゲートと呼ばれるこ
ともある）の電位を変化させることでトランジスタのし
きい値Ｖthを変化させることができる。したがって、図
７及び図８の構成で、バルクＣＭＯＳのときと同様にス
タティックＲＡＭ動作の高速化が図られる。
チャネル領域直下のウェル（バックゲートと呼ばれるこ
ともある）の電位を変化させることでトランジスタのし
きい値Ｖthを変化させることができる。したがって、図
７及び図８の構成で、バルクＣＭＯＳのときと同様にス
タティックＲＡＭ動作の高速化が図られる。
【００２８】また、ＳＯＩデバイスを用いた場合におけ
る特徴として、ワードドライバ１０，１１が駆動するバ
ックゲート４４，４５の容量がバルクＣＭＯＳのウェル
の容量に比べて格段に小さくなり、ワードドライバの面
積が小さくできることがある。他には、バックゲート４
４，４５がＮ形半導体なので、電源電圧Ｖddが高い（例
えば５Ｖ）ＳＲＡＭであっても、バックゲート（Ｎウェ
ル）４４，４５からＰ形基板４１へのリーク電流は非常
に小さくなる。さらに、拡散層とバックゲート間が埋め
込み絶縁膜４２で絶縁されているので、バックゲートの
レイアウトの自由度がバルクＣＭＯＳのウェルのレイア
ウトの自由度よりも高く、そのためバックゲート間を電
気的に絶縁することが容易である。
る特徴として、ワードドライバ１０，１１が駆動するバ
ックゲート４４，４５の容量がバルクＣＭＯＳのウェル
の容量に比べて格段に小さくなり、ワードドライバの面
積が小さくできることがある。他には、バックゲート４
４，４５がＮ形半導体なので、電源電圧Ｖddが高い（例
えば５Ｖ）ＳＲＡＭであっても、バックゲート（Ｎウェ
ル）４４，４５からＰ形基板４１へのリーク電流は非常
に小さくなる。さらに、拡散層とバックゲート間が埋め
込み絶縁膜４２で絶縁されているので、バックゲートの
レイアウトの自由度がバルクＣＭＯＳのウェルのレイア
ウトの自由度よりも高く、そのためバックゲート間を電
気的に絶縁することが容易である。
【００２９】
【発明の効果】第１の効果は、回路素子数を増加させず
にＳＲＡＭの高速動作が可能ということである。その理
由は、チャージポンプなどの新たな回路を搭載せずに、
通常のワードドライバを用いてウェルを駆動することに
よってアクセストランジスタのオン電流を増加させるか
らである。
にＳＲＡＭの高速動作が可能ということである。その理
由は、チャージポンプなどの新たな回路を搭載せずに、
通常のワードドライバを用いてウェルを駆動することに
よってアクセストランジスタのオン電流を増加させるか
らである。
【００３０】第２の効果は、特にＳＯＩデバイスに適用
した場合、面積の増加が最小限に抑えられるということ
である。その理由は、大面積を占めるチャージポンプキ
ャパシタやＭＯＳスイッチを設ける必要がないからであ
る。
した場合、面積の増加が最小限に抑えられるということ
である。その理由は、大面積を占めるチャージポンプキ
ャパシタやＭＯＳスイッチを設ける必要がないからであ
る。
【００３１】第３の効果は、回路設計が容易ということ
である。このため、回路設計期間の増大が避けられる。
その理由は、本発明はワードドライバのゲート幅を調整
するだけでＳＲＡＭ動作の高速化が図られるからであ
る。
である。このため、回路設計期間の増大が避けられる。
その理由は、本発明はワードドライバのゲート幅を調整
するだけでＳＲＡＭ動作の高速化が図られるからであ
る。
【００３２】第４の効果は、第３及び４従来例（図１１
及び図１２）と比較してＳＲＡＭ動作中のサブスレッシ
ョルド電流が低減できるということである。このため、
動作中の消費電力が低減できる。その理由は、選択する
ワード線に付随するメモリセルのトランジスタ以外のし
きい値は高いからである。
及び図１２）と比較してＳＲＡＭ動作中のサブスレッシ
ョルド電流が低減できるということである。このため、
動作中の消費電力が低減できる。その理由は、選択する
ワード線に付随するメモリセルのトランジスタ以外のし
きい値は高いからである。
【図１】本発明の第１及び第５実施形態を示す回路構成
図である。
図である。
【図２】本発明の第２実施形態を示す回路構成図であ
る。
る。
【図３】本発明の第３実施形態を示す回路構成図であ
る。
る。
【図４】本発明の第４実施形態を示す回路構成図であ
る。
る。
【図５】本発明の第３実施形態における要部レイアウト
平面図である。
平面図である。
【図６】図５をＡ−Ａ’線で切断したときの断面図であ
る。
る。
【図７】本発明の第５実施形態における要部レイアウト
平面図である。
平面図である。
【図８】図７をＡ−Ａ’線で切断したときの断面図であ
る。
る。
【図９】第１従来例を示す回路構成図である。
【図１０】第２従来例を示す回路構成図である。
【図１１】第３従来例を示す回路構成図である。
【図１２】第４従来例を示す回路構成図である。
１０，１１ ワードドライバ １２ Ｐウェルドライバ １３ バックバイアス電圧供給回路 ２０，２７ ＳＲＡＭメモリセル ２１，２２，２８，２９ アクセストランジスタ ２３，２４，３０，３１ ドライバトランジスタ ２５，２６，３２，３３ 負荷トランジスタ ３４，３５ 負荷抵抗 ３６ チップイネーブルスイッチ ３７ 抵抗素子 ４０ Ｎ形半導体基板 ４１ Ｐ形半導体基板 ４２ 埋め込み酸化膜 ４３ Ｐウェル ４４，４５ バックゲート ５０，５１ ワード線 ５２，５３，５４，５５ ポリシリコンゲート ６０，６１ Ｎ形拡散層 ６２，６３，６４，６５ Ｐ形拡散層 ７０，７１，７２，７３，７４，７５，７６，７７，７
８，７９，８０，８１金属配線 Ｄ０，Ｄ０バー ビット線 Ｐｗ１ Ｐウェル電位供給線 Ｖpp 昇圧電位 ＷＬ０，ＷＬ１ ワード線 ＷＬ０バー，ＷＬ１バー ワード線入力信号
８，７９，８０，８１金属配線 Ｄ０，Ｄ０バー ビット線 Ｐｗ１ Ｐウェル電位供給線 Ｖpp 昇圧電位 ＷＬ０，ＷＬ１ ワード線 ＷＬ０バー，ＷＬ１バー ワード線入力信号
Claims (6)
- 【請求項１】 メモリセルを構成する１対のアクセスト
ランジスタと１対のドライバトランジスタとが同一のウ
ェル上に形成され、このウェルと前記メモリセルに接続
されたワード線とが電気的に接続されたバルクデバイス
を用いたスタティックＲＡＭ。 - 【請求項２】 メモリセルを構成する１対のアクセスト
ランジスタが同一のウェル上に形成され、このウェルと
前記メモリセルに接続されたワード線とが電気的に接続
されたバルクデバイスを用いたスタティックＲＡＭ。 - 【請求項３】 アドレスの異なる複数のワード線を２本
１組とし、この２本１組のワード線に接続されたメモリ
セルを構成するアクセストランジスタ及びドライバトラ
ンジスタが同一のウェル上に形成され、選択されたワー
ド線に接続されているメモリセルを構成するアクセスト
ランジスタ及びドライバトランジスタが形成されている
ウェルに対しては選択されたワード線と同一の電位を供
給するとともに、前記２本１組のワード線の２本を非選
択とされたメモリセルを構成するアクセストランジスタ
及びドライバトランジスタが形成されているウェルに対
しては非選択とされたワード線と同一の電位を供給する
論理ゲートが設けられたバルクデバイスを用いたスタテ
ィックＲＡＭ。 - 【請求項４】 アドレスの異なる複数のワード線を２本
１組とし、この２本１組のワード線に接続されたメモリ
セルを構成するアクセストランジスタが同一のウェル上
に形成され、選択されたワード線に接続されているメモ
リセルを構成するアクセストランジスタが形成されてい
るウェルに対しては選択されたワード線と同一の電位を
供給するとともに、前記２本１組のワード線の２本を非
選択とされたメモリセルを構成するアクセストランジス
タが形成されているウェルに対しては非選択とされたワ
ード線と同一の電位を供給する論理ゲートが設けられた
バルクデバイスを用いたスタティックＲＡＭ。 - 【請求項５】 メモリセルを構成する１対のアクセスト
ランジスタ及び１対のドライバトランジスタのチャネル
領域の埋め込み絶縁膜を介した基板側直下に同一の下部
電極が設けられ、この下部電極と前記メモリセルに接続
されたワード線とが電気的に接続されたＳＯＩデバイス
を用いたスタティックＲＡＭ。 - 【請求項６】 メモリセルを構成する１対のアクセスト
ランジスタのチャネル領域の埋め込み絶縁膜を介した基
板側直下に同一の下部電極が設けられ、この下部電極と
前記メモリセルに接続されたワード線とが電気的に接続
されたＳＯＩデバイスを用いたスタティックＲＡＭ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09169130A JP3085455B2 (ja) | 1997-06-25 | 1997-06-25 | スタティックｒａｍ |
| US09/103,721 US5986924A (en) | 1997-06-25 | 1998-06-24 | High-speed static RAM |
| KR1019980023907A KR100298917B1 (ko) | 1997-06-25 | 1998-06-24 | 고속스태틱램 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09169130A JP3085455B2 (ja) | 1997-06-25 | 1997-06-25 | スタティックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1116363A true JPH1116363A (ja) | 1999-01-22 |
| JP3085455B2 JP3085455B2 (ja) | 2000-09-11 |
Family
ID=15880845
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09169130A Expired - Fee Related JP3085455B2 (ja) | 1997-06-25 | 1997-06-25 | スタティックｒａｍ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5986924A (ja) |
| JP (1) | JP3085455B2 (ja) |
| KR (1) | KR100298917B1 (ja) |
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